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KR20170103648A - Soi 기판 및 그 제조방법 - Google Patents

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KR20170103648A
KR20170103648A KR1020170023070A KR20170023070A KR20170103648A KR 20170103648 A KR20170103648 A KR 20170103648A KR 1020170023070 A KR1020170023070 A KR 1020170023070A KR 20170023070 A KR20170023070 A KR 20170023070A KR 20170103648 A KR20170103648 A KR 20170103648A
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deuterium
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징 세미콘덕터 코포레이션
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Abstract

본 발명은 SOI 기판을 제조하는 방법을 제공하며, 상기 방법은: 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 도핑 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼와 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 듀테륨(deuterium) 환경에서 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 도핑 된 층을 형성하는 단계를 포함한다.

Description

SOI 기판 및 그 제조방법{SOI SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 출원은 2016년 3월 3일자로 출원된 P.R.C. 특허 출원 제201610120843.4 호를 우선권 주장의 기초로 하며, 그 내용 전체가 본원에 참고로 인용된다.
본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로, 특히, 실리콘 온 절연체(SOI) 기판 및 그 제조 방법에 관한 것이다.
지난 몇 년 전부터, 많은 산업계에서 반도체 집적 회로를 제조하기 위해 실리콘 웨이퍼를 사용하는 대신 SOI(silicon on insulator) 기판을 사용했다. SOI 기판을 사용하는 것은 드레인 영역과 기판 사이의 기생 용량을 감소시키는 이점이 있기 때문에, 반도체 집적 회로의 성능이 향상 기술 수있다.
반도체 디바이스의 제조 방법에 관해서는, 예를 들면, 미국 특허 제 5374564호는 실리콘 웨이퍼에 수소 이온을 도핑하고, 실리콘 웨이퍼의 사전 정해진 깊이에 이온 도핑 층을 형성하는 방법을 제공한다. 그 다음, 수소 이온으로 도핑 된 실리콘 웨이퍼는 다른 실리콘 웨이퍼와 결합되고, 실리콘 산화물 막이 2개의 실리콘 웨이퍼 사이에 형성된다. 이어서, 2개의 실리콘 웨이퍼가 열처리에 의해 이온 도핑 층에서 분리됨으로써, 이온 도핑 층 상에 단결정 실리콘 막이 형성될 수 있다.
예를 들어, 미국 특허 제5,872,387호는 듀테륨(deuterium) 환경에서 게이트 산화물을 성장시킴으로써 기판 성장을 어닐링하기 위한 방법을 제공하며, 게이트 산화물과 기판 사이의 댕글 링 본드(dangling bond)를 제거할 수 있는 방법을 제공한다. 그러나 이 방법은 매우 높은 듀테륨 압력에서 진행되어야 하므로, 반도체 디바이스 제조 비용이 증가 된다.
상술한 종래 기술에 비추어 볼 때, 적어도 전술 한 결점을 해결하는 SOI 기판의 제조 방법의 개선이 요구된다.
본 발명의 목적은 SOI 기판 및 그 제조 방법을 제공하는 것이며, SOI 기판이 드레인 영역과 기판 사이의 기생 용량을 감소시키는 이점을 갖고, SOI 기판의 제조 비용이 감소 될 수 있는 SOI 기판 및 그 제조 방법을 제공하는 것이다.
상기 문제를 해결하기 위해, 본 발명 출원은 SOI 기판 제조 방법을 제공한다. 상기 방법은 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 도핑 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼에 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 듀테륨(deuterium) 환경에서 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 도핑 된 층을 형성하는 단계를 포함한다.
본 발명 출원은 반도체 기판; 상기 반도체 기판의 상부 표면상에 성장된 절연 층; 그리고 상기 절연 층의 상부 표면상에 성장된 듀테륨 도핑 층을 포함하는 절연체 기판 상의 실리콘(SOI) 기판을 더욱 제공한다. .
하기에서는 첨부도면을 참조하여 본원 발명을 더욱 상세히 설명한다.
도 1은 본 발명의 한 실시 예에 따른 절연체 기판상에서 실리콘(SIO)을 제조하기 위한 방법에 대한 흐름도.
도 2A-2H는 SIO를 제조하기 위한 공정의 단면도.
하기에서는 첨부도면을 참조하여 본 발명을 설명하며, 유사부분에 대하여는 유사 도면부호를 사용한다. 당업자라면 하기 설명된 것을 포함하여 예시적인 실시 예를 실행하는 다른 변형 실시를 이해할 것이다.
도 1은 본 발명의 한 실시 예에 따른 SOI(silicon on insulator) 기판을 제조하기 위한 방법을 제공하며, 그 제조 방법은:
단계 101(S101): 제1 반도체 기판을 제공하는 단계;
단계 102(S102): 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계;
단계 103(S103): 수소가 소스 가스로 사용되고, 그리고 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 도핑 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계;
단계 104(S104): 제2 기판을 제공하는 단계;
단계 105(S105): 수소가 소스 가스로 사용되고, 그리고 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계;
단계 106(S106): 상기 제1 웨이퍼를 상기 제2 웨이퍼와 맞대어 본딩하는 단계;
단계 107(S107): 제1 웨이퍼 및 제2 웨이퍼를 듀테륨(deuterium) 환경에서 어닐링하는 단계;
단계 108(S108): 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고
단계 109(S109): 상기 제2 웨이퍼 상에 듀테륨 도핑 된 층을 형성하는 단계;
단계 110(S110): 제1 웨이퍼의 분리된 부분을 다시 사용하는 단계를 포함한다.
SOI(실리콘 온 절연체) 기판을 제조하는 방법을 보다 구체적으로 설명하기 위해, 도 2A 내지도 2G는 SIO 기판을 제조하는 공정의 단면도를 제공한다.
제1 단계는 도 2A를 참조하며, 제1 반도체 기판(100)이 제공되고, 제1 반도체 기판(100)의 재료는 IV 족, SiGe, III-V 족 화합물, III 족 - 질소 화합물 또는 II-VI 족 화합물일 수 있다. 일 실시 예에서, 제1 반도체 기판(100)의 재료는 단결정 실리콘이다. 다른 실시 예에서, 제1 반도체 기판(100)의 재료는 SiGe이고, 게르마늄의 중량 %는 5% 내지 90%이다.
다음 공정은 도 2B를 참조하며, 제1 절연 층(104)은 제1 웨이퍼(106)를 위해 제1 반도체 기판(100)의 상부 표면(102) 상에 형성되며, 제1 절연 층(104)의 재료는 이산화규소, 실리콘 질화물, 또는 알루미늄 질화물을 포함한다. 일 실시 예에서, 제1 절연 층의 재료는 이산화규소이고, 제1 절연 층(104)의 두께는 0.1nm와 500nm 사이이다.
다음 공정은 도 2C를 참조하며, 수소 또는 듀테륨(deuterium)이 소스 가스로 사용될 수 있으며, 소스 가스의 플라즈마는 전계효과를 통해 생성될 수 있다. 소스 가스의 이온빔은 플라즈마의 이온을 이용하여 생성될 수 있다.
일 실시 예에서, 수소가 소스 가스로 사용되고, 제1 웨이퍼(106)는 수소 이온빔 (108)에 의해 조사되어 제1 절연 층(104)의 상부 표면(110)으로부터 미리 결정된 깊이(H)로 수소 도핑 층(112)을 형성하도록 한다. 상기 미리 결정된 깊이(H)는 수소 이온빔(108)의 가속 에너지 및 수소 이온빔(108)의 입사각에 의해 조정될 수 있으며, 수소 이온빔(108)의 가속 에너지는 가속 전압 및 도핑 농도에 의해 조정될 수 있다. 일 실시 예에서, 미리 결정된 깊이(H)는 0.01㎛ 내지 5㎛ 사이이며, 수소 이온빔 (108)의 가속 전압은 1keV 내지 200keV 사이이고, 수소 이온빔(108)의 도핑 투여량은 1016ions/㎠ 와 2x1017ions/㎠ 사이이다. 다음 단계는 도 2D를 참조하며, 제2 반도체 기판(200)은 IV 족, SiGe, III-V 족 화합물, III 족 - 질소 화합물 또는 II-VI 족 화합물 일 수 있다. 일 실시 예에서, 제2 반도체 기판(200)의 재료는 단결정 실리콘이다.
다음 공정은 도 2E를 참조하며, 제2 절연 층(204)은 제2 웨이퍼(206)를 위해 제2 반도체 기판(200)의 상부 표면(202) 상에 성장되고, 제2 절연 층(204)의 재료는 이산화규소, 실리콘 질화물, 또는 알루미늄 질화물을 포함한다. 일 실시 예에서, 제2 절연 층(204)의 재료는 이산화규소이고, 제2 절연 층(204)의 두께는 0.05nm 내지 10nm 일 수 있다.
다음 단계는 도 2F를 참조하며, 제1 웨이퍼(106)는 마주하는 제2 웨이퍼(206)와 결합 된다. 일 실시 예에서, 제1 웨이퍼(106)는 친수성 결합 공정을 통해 제2 웨이퍼(206)와 본딩(bonding)되며, 200℃ 내지 400℃의 온도에서 제2 웨이퍼(206)와 본딩 된다. 친수성 결합 공정의 세부 단계는 제1 절연 층(104) 및 제2 절연 층(204)을 습윤시키는 단계; 상기 습윤 된 제1 절연 층(104)을 상기 습윤 된 제2 절연 층(204)과 접촉시키는 단계; 상기 제1 절연 층(104)과 상기 제2 절연 층(204)을 압착하여 상기 제1 절연 층(104)과 상기 제2 절연 층(204)을 밀착하여 접착시키는 단계를 포함한다.
다음 단계는 도 2G를 참조하며, 제1 웨이퍼(106) 및 제2 웨이퍼(206)는 듀테륨 환경에서 어닐링된다. 일 실시 예에서, 듀테륨 환경의 압력은 10 torr 내지 1000 torr이고, 어닐링 공정은 600℃ 내지 1200℃의 온도로 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 가열하는 단계로서, 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 가열하는 시간은 0.5 시간 내지 8시간 사이인 단계; 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 400℃ 내지 600℃의 온도로 냉각시키는 단계로서, 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 냉각시키는 시간은 30분 내지 120분인 단계를 포함한다. 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 어닐링 한 후에, 수소 도핑 된 층(112)은 다수의 듀테륨 도핑 버블(300)로 전달된다.
다음 단계는 도 2H를 참조하며, 듀테륨 도핑 층(400)을 형성하기 위해 제1 웨이퍼(106)의 일부가 제2 웨이퍼(206)로부터 분리되고, 듀테륨 도핑 된 층(400)은 제1 절연 층(104)과 결합되며, 수소 또는 듀테륨 생성된 기포(300)는 듀테륨 도핑 된 층(400)에 존재한다. 웨이퍼 분할은 버블(300) 영역에서 발생되며, 듀테륨 도핑 층(400)의 듀테륨 농도는 1010atoms/㎤ 와 8x1018atoms/㎤ 사이이다.
제1 웨이퍼(106)의 분리된 부분은 화학 기계적 폴리싱(CMP)으로 더 처리되어 세정 될 수 있으므로, 제1 웨이퍼(106)의 분리된 부분은 비용을 절약하기 위해 재사용 될 수 있다. 듀테륨 도핑 층(400)과 결합된 제2 웨이퍼(206)는 600℃ 내지 1200℃의 온도로 더욱 가열될 수 있고, 제2 웨이퍼(206)를 가열하는 시간은 30분 내지 8시간이다.
댕글 링 본드(dangling bond)는 활성이 높기 때문에, 전자(electron)가 전자 구멍에 다시 결합되도록 트랩 센터가 생성될 수 있다. 결과적으로, 핫 캐리어 효과에 대한 반도체 디바이스의 복원력이 감소된다. 본 발명은 반도체 장치를 제조하기 위한 SOI 기판을 제공한다.
SOI 기판은 반도체 디바이스의 드레인과 소스 사이의 기생 용량을 감소시킬 수 있고, SOI 기판에 도핑 된 듀테륨 원자(또는 듀테륨 이온)는 SOI 기판상에 게이트 산화물을 성장시킨 후, 게이트 산화물과 SOI 사이의 인터페이스 내로 확산 될 수 있으며, 듀테륨 원자(또는 듀테륨 이온)는 댕글 링 본드를 없애고 핫 캐리어 효과에 대한 반도체 소자의 복원력을 증가시키기 위해, 반도체 원자로 공유 결합된다. 또한, SOI 기판의 제조 방법은 매우 높은 듀테륨 압력을 필요로하지 않으며, SOI 기판의 제조 비용을 상당히 감소시킬 수 있다.
본원 명세서에서 개시된 발명 원리에 따른 다양한 실시 예가 상술 되었지만, 이들은 단지 예로서 제시되고 제한적인 것이 아니라는 것을 이해해야 한다. 따라서, 예시적인 실시 예(들)의 범위는 상술 한 실시 예들 중 어느 것에 의해서도 제한되어서는 안되며, 단지 본원 명세서의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다. 또한, 상기 기술한 장점들 및 특징들은 설명된 실시 예들에 제공되지만, 전술한 이점들의 일부 또는 전부를 달성하는 공정들 및 구조들로 청구한 내용들의 적용을 제한해서는 안된다.

Claims (10)

  1. 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 도핑 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼와 맞대어 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 듀테륨(deuterium) 환경에서 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 도핑 된 층을 형성하는 단계를 포함하는, 절연체 기판 상에 실리콘(SOI) 제조 방법.
  2. 제1항에 있어서, 상기 이온빔은 수소 이온빔이며, 수소 이온빔의 도핑 투여량은 1016ions/㎠ 과 2x1017ions/㎠ 사이임을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  3. 제1항에 있어서, 제 1 웨이퍼는 200℃ 내지 400℃의 온도에서 제 2 웨이퍼와 마주하여 결합됨 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  4. 제1항에 있어서, 제1 웨이퍼를 제2 웨이퍼와 결합하는 단계가 상기 제1 절연 층 및 상기 제 2 절연 층을 습윤시키는 단계; 상기 제 1 절연 층을 상기 제2 절연 층과 접촉시키는 단계; 상기 제1 절연 층과 상기 제2 절연 층을 가압하여 상기 제2 절연 층 상에 상기 제1 절연 층을 접합하는 단계를 포함함을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  5. 제1항에 있어서, 듀테륨 환경의 압력이 10 torr 내지 1000 torr임을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  6. 제1항에 있어서, 듀테륨 도핑 층의 도핑 농도가 1010atoms/㎤와 8x1018atoms/㎤ 사이임을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  7. 제1항에 있어서, 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계가: 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 600℃ 내지 1200℃의 온도로 가열하는 단계; 그리고 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 400℃ 내지 600℃의 온도로 냉각하는 단계를 포함함을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  8. 제1항에 있어서, 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리한 뒤에 상기 제2 웨이퍼를 600℃ 내지 1200℃의 온도로 한 번 더 가열하는 단계를 더욱 포함함을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  9. 제1항에 있어서, 상기 재1 웨이퍼와 제2 웨이퍼를 한 번 더 가열하는 단계가 30분과 8 시간 사이임을 특징으로 하는 절연체 기판 상에 실리콘(SOI) 제조 방법.
  10. 반도체 기판; 상기 반도체 기판의 상부 표면상에 성장된 절연 층; 그리고 상기 절연 층의 상부 표면상에 성장된 듀테륨 도핑 층을 포함하는 절연체 기판상의 실리콘.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US20060270192A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Semiconductor substrate and device with deuterated buried layer
US20100087046A1 (en) * 2007-05-17 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP2014017513A (ja) * 2007-05-18 2014-01-30 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5872387A (en) 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US6995075B1 (en) * 2002-07-12 2006-02-07 Silicon Wafer Technologies Process for forming a fragile layer inside of a single crystalline substrate
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US20060094259A1 (en) * 2004-11-03 2006-05-04 Freescale Semiconductor, Inc. Forming gas anneal process for high dielectric constant gate dielectrics in a semiconductor fabrication process
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
DE102004060363B4 (de) * 2004-12-15 2010-12-16 Austriamicrosystems Ag Halbleitersubstrat mit pn-Übergang und Verfahren zur Herstellung
JP2007141946A (ja) * 2005-11-15 2007-06-07 Sumco Corp Ｓｏｉ基板の製造方法及びこの方法により製造されたｓｏｉ基板
US7378335B2 (en) * 2005-11-29 2008-05-27 Varian Semiconductor Equipment Associates, Inc. Plasma implantation of deuterium for passivation of semiconductor-device interfaces
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
US7781306B2 (en) * 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
CN107154379B (zh) 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US20060270192A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Semiconductor substrate and device with deuterated buried layer
US20100087046A1 (en) * 2007-05-17 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP2014017513A (ja) * 2007-05-18 2014-01-30 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法

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