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KR20170078165A - 쉬프트 레지스터 - Google Patents

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KR20170078165A
KR20170078165A KR1020150188416A KR20150188416A KR20170078165A KR 20170078165 A KR20170078165 A KR 20170078165A KR 1020150188416 A KR1020150188416 A KR 1020150188416A KR 20150188416 A KR20150188416 A KR 20150188416A KR 20170078165 A KR20170078165 A KR 20170078165A
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switching element
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장용호
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엘지디스플레이 주식회사
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Abstract

본 발명은, 클럭의 제한 조건을 줄이고 동작 마진을 크게하여 회로의 동작 범위를 넓히는 쉬프트 레지스터에 관한 것으로, 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와, 리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와, 상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와, 클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고, 상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성된 것이다.

Description

쉬프트 레지스터 {Shift register}
본 발명의 표시장치의 게이트 구동부에 관한 것으로, 특히 클럭의 제한 조건을 줄이고 동작 마진을 크게하여 회로의 동작 범위를 넓히는 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다.
상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.
상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.
상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK, Hsync, Vsync, DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.
상기 게이트 드라이버(6)는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
상기 쉬프트 레지스터는 타이밍 컨트롤러로부터 제공된 복수개의 클럭 펄스들을 근거로 상기 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 출력하는 다수의 스테이지들을 포함한다.
종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다.
여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다.
이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다.
풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.
여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다.
이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다.
다시 말하면, 풀업 스위칭소자는 한 프레임 동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인전극에 입력되는 클럭펄스를 스캔펄스로 출력한다.
이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다.
그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간 동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.
이와 같이, 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.
따라서, 최근에는, 클럭펄스의 주기에 맞춰 세트 노드의 전압을 주기적으로 방전시켜 그 세트 노드에 원치 않는 전압이 누적되는 것을 방지함으로써 멀티 출력을 방지할 수 있는 쉬프트 레지스터가 개발되었다 (특허출원 10-2013-0089997호 참조).
상기와 같은 종래의 쉬프트 레지스터를 설명하면 다음과 같다.
도 2는 종래의 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+4)을 포함한다. 도 2에 도시된 스테이지들(ST_n-2 내지 ST_n+4)은 쉬프트 레지스터에 구비된 전체 스테이지들 중 일부에 해당한다.
각 스테이지들(ST_n-2 내지 ST_n+4)은 출력단자(OT)를 포함하는 바, 이들 스테이지들(ST_n-2 내지 ST_n+4) 각각은 자신의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SP_n-2 내지 SP_n+4)를 출력한다.
각 스테이지(ST_n-2 내지 ST_n+4)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 전단 및 후단에 위치한 스테이지의 동작을 제어한다.
스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, n-2번째 스테이지가 n-2번째 스캔펄스를 출력하고, 이어서 n-1번째 스테이지(ST_n-1)가 n-1번째 스캔펄스(SP_n-1)를 출력하고, 다음으로 n번째 스테이지(ST_n)가 n번째 스캔펄스(SP_n)를 출력한다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부의 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나를 인가받는다.
각 스테이지(ST_n-2 내지 ST_n+4)는, 도 2에 도시된 바와 같이, 이들 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 서로 다른 위상을 갖는 2개의 클럭펄스들을 공급받을 수 있다. 이때 각 스테이지(ST_n-2 내지 ST_n+4)는 이들 2개 중 하나를 세트 노드의 전압을 주기적으로 방전시켜 출력을 안정화시키기 위한 클리어 클럭펄스로 사용하고, 그리고 다른 하나를 스캔펄스를 생성하기 위한 출력 클럭펄스로 사용한다. 즉, 2개의 클럭 펄스 중 위상이 빠른 클럭 펄스를 상기 세트 노드의 전압을 주기적으로 방전시켜 출력을 안정화시키기 위한 클리어 클럭펄스로 사용하고, 위상이 상대적으로 늦은 클럭 펄스를 스캔펄스를 생성하기 위한 출력 클럭 펄스로 사용한다. 예를 들면, 8k+1번째 스테이지는 제 7 클럭펄스(CLK_7)를 클리어 클럭펄스로 사용하고 제 1 클럭펄스(CLK_1)를 출력 클럭펄스로 사용한다.
각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 세트 동작을 수행한다. 예를 들어, n번째 스테이지(ST_n)는 n-p번째 스테이지로부터의 스캔펄스를 공급받아 세트 되는 바, 여기서 p는 도 2에 도시된 바와 같이 1이 될 수 있다.
단, 도시되지 않은 첫 번째 및 두 번째 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 이들 첫 번째 및 두 번째 스테이지는 스타트 펄스(Vst)에 응답하여 세트 된다.
각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 리세트 동작을 수행한다. 스테이지가 리세트 된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 된다는 것을 의미한다. 예를 들어, n번째 스테이지는 n+q번째 스테이지로부터의 스캔펄스에 응답하여 리세트 되는 바, 여기서 q는 도 2에 도시된 바와 같이 3이 될 수 있다.
한편,　상술된 더미 스테이지들의 후단에는 스테이지가 존재하지 않으므로, 이들 더미 스테이지들 역시 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여 리세트 될 수 있다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST_n-2 내지 ST_n+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 종래의 스테이지의 구성을 나타낸 도면으로서, 도 4는 도 2에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
n번째 스테이지(ST_n)는, 도 4에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 풀업 스위칭소자(Tr_U1), 풀다운 스위칭소자(Tr_D1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.
상기 세트개시 스위칭소자(Tr_S)는 세트개시 신호(STS)인 n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(SP_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 공급한다.
상기 리세트개시 스위칭소자(Tr_R)는 리세트개시 신호(RTS)인 n+3번째 스테이지(ST_n+3)로부터의 스캔펄스(SP_n+3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 공급한다.
상기 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 출력 클럭펄스(O-CLK)를 출력단자(OT)로 공급한다.
상기 풀다운 스위칭소자(Tr_D1)는 리세트 노드(QB)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 제 4 방전용전압(VSS4)을 출력단자(OT)로 공급한다.
상기 커패시터(C)는 클리어 클럭펄스(C-CLK)를 리세트 노드(QB)에 인가한다. 여기서, 클리어 클럭펄스(C-CLK)는 도 3에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 어느 하나가 될 수 있는 바, 상기 출력 클럭펄스(O-CLK)가 제 3 클럭펄스(CLK_3)일 때 상기 클리어 클럭펄스(C-CLK)는 제 1 클럭펄스(CLK_1)가 될 수 있다.
상기 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.
상기 제 1 스위칭소자(Tr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급한다.
상기에서 설명한 상기 세트개시 신호(STS), 상기 출력 클럭펄스(O-CLK) 및 상기 클리어 클럭펄스(C-CLK)에 있어서, 상기 세트개시 신호(STS)의 발생 시점은 상기 클리어 클럭펄스(C-CLK)의 발생 시점보다 늦거나 같고, 상기 출력 클럭펄스(O-CLK)의 발생 시점보다 빠르거나 같다.
따라서, 종래의 쉬프트 레지스터에 있어서는, 상기 클리어 스위칭소자(Tr_C)는 상기 커패시터(C)를 통해 주기적으로 리세트 노드(QB)에 공급되는 클리어 클럭펄스(C-CLK)에 따라 주기적으로 턴-온되는 바, 그 턴-온 기간 마다 세트 노드(Q)의 전압을 제 1 방전용전압(VSS1)으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드(Q)의 전압이 상승하는 것이 방지된다.
그러나, 상기 종래의 스테이지가 정상적으로 동작을 하려면, 상기 스테이지를 구성하는 각 스위칭소자들의 문턱 전압(Vth)은 양(+)으로 적당한 큰 값을 가져야 한다 (P타입의 스위칭소자일 경우는 음(-)). 그런데, 상기 각 스테이지를 구성하는 스위칭소자들의 특성은 편차가 존재하고, 온도가 증가하거나 온도 이외의 다른 원인에 의해, 그 중 일부 스위칭소자의 문턱 전압이 음(-)의 방향으로 치우친 경우도 존재할 수 있다.
이와 같이, 상기 각 스테이지를 구성하는 N 타입 스위칭소자의 문턱 전압(Vth)가 음(-)의 방향으로 치우치게 되거나 P 타입 스위칭소자의 문턱 전압(Vth)가 양(+)의 방향으로 치우치게 되면, 스캔 펄스의 멀티 출력 불량이 발생하거나, 스캔 펄스의 미출력 불량이 발생할 수 있다.
즉, 상기 클리어 스위칭소자(Tr_C)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 세트 기간에 상기 클리어 스위칭소자(Tr_C)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압(VDD)이 누설되어 스캔 펄스가 출력되지 않을 수 있다. 이와 같은 현상은 클럭 펄스의 커플링으로 높아진 리세트 노드(Qb)의 전압이 빨리 감쇠하지 않으면 더욱 심해진다.
또한, 상기 클럭 펄스의 커플링에 의해 세드 노드(Q)의 전압 상승을 억제하기 위해서는 리세트 노드(Qb)의 전압이 일정 시간 유지되어야 한다. 그러나, 상기 제 1 스위칭소자(Tr1)의 문턱 전압이 음(-)의 방향으로 치우치게 되면, 리세트 기간에 상기 제 1 스위칭소자(Tr1)가 완전하게 턴 오프되지 않아, 상기 리세트 노드(Qb) 전압이 일정 시간 동안 유지되지 못하게 된다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 제 1 스위칭소자에 인가되는 방전용 전압이 리세트부 인가되는 방전용 전압보다 크거나 같도록 하여 클리어 스위칭부 및 제 1 스위칭소자의 문턱 전압이 음(-)의 방향으로 편향되더라도 스캔 펄스가 출력되지 않거나 리세트 노드 전압이 일정 시간 동안 유지되도록 하여 회로의 동작 범위가 넓은 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는, 세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와, 리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와, 상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와, 클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고, 상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성됨에 그 특징이 있다.
여기서, 상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고, 상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고, 상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비함에 특징이 있다.
상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비함에 특징이 있다.
상기 제 2 방전용 전압은 상기 제 1 방전용 전압보다 크거나 같고, 상기 제 1 방전용 전압은 상기 제 3 방전용 전압보다 크거나 같음에 특징이 있다.
상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고, 상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고, 상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비함에 특징이 있다.
상기 제 1 방전용 전압과 상기 제 2 방전용 전압은 서로 같고, 상기 제 3 방전용 전압과 상기 제 4 방전용 전압은 서로 같음에 특징이 있다.
상기 리셋부의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 상기 제 1 방전용 전압 또는 상기 제 2 방전용 전압에 연결되고, 상기 클리어 스위칭부의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자의 소오스 단자는 상기 제 3 방전용 전압 또는 제 5 방전용 전압에 연결됨에 특징이 있다.
상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비함에 특징이 있다.
상기 출력용 클럭 펄스의 상승 에지에서 상기 클리어 클럭 펄스는 하이 상태를 갖거나 상승 에지이고, 상기 클리어 클럭 펄스의 두티 비는 상기 출력용 클럭 펄스의 두티 비와 같거나 다름에 특징이 있다.
상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작음에 특징이 있다.
상기 출력부는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비하고, 상기 캐리 신호 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고, 상기 제 1 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 1 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 1 풀다운 스위칭소자를 구비하고, 상기 제 2 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 2 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 2 풀다운 스위칭소자를 구비함에 특징이 있다.
상기 복수개의 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자 대신에, 상기 출력단과 상기 제 4 또는 제 5 방전용 전압단 사이에 직렬 연결되어 상기 외부의 제어신호 신호 또는 리세트노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압을 상기 출력단으로 공급하는 제 3 및 제 4 풀 다운 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 및 제 4 풀 다운 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 5 풀 다운 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 복수개의 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자의 게이트 단자에 인버터를 통해 상기 세트 노드(Q)의 전압이 반전되어 인가됨에 특징이 있다.
상기 세트부는 상기 세트용 전압 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자와,
상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 세트 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 리셋부는 상기 세트노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 리셋 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자를 구비하여 구성됨에 특징이 있다.
외부의 초기화 제어 신호에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비함에 특징이 있다.
상기 초기화부는 상기 외부의 최기화 제어 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 외부의 초기화 제어신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 세트부와 상기 리셋부 사이에 상기 제 1 충전용 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드와 상기 리셋부 사이를 연결하는 제 2 스위칭소자를 더 구비함에 특징이 있다.
상기 출력부는 클럭신호에 의해 제어되어 턴 온시 출력단에 방전용 전압을 공급하는 풀 다운 스위칭소자를 더 포함할 수도 있다.
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터에 있어서는 다음과 같은 효과가 있다.
첫째, 쉬프트 레지스터를 구성하는 N형 스위칭소자의 문턱전압이 음(-)의 방향(P형 스위칭소자의 경우 문턱전압이 양(+)의 방항)으로 편향되더라도 이로 인한 출력 발생 기간 동안 Q 노드의 누설 전류를 방지하므로 스캔 펄스의 미출원 불량 및 멀티 출력 불량을 억제할 수 있다.
둘째, 상기와 같이 미출력 및 멀티 출력 불량을 방지할 수 있으므로, 회로의 동작 범위를 넓힐 수 있다.
셋째, 상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작게할 수 있으므로 스위칭소자의 스트레스를 줄일 수 있다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도
도 2는 종래의 쉬프트 레지스터의 구성도
도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도
도 4는 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 5는 본 발명에 따른 쉬프트 레지스터의 개념 구성도
도 6은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 7은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 1 실시예의 타이밍도
도 8은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 2 실시예의 타이밍도
도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 13은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 14는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 15는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 16은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 17은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부의 다른 실시예의 회로 구성도
도 18은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부의 다른 실시예의 회로 구성도
도 19는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 풀 다운 스위칭소자의 다른 실시예의 회로 구성도
도 20는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 다른 실시예의 회로 구성도
도 21a 내지 도 21b는 도 20의 인버터의 실시예의 회로 구성도
도 22a는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 1 실시예의 회로 구성도
도 22b는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 2 실시예의 회로 구성도
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 5는 본 발명에 따른 쉬프트 레지스터의 각 스테이지의 개념 구성도이다.
본 발명에 따른 쉬프트 레지스터의 각 스테이지는, 도 5에 도시한 바와 세트 개시 신호(스타트 펄스 또는 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)를 사용하여 세트 노드(Q)를 세트용 전압 (스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스, 또는 제 1 충전용 전압(VH))으로 세트시키는 세트부(1)와, 리셋 개시 신호 (리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)를 사용하여 상기 세트 노드(Q)를 리셋용 전압(제 1 방전용 전압(VSS1) 또는 상기 제 1 충전용 전압(VH)와 상반된 전압(VL))으로 리셋시키는 리셋부(2)와, 상기 세트 노드(Q)의 상태에 따라 다수의 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부(3)와, 클리어 클럭펄스(C-CLK)를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스(C-CLK)를 리세트 노드(QB)에 인가하는 커패시터(C)와, 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와, 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 공급하는 클리어 스위칭부(4)를 구비하여 구성된다.
여기서, 상기 클리어 스위칭부(4)는, 상기 세트 노드(Q)와 상기 제 3 방전용전압(VSS3)단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압(VSS3)을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성된다.
상기에서, 상기 스타트 펄스 및 상기 리셋 펄스는 외부에서 인가되는 펄스 신호이고, 상기 스타트 펄스는 첫번째 스테이지 및 클럭 펄스가 중첩되는 경우 처음 스테이지부터 중첩되는 기간에 상응하는 다음 단 스테이지까지 인가되고, 상기 리셋 신호는 마지막 스테이지 및 상기 클럭 펄스가 중첩되는 경우 마지막 스테이지부터 중첩되는 기간에 상응하는 이전단 스테이지까지 인가된다.
또한, 본 발명의 쉬프트 레지스터가 양방향 구동용 쉬프트 레지스터일 경우, 상기 제 1 충전용 전압(VH)과 상기 제 1 충전용 전압(VH)에 상반된 전압(VL)이 사용되고, 프레임별로 바뀔 수 있다.
도 6은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은 도 6과 같다.
즉, 도 5에서, 상기 세트부(1)는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스(Prev)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스(Prev), 스타트 펄스(Vst) 또는 제 1 충전용 전압(VH)을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비한다.
상기 리셋부(2)는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스(Next)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압(VSS1)을 인가하는 스위칭소자(Tr_R)를 구비하여 구성된다.
상기 출력부(3)는 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu)와, 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td)를 구비한 스캔 신호 출력부를 구비한 것이다.
여기서, 상기 제어 신호(VD)는 펄스 신호로서 출력 펄스와 하이 구간이 겹치지 않으면 가능하다. 즉, 인버터 출력 또는 클럭 펄스를 사용 가능하다.
그리고, 나머지 구성은 도 5와 같다.
여기서, 상기 커패시터(C)에 인가되는 클리어 클럭 펄스(C-CLK)는 상기 출력용 클럭 펄스와 같을 수 있고, 다를 수 있다. 도 6에서는 상기 클리어 클럭 펄스(C-CLK)는 제 1 클럭 펄스(CLK-1)이고 상기 출력용 클럭 펄스(O-CLK)는 제 3 클럭 펄스(CLK-3)임을 도시하였다.
또한, 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)가 다른 경우, 다른 스테이지의 출력용 클럭 펄스이거나, 위상 또는 펄스폭 등이 다른 클럭 펄스 일 수 있다.
예를들면, 상기 출력용 클럭 펄스는 4상 이상의 순환 클럭 펄스이고, 상기 클리어 클럭 펄스는 4상 이상으로 한 주기 동안 2개 이상의 펄스를 가지는 순환 클럭 펄스일 수도 있다.
또한, 도 3에서 설명한 바와 같은 동일한 개념의 클럭 펄스를 사용할 수 있다.
도 7은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 1 실시예의 타이밍도이다.
상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)는 2상 이상의 클럭 펄스를 이용할 수 있고, 도 7에서는 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)로 8상의 클럭 펄스를 이용한 예를 도시하였다.
도 7에서, 상기 클리어 클럭 펄스(C-CLK)로 제 1 클럭 펄스(CLK1)를 이용하고, 상기 세트부(1)의 세트 개시 신호로 제 2 클럭 펄스(CLK2) 또는 상기 제 2 클럭 펄스를 출력용 클럭 펄스로 이용한 전단 스테이지에서 출력되는 스캔 펄스를 이용하며, 상기 출력용 클럭 펄스(O-CLK)로 제 3 클럭 펄스(CLK3)를 이용함을 도시하였다.
여기서, 상기 클리어 클럭 펄스(C-CLK)는 상기 제 1 클럭 펄스(CLK1) 뿐만 아니라, 상기 제 2 클럭 펄스(CLK2) 또는 제 3 클럭 펄스를 이용하여도 된다.
도 8은 도 6의 각 스테이지에 공급 또는 출력되는 각종 신호들의 제 2 실시예의 타이밍도이다.
도 8에서는 상기 클리어 클럭 펄스(C-CLK)와 상기 출력용 클럭 펄스(O-CLK)를 각각 별도로 사용하고, 각각 4상의 클럭 펄스를 이용함을 도시하였다.
도 8에 도시한 바와 같이, 상기 출력용 클럭 펄스(O-CLK)의 상승 에지(rising edge)에서 상기 클리어 클럭 펄스(C-CLK)는 하이 상태를 갖거나 상승 에지를 갖는다. 본 발명에서는 상기 클리어 클럭 펄스의 위치가 종래 기술과 달리 제약이 없다. 즉, 상기 클리어 클럭 펄스(C-CLK)는 세트 신호(세트 노드(Q)가 로우에서 하이로 전환되는 시점)보다 빠를 수 있고 늦을 수 있다.
즉, 도 5의 상기 세트부(1)의 세트 개시 신호로 제 1 클럭 펄스(()-CLK1) 또는 상기 제 1 클럭 펄스를 출력용 클럭 펄스로 이용한 전단 스테이지에서 출력되는 스캔 펄스를 이용하며, 상기 출력용 클럭 펄스(O-CLK)로 제 2 클럭 펄스(O-CLK2)를 이용하고, 상기 클리어 클럭 펄스(C-CLK)로 제 1 클럭 펄스(C-CLK1)을 이용함을 도시하였다.
여기서, 상기 각 클리어 클럭 펄스(C-CLK1 - C-CLK-4)의 두티 비는 상기 출력용 클럭 펄스(O-CLK1 - O-CLK4)와 다르게 할 수 있다. 즉, 상기 각 클리어 클럭 펄스(C-CLK1 - C-CLK-4)의 하이 구간 폭을 상기 출력용 클럭 펄스(O-CLK1 - O-CLK4)의 하이 구간의 폭보다 작게하여 각 스테이지의 스위칭소자의 스트레스를 줄일 수 있다.
상기 도 6에서, 상기 제 1 충전용 전압(VH)은 상시 하이인 전압일 수 있고 적어도 한 프레임 동안 DC 전원일 수 있으며, 상기 제 2 충전용 전압(VC)은 상시 하이인 전압일 수 있고, 상기 세트노드(Q)가 하이인 동안 하이 전압을 갖는 전압일 수 있다. 상기 상기 제 1 충전용 전압(VH)과 상기 제 2 충전용 전압(VC)은 같을 수 있다
또한, 상기 제 1 방전용 전압(VSS1), 제 2 방전용 전압(VSS2), 제 3 방전용 전압(VSS3) 및 제 4 방전용 전압(VSS4)은 서로 같은 전압일 수 있고 다른 전압일 수 있다.
바람직하게는, 상기 제 2 방전용 전압(VSS2)은 제 1 방전용 전압(VSS1)보다 크거나 같고(VSS2 ≥ VSS1), 상기 제 1 방전용 전압(VSS1)은 상기 제 3 방전용 전압(VSS3)보다 크거나 같을 수 있다 (VSS1 ≥ VSS3).
이와 같은 본 발명 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지는 클리어 스위칭부 및 제 1 스위칭소자의 문턱 전압이 음(-)의 방향으로 편향되더라도 스캔 펄스가 출력되지 않거나 스캔 펄스가 멀티 출력됨을 방지할 수 있다.
즉, 도 6에서, 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 클리어 스위칭소자(T3c)가 턴 온하여 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 클리어 스위칭소자(T3a, T3b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.
또한, 상기 제 1 스위칭소자(Tr1)의 문턱 전압이 음(-)의 방향으로 치우치게 되어, 리세트 기간(세트 노드(Q)가 로우 상태인 기간)에 상기 제 1 스위칭소자(Tr1)가 완전하게 턴 오프되지 않아, 상기 리세트 노드(Qb) 전압이 일정 시간 동안 유지되지 못하게 될 수 있다. 그러나, 본 발명에서는 제 2 방전용 전압(VSS2)을 제 1 방전용 전압(VSS1)보다 높거나 같게하므로 리세트 노드(Qb)의 전압이 일정 시간 유지되게 할 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 풀다운 스위칭소자(Td)가 게이트 전극에 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되는 것이 아니라, 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4)을 출력단으로 출력한다. 그리고 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다.
본 발명의 제 2 실시예에서, 상기 제 3 방전용 전압(VSS3)은 어느 한 스테이지의 스캔 펄스 (또는 캐리 펄스)일 수 있다
도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 2 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 제 1 방전용 전압(VSS1)과 상기 제 2 방전용 전압(VSS2)이 같고, 상기 제 3 방전용 전압(VSS3)과 상기 제 4 방전용 전압(VSS4)이 같은 경우이다.
즉, 상기 리셋부(2)의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 모두 제 1 방전용 전압(VSS1)에 연결되고, 상기 클리어 스위칭부(4)의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 출력부(3)의 풀 다운 스위칭소자(Td)의 소오스 단자가 모두 제 4 방전용 전압(VSS4)에 연결된 것이다.
그리고 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 2 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다.
도 11은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5의 회로 구성에서, 상기 출력부(3)가 스캔 신호를 출력하는 스캔 신호 출력부와, 캐리 신호를 출력하는 캐리 신호 출력부를 모두 구비한 것이다.
즉, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 캐리 신호 출력부가 더 구비된 것이다.
상기 캐리 신호 출력부는 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자(Tuc)와, 외부에서 입력되는 제어신호(VD2)에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압(VSS5)을 출력단으로 출력하는 풀다운 스위칭소자(Tdc)를 구비하여 구성된다.
여기서, 상기 제어 신호(VD1, VD2)는 상기 세트 노드(Q)의 전압과 상반된 신호이면 가능하다.
그리고, 나머지 구성은 도 6과 같다.
도 12는 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 4 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 스캔 펄스 출력부의 풀다운 스위칭소자(Td) 및 상기 캐리 펄스 출력부의 풀다운 스위칭소자(Tdc)가 외부에서 입력되는 제어신호(VD1, VD2)에 따라 턴 온 또는 턴 오프되는 것이 아니라, 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4) 및 제 5 방전용 전압(VSS5)을 각각 출력단으로 출력한다. 그리고 본 발명의 제 5 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 4 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다.
도 13은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부(2)의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 모두 제 1 방전용 전압(VSS1) 또는 제 2 방전용 전압(VSS2)에 연결되고, 상기 클리어 스위칭부(4)의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자(Tdc)의 소오스 단자가 모두 제 3 방전용 전압(VSS3) 또는 제 5 방전용 전압(Vss5)에 연결된 것이다.
또한, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 스캔 펄스 출력부의 풀다운 스위칭소자(Td)는 외부에서 입력되는 제어신호(VD)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 방전용 전압(VSS4)을 출력단으로 출력하고, 상기 캐리 펄스 출력부의 풀다운 스위칭소자(Tdc)는 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용 전압(VSS3) 또는 제 5 방전용 전압(VSS5)을 출력단으로 출력한다.
그리고, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다.
도 14는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5의 회로 구성에서, 상기 출력부(3)가 캐리 신호를 출력하는 캐리 신호 출력부와 상기 캐리 신호 출력부와 동일한 클럭 펄스에 의해 스캔 신호를 출력하는 제 1 스캔 신호 출력부와, 상기 제 1 스캔 신호 출력부의 클럭 펄스와 다른 클럭 펄스에 의해 스캔 신호를 출력하는 제 2 스캔 신호 출력부를 구비한 것이다.
즉, 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 제 2 스캔 신호 출력부가 더 구비된 것이다.
즉, 상기 출력부(3)는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비한다.
상기 캐리 신호 출력부는, 도 14에 도시한 바와 같이, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자(Tuc)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압(VSS5)을 출력단으로 출력하는 풀다운 스위칭소자(Tdc)를 구비하여 구성된다.
상기 제 1 스캔 신호 출력부는, 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)(상기 캐리 신호 출력부의 클럭 신호와 동일한 클럭 신호)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu1)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td1)를 구비하여 구성된다.
상기 제 2 스캔 신호 출력부는, 상기 Q노드의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호(O_CLK)(상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호)를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자(Tu2)와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압(VSS4)을 출력단으로 출력하는 풀다운 스위칭소자(Td2)를 구비하여 구성된다.
여기서, 상기 제 2 스캔 신호 출력부에 사용된 클럭 신호는 상기 제 1 스캔 신호 출력부에 사용된 클럭 신호보다 위상이 늦은 클럭 신호이다. 예를 들면, 도 7또는 도 8에서, 상기 캐리 신호 출력부 및 제 1 스캔 신호 출력부에서 사용된 클럭 신호가 CLK_3이라면, 상기 제 2 스캔 신호 출력부에 사용된 클럭 신호는 CLK_4이다.
그리고, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터의 각 스테이지의 나머지 회로 구성은 본 발명의 제 5 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성과 동일하다.
도 15는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 도 5에서, 상기 세트부(1)와 상기 리셋부(2) 사이에 상기 제 1 충전용 전압(VH)에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)와 상기 리셋부(2)의 스위칭소자(Tr_R) 사이를 연결하는 제 2 스위칭소자(Tr2)를 더 구비한 것이다.
즉, 도 15에서는, 본 발명의 제 1 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성인 도 6에서, 상기 세트 노드(Q)와 상기 리셋부(2)의 스위칭소자(Tr_R) 사이에 상기 제 2 스위칭소자(Tr2)를 더 구비한 것을 도시하였으나, 이에 한정되지 않고, 앞에서 설명한 모든 실시예에 적용할 수 있다.
상기 본 발명의 제 8 실시예에 따른 쉬프트 레지스터의 각 스테이지는, 하나의 노드를 2개의 노드로 구성한 것이다.
도 16은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터의 각 스테이지의 회로 구성은, 상기에서 설명한 각 실시예에서, 출력부(3)에 클럭신호(CLK6)에 의해 턴 온 또는 턴 오프되어 턴 온시 출력단에 방전용 전압(VSS1 내지 VSS5 중 하나)를 공급하는 풀 다운 스위칭소자(Tda)를 더 포함할 수 있다.
이상에서 설명한 바와 같은 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부, 리셋부 및 출력부의 풀 다운 스위칭소자를 다르게 구성할 수 있다.
도 17은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 세트부의 다른 실시예의 회로 구성도이다.
즉, 상기 각 실시예의 세트부(1)의 스위칭소자(Tr-S) 대신에, 상기 세트용 전압 (스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스, 또는 제 1 충전용 전압(VH)) 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호(스타트 펄스 또는 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자(T4a, T4b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 세트 스위칭소자(T4c)를 구비하여 구성된다.
상기 각 실시예에서, 상기 세트부(1)를 하나의 스위칭소자(Tr-S)로 구성하고, 상기 세트용 전압으로 스타트 펄스, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 이용할 경우, 그리고 상기 스위칭소자(Tr_S)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간 후 상기 스위칭소자(Tr_S)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압(VDD)이 누설되어 스캔 펄스가 출력되지 않을 수 있다.
그러나, 도 17에서, 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 세트 스위칭소자(T4c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 세트 스위칭소자(T4a, T4b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.
도 18은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 리셋부의 다른 실시예의 회로 구성도이다.
즉, 상기 각 실시예의 리셋부(2)의 스위칭소자(Tr-R) 대신에, 상기 세트노드(Q)와 상기 제 1 방전용 전압(VSS1)단 사이에 직렬 연결되어 상기 리셋 개시 신호 (리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자(T5c)를 구비하여 구성된다.
상기 각 실시예에서, 상기 리셋부(2)를 하나의 스위칭소자(Tr-R)로 구성하고, 상기 스위칭소자(Tr_R)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(Tr_R)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)에 충전된 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있다.
그러나, 도 18에서, 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 리셋 스위칭소자(T5c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)에 충전된 전압이 상기 제 1 및 제 2 리셋 스위칭소자(T5a, T5b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.
도 19는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 풀 다운 스위칭소자의 다른 실시예의 회로 구성도이다.
즉, 상기 각 실시예의 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2) 대신에, 상기 출력단(SP_n, CP_N, SP_n+1)과 상기 제 4 또는 제 5 방전용 전압(VSS4 또는 VSS5)단 사이에 직렬 연결되어 상기 외부의 제어신호 신호(VD, VD1 또는 VD2) 또는 리셋노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압(VSS4 또는 VSS5)을 상기 출력단으로 공급하는 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 풀 다운 스위칭소자(T6c)를 구비하여 구성된다.
상기 각 실시예에서, 상기 출력부(3)를 하나의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)로 구성하고, 상기 스위칭소자(Td, Tdc, Td1 또는 Td2)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(Tr_R)가 완전하게 턴 오프되지 않아, 상기 출력단의 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있다.
그러나, 도 19에서, 상기 제 1 및 제 2 리셋 스위칭소자(T6a, T6b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 풀 다운 스위칭소자(T6c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)의 연결 노드에 공급하므로, 상기 출력단의 전압이 상기 제 1 및 제 2 풀 다운 스위칭소자(T6a, T6b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.
한편, 상기 각 실시예에서, 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 외부에서 입력되는 제어신호(VD, VD1 또는 VD2) 대신에, 인버터(inverter)를 이용하여 상기 세트 노드(Q)의 전압을 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 공급할 수 있다.
도 20은 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에서, 상기 출력부의 다른 실시예의 회로 구성도이고, 도 21a 내지 도 21b는 도 20의 인버터의 실시예의 회로 구성도이다.
즉, 도 20과 같이, 상기 세트 노드(Q)의 전압이 인버터(inverter)를 통해 상기 출력부(3)의 풀 다운 스위칭소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 공급되게 구성할 수 있다.
상기 인버터의 구성은, 도 21a와 같이, 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 접지단(Vssb) 사이에 직렬 연결된 제 1 및 제 2 인버터 스위칭소자(Ia, Ib)를 구비하고, 상기 제 1 인버터 스위칭소자(Ia)의 게이트 단자 및 소오스 단자는 상기 정전압(VDD) 또는 클럭 펄스(CLK(n))단에 연결되고, 상기 제 2 인버터 스위칭소자(Ib)의 게이트 단자는 상기 세트 노드(Q)에 연결되고, 상기 제 1 및 제 2 인버터 스위칭소자(Ia, Ib)의 연결 로드는 상기 풀 다운 스위칭 소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 연결된다.
또한, 상기 인버터의 구성은, 도 21b와 같이, 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 A 노드(A node) 사이에 연결되어 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))를 상기 A 노드에 공급하는 제 1 인버터 스위칭소자(Ia)와, 상기 A 노드와 상기 접지단(Vssb) 사이에 연결되어 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 접지 전압(Vssb)을 상기 A 노드에 공급하는 제 2 인버터 스위칭소자(Ib)와, 상기 정전압(Vdd)단 또는 클럭 펄스(CLK(n))단과 출력단(Vout) 사이에 연결되어 상기 A 노드의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 정전압(Vdd) 또는 클럭 펄스(CLK(n))를 상기 출력단(Vout)에 공급하는 제 3 인버터 스위칭소자(Ic)와, 상기 출력단(Vout)과 상기 접지단(Vssb) 사이에 연결되어 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 접지 전압(Vssb)을 상기 출력단(Vout)에 공급하는 제 4 인버터 스위칭소자(Id)를 구비하여 구성된다.
여기서, 상기 출력단(Vout)은 상기 풀 다운 스위칭 소자(Td, Tdc, Td1 또는 Td2)의 게이트 단자에 연결된다.
또한, 본 발명의 각 실시예에서, 외부의 제어 신호(Init)에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비할 수 있다.
도 22a는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 1 실시예의 회로 구성도이다.
즉, 본 발명의 제 1 실시예에 따른 초기화부는, 외부의 제어 신호(Init)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자(T0)를 구비하여 구성된다.
도 22b는 본 발명에 따른 각 실시예의 쉬프트 레지스터의 각 스테이지의 회로 구성에 추가되는 초기화부의 제 2 실시예의 회로 구성도이다.
즉, 본 발명의 제 2 실시예에 따른 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압(VSS1)단 사이에 직렬 연결되어 상기 외부의 제어신호 신호(Init)에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압(VSS1)을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)와, 상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자(T0c)를 구비하여 구성된다.
상술한 바와 같이, 도 22a와 같이 하나의 스위칭소자(T0)로 구성될 경우, 상기 스위칭소자(T0)의 문턱 전압이 음(-)의 방향으로 편향될 경우, 세트 기간에 상기 스위칭소자(T0)가 완전하게 턴 오프되지 않아, 상기 세트 노드(Q)의 전압이 누설되어 스캔 펄스가 출력되지 않을 수 있으나, 도 22b와 같이, 제 1 내지 제 3 초기화 스위칭 소자로 구성되면, 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)의 문턱 전압이 음(-)의 방향으로 치우치게 되더라도, 상기 세트 노드(Q)의 전압에 의해 상기 제 3 초기화 스위칭소자(T0c)가 턴 온하여 상기 제 2 충전용 전압(VC)를 상기 제 1 및 제 2 풀 초기화 스위칭소자(T0a, T0b)의 연결 노드에 공급하므로, 상기 세트 노드(Q)의 전압이 상기 제 1 및 제 2 초기화 스위칭소자(T0a, T0b)를 통해 누설되지 않는다. 따라서, 스캔 펄스가 출력되지 않음을 방지한다.
상기 초기화부는 스타트 신호에 의해 세팅되는 스테이지에는 적용하지 않고, 전단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 의해 세팅되는 스테이지에 적용할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 세트부 2: 리셋부
3: 출력부 4: 클리어 스위칭부

Claims (20)

  1. 복수개의 스테이지를 구비하여 스캔 펄스를 출력하는 쉬프트 레지스터에 있어서, 각 스테이지는,
    세트 개시 신호를 사용하여 세트 노드(Q)를 세트용 전압으로 세트시키는 세트부와,
    리셋 개시 신호를 사용하여 상기 세트 노드(Q)를 리셋용 전압으로 리셋시키는 리셋부와,
    상기 세트 노드(Q)의 상태에 따라 다수의 출력용 클럭 신호 또는 다수의 캐리용 클럭 신호 중 입력된 어느 하나의 클럭 신호를 스캔 펄스 또는 캐리 펄스로 출력하는 출력부와,
    클리어용 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속되어 상기 클리어 클럭펄스를 상기 리세트 노드(QB)에 인가하는 커패시터(C)와,
    상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압을 리세트 노드(QB)로 공급하는 제 1 스위칭소자(Tr1)와,
    상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압 또는 임의의 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 세트 노드(Q)로 공급하는 클리어 스위칭부를 구비하여 구성되고,
    상기 클리어 스위칭부는, 상기 세트 노드(Q)와 상기 제 3 방전용전압단 사이에 직렬 연결되어 상기 리세트 노드(Qb)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 방전용전압 또는 다른 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스를 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 클리어 스위칭소자와,
    상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 클리어 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 클리어 스위칭소자(T3c)를 구비하여 구성되는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고,
    상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고,
    상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비한 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 외부에서 입력되는 제어신호에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비한 쉬프트 레지스터.
  4. 제 2 또는 3 항에 있어서,
    상기 제 2 방전용 전압은 상기 제 1 방전용 전압보다 크거나 같고, 상기 제 1 방전용 전압은 상기 제 3 방전용 전압보다 크거나 같은 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 세트부는 스타트 펄스(Vst) 또는 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 전단 스테이지로부터 출력된 스캔 펄스 또는 캐리 펄스, 스타트 펄스(Vst) 또는 제 1 충전용 전압을 세트 노드(Q)에 공급하는 스위칭소자(Tr_S)를 구비하고,
    상기 리셋부는 리셋 펄스 또는 후단 스테이지에서 출력되는 스캔 펄스 또는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드(Q)에 제 1 방전용 전압을 인가하는 스위칭소자(TR_R)를 구비하고,
    상기 출력부는 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 갖는 스캔 펄스 출력부를 구비한 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제 1 방전용 전압과 상기 제 2 방전용 전압은 서로 같고, 상기 제 3 방전용 전압과 상기 제 4 방전용 전압은 서로 같은 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 또는 복수개의 캐리용 클럭 ?? 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비한 캐리 신호 출력부를 더 구비한 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 리셋부의 스위칭소자(Tr_R)의 소오스 단자와, 상기 제 1 스위칭소자(Tr1)의 소오스 단자가 상기 제 1 방전용 전압 또는 상기 제 2 방전용 전압에 연결되고,
    상기 클리어 스위칭부의 제 2 클리어 스위칭소자(T3b)의 소오스 단자와, 상기 캐리 펄스 출력부의 풀 다운 스위칭소자의 소오스 단자는 상기 제 3 방전용 전압 또는 제 5 방전용 전압에 연결되는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 출력용 클럭 펄스의 상승 에지에서 상기 클리어 클럭 펄스는 하이 상태를 갖거나 상승 에지이고, 상기 클리어 클럭 펄스의 두티 비는 상기 출력용 클럭 펄스의 두티 비와 같거나 다른 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 클리어 클럭 펄스의 하이 구간 폭을 상기 출력용 클럭 펄스의 하이 구간의 폭보다 작은 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 출력부는, 캐리 신호 출력부, 제 1 스캔 신호 출력부 및 제 2 스캔 신호 출력부를 구비하고,
    상기 캐리 신호 출력부는, 상기 세트 노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 캐리 펄스로 출력하는 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 5 방전용 전압을 출력단으로 출력하는 풀다운 스위칭소자를 구비하고,
    상기 제 1 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 하나의 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 1 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 1 풀다운 스위칭소자를 구비하고,
    상기 제 2 스캔 신호 출력부는, 상기 세트노드(Q)의 논리상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 복수개의 출력용 클럭 신호 중 상기 제 1 스캔 신호 출력부의 클럭 신호와 다른 클럭 신호를 공급받아 스캔 펄스로 출력하는 제 2 풀업 스위칭 소자와, 상기 리세트 노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되며, 턴온 시 제 4 방전용 전압을 출력단으로 출력하는 제 2 풀다운 스위칭소자를 구비한 쉬프트 레지스터.
  12. 제 5, 7 및 11 항 중 어느 한 항에 있어서,
    상기 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자 대신에, 상기 출력단과 상기 제 4 또는 제 5 방전용 전압단 사이에 직렬 연결되어 상기 외부의 제어신호 신호 또는 리세트노드(Qb)의 논리 상태에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 4 또는 제 5 방전용 전압을 상기 출력단으로 공급하는 제 3 및 제 4 풀 다운 스위칭소자와,
    상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 3 및 제 4 풀 다운 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 5 풀 다운 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  13. 제 5, 7 및 11 항 중 어느 한 항에 있어서,
    상기 풀 다운 스위칭소자들 중 적어도 하나의 풀 다운 스위칭소자의 게이트 단자에 인버터를 통해 상기 세트 노드(Q)의 전압이 반전되어 인가되는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    상기 세트부는 상기 세트용 전압 입력단과 상기 세트 노드(Q) 사이에 직렬 연결되어 상기 세트 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 세트용 전압을 상기 세트 노드(Q)로 공급하는 제 1 및 제 2 세트 스위칭소자와,
    상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 세트 스위칭소자의 연결 노드에 제 2 충전용 전압를 공급하는 제 3 세트 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  15. 제 1 항에 있어서,
    상기 리셋부는 상기 세트노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 리셋 개시 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 리셋 스위칭소자와,
    상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 리셋 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 리셋 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  16. 제 1 항에 있어서,
    외부의 초기화 제어 신호에 의해 상기 세트 노드(Q)를 초기화 하는 초기화부를 더 구비한 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 초기화부는 상기 외부의 최기화 제어 신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드에 공급하여 상기 세트 노드를 방전시키는 초기화 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  18. 제 16 항에 있어서,
    상기 초기화부는, 상기 세트 노드(Q)와 상기 제 1 방전용 전압단 사이에 직렬 연결되어 상기 외부의 초기화 제어신호에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 방전용 전압을 상기 세트 노드(Q)로 공급하여 상기 세트 노드(Q)를 방전시키는 제 1 및 제 2 초기화 스위칭소자와,
    상기 세트 노드(Q)의 전압에 따라 턴 온 또는 턴 오프되어 턴 온시 상기 제 1 및 제 2 초기화 스위칭소자의 연결 노드에 제 2 충전용 전압(VC)를 공급하는 제 3 초기화 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  19. 제 1 항에 있어서,
    상기 세트부와 상기 리셋부 사이에 상기 제 1 충전용 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 세트 노드와 상기 리셋부 사이를 연결하는 제 2 스위칭소자를 더 구비한 쉬프트 레지스터.
  20. 제 2, 4, 8, 11 항중 어느 한 항에 있어서,
    상기 출력부는 클럭신호에 의해 제어되어 턴 온시 출력단에 방전용 전압을 공급하는 풀 다운 스위칭소자를 더 포함하는 쉬프트 레지스터
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