[go: up one dir, main page]

KR20170007928A - 비휘발성 메모리 소자 제조 방법 - Google Patents

비휘발성 메모리 소자 제조 방법 Download PDF

Info

Publication number
KR20170007928A
KR20170007928A KR1020150098959A KR20150098959A KR20170007928A KR 20170007928 A KR20170007928 A KR 20170007928A KR 1020150098959 A KR1020150098959 A KR 1020150098959A KR 20150098959 A KR20150098959 A KR 20150098959A KR 20170007928 A KR20170007928 A KR 20170007928A
Authority
KR
South Korea
Prior art keywords
region
ion implantation
cell region
substrate
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020150098959A
Other languages
English (en)
Inventor
김도영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150098959A priority Critical patent/KR20170007928A/ko
Priority to US14/943,680 priority patent/US9543312B1/en
Publication of KR20170007928A publication Critical patent/KR20170007928A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H01L27/11521—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L27/11531—
    • H01L27/11541—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시예들이 해결하려는 과제는, 플로팅게이트 전극으로 P타입의 도전물질을 적용하고, 셀영역과 주변영역의 웰을 동시에 형성하여 소자의 생산성 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법을 제공하는 것이다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 셀영역, 주변영역을 포함하고, 상기 주변영역은 NMOS영역과 PMOS영역을 포함하는 기판을 제공하는 단계; 상기 셀영역 및 NMOS영역의 기판에 웰 형성 이온주입을 진행하는 단계; 상기 셀영역 및 NMOS영역의 기판 표면에 문턱 전압 조절 이온주입을 진행하는 단계; 상기 셀영역 및 주변영역에 플로팅 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 및 상기 셀영역의 기판 표면에 정션 이온주입을 진행하는 단계를 포함하고, 상기 플로팅 게이트 전극은 P타입의 도전성을 가질 수 있다. 상술한 실시예들에 의한 비휘발성 메모리 제조 방법에 의하면, P타입 게이트를 적용하여 소자특성을 개선하고, 마스크 공정의 생략을 통한 공정 마진을 확보할 수 있다.

Description

비휘발성 메모리 소자 제조 방법{METHOD FOR MANUFACTURING NONVOLATILE MEMORY DEVICE}
본 실시예는 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 소자 제조 방법에 관한 것이다.
최근 낸드 플래시의 테크(Tech) 감소에 따라 플로팅 게이트(Floating Gate, FG)의 면적(또는 선폭)이 감소되고 있다. FG의 면적 감소로 인해 프로그램 속도(Program speed) 감소, 데이터 보존 능력 감소 및 이에 따른 신뢰성 열화 등의 문제점이 발생하고 있다. 또한, 인접 셀 커플링(Cell Coupling)에 의한 간섭(Interference) 현상도 증가하는 문제점이 있다.
본 발명의 실시예들이 해결하려는 과제는, 플로팅게이트 전극으로 P타입의 도전물질을 적용하고, 셀영역과 주변영역의 웰을 동시에 형성하여 소자의 생산성 및 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 셀영역, 주변영역을 포함하고, 상기 주변영역은 NMOS영역과 PMOS영역을 포함하는 기판을 제공하는 단계; 상기 셀영역 및 NMOS영역의 기판에 웰 형성 이온주입을 진행하는 단계; 상기 셀영역 및 NMOS영역의 기판 표면에 문턱 전압 조절 이온주입을 진행하는 단계; 상기 셀영역 및 주변영역에 플로팅 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 및 상기 셀영역의 기판 표면에 정션 이온주입을 진행하는 단계를 포함하고, 상기 플로팅 게이트 전극은 P타입의 도전성을 가질 수 있다.
특히, 상기 웰 형성 이온주입을 진행하는 단계 전에, 상기 PMOS영역의 기판 상에 상기 셀영역 및 NMOS영역을 오픈시키는 제1마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 웰 형성 이온주입을 진행하는 단계는, P 웰(well)을 형성하기 위한 P타입의 도펀트를 사용할 수 있다.
또한, 상기 문턱 전압 조절 이온주입을 진행하는 단계는, N타입의 도펀트를 사용할 수 있다. 또한, 상기 문턱 전압 조절 이온주입을 진행하는 단계는, 비소(As)를 사용할 수 있다. 또한, 상기 문턱 전압 조절 이온주입을 진행하는 단계에서, 이온 주입 에너지는 상기 셀영역의 게이트 패턴 하부에 배리드 채널(buried channel)이 형성되지 않는 조건으로 진행할 수 있다. 또한, 상기 정션 이온주입을 진행하는 단계 전에, 상기 주변영역의 기판 상에 상기 셀 영역을 오픈시키는 제2마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 정션 이온주입을 진행하는 단계는, 카운터 도핑으로 진행할 수 있다. 또한, 상기 정션 이온주입을 진행하는 단계에서, 도즈량은 상기 문턱 전압 조절 이온주입시 주입된 도펀트의 상쇄가 가능한 조건으로 진행할 수 있다. 또한, 상기 정션 이온주입을 진행하는 단계는, P타입의 도펀트를 사용할 수 있다. 또한, 상기 정션 이온주입을 진행하는 단계는, 보론(Boron)을 사용할 수 있다.
또한, 상기 게이트 패턴을 형성하는 단계는, 상기 플로팅 게이트층, 터널 배리어층 및 컨트롤 게이트층을 차례로 적층하는 단계; 및 상기 컨트롤 게이트층, 터널 배리어층 및 플로팅 게이트층을 패터닝하는 단계를 포함할 수 있다.
상술한 실시예들에 의한 비휘발성 메모리 제조 방법에 의하면, P타입 게이트를 적용하여 소자특성을 개선하고, 마스크 공정의 생략을 통한 공정 마진을 확보할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 나타내는 단면도이다.
도 2a 내지 도 2d는 보론의 도즈량에 따른 소자특성을 나타내는 그래프이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다..
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판 상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판 상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
최근 낸드 플래시의 테크(Tech) 감소에 따른 문제점 해결을 위해 플로팅 게이트 전극으로 N타입의 도전형 대신 일함수가 1V 가량 높은 P타입의 도전형을 적용하고 있다. 이 경우, 셀영역과 주변영역의 특성 차이에 의해 서로 다른 이온주입 공정을 진행할 필요가 있으며, 이에 따라 각각의 마스크 공정을 이용하여 셀영역과 주변영역의 NMOS영역의 기판에 Pwell 형성 공정을 따로 진행하고 있다. 그러나, 마스크 공정의 추가로 인한 공정 증가 및 제조 원가 증가의 문제점이 있으며, 이를 해결하기 위해 본 발명은 셀영역과 주변영역의 Pwell을 동시에 형성하고자 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 나타내는 단면도이다. 도 2a 내지 도 2d는 보론의 도즈량에 따른 소자특성을 나타내는 그래프이다.
도 1a에 도시된 바와 같이, 기판(11)은 셀영역(100) 및 주변영역(200, 300)을 포함할 수 있다. 특히, 본 실시예에서 주변영역은 LVN영역(200, Low Voltage NMOS)과 LVP영역(300, Low Voltage PMOS)을 포함할 수 있다. 설명의 편의를 위해, 이하 LVN영역을 'NMOS영역(200)', LVP영역을 'PMOS영역(300)'으로 지칭하기로 한다.
이어서, 기판(11) 상에 스크린 산화막(미도시)을 형성할 수 있다. 스크린 산화막은 후속 하는 이온주입 공정에서 기판(11)이 손상되는 것을 방지하는 버퍼막 역할을 할 수 있다.
이어서, 주변영역의 PMOS영역(300) 상에 제1마스크패턴(12)을 형성할 수 있다. 제1마스크패턴(12)을 형성하는 공정은 기판(11) 상에 감광막을 코팅하고, 노광 및 현상으로 셀영역(100) 및 주변영역의 NMOS영역(200)이 오픈되도록 패터닝하는 일련의 공정으로 진행할 수 있다.
이어서, 셀영역(100) 및 NMOS영역(200)에 웰 형성 이온주입 공정을 진행할 수 있다. 웰 형성 이온주입 공정은 P타입의 도펀트를 사용하여 진행할 수 있다. 예컨대, P타입의 도펀트는 보론(Boron)을 포함할 수 있다. 이에 따라, 셀영역(100)과 NMOS영역(200)의 기판(11)에 P웰 영역(13)이 형성될 수 있다.
위와 같이, 셀영역(100)과 NMOS영역(200)에 한번의 마스크 공정을 통해 P웰 영역(13)을 형성함으로써 마스크 공정 및 추가 이온주입 공정 등의 생략이 가능하고, 이에 따른 공정 마진이 증가될 수 있다. 한편, 웰 형성 이온주입 공정 전에 셀 영역 분리(cell region isolation)를 위해 트리플 n웰(미도시) 형성을 위한 이온주입 공정을 진행할 수 있다.
도 1b에 도시된 바와 같이, 셀영역(100)과 NMOS영역(200)에 문턱 전압 조절 이온주입 공정을 진행할 수 있다. 이에 따라, 기판(11) 표면에 이온주입영역(14)이 형성될 수 있다. 문턱 전압 조절 이온주입 공정은 NMOS영역(200)의 문턱전압을 낮추어 안정적인 소자 특성을 확보하기 위해 진행하는 것으로, N타입의 도펀트를 사용하여 진행할 수 있다. 예컨대, N타입의 도펀트는 비소(As)를 포함할 수 있다. 특히, 이온주입 에너지는 후속 공정을 통해 형성될 셀영역(100)의 게이트 패턴 하부에서 서피스 채널(Surface channel)이 유지될 수 있도록 즉, 배리드 채널(buried channel)이 형성되지 않는 조건으로 진행할 수 있다.
이를 위해, 문턱 전압 조절 이온주입 공정은 NMOS영역(200)에서 통상적으로 사용되는 에너지보다 작게 진행할 수 있다. 예컨대, 본 실시예의 이온주입 에너지는 적어도 15KeV를 넘지않는 조건으로 진행할 수 있다. 이때, 감소된 에너지를 보완하기 위해 도즈량은 통상적으로 사용되는 도즈량보다 증가시켜 적용할 수 있다. 그러나, 이온주입 에너지 및 도즈량은 이에 한정되지 않으며 소자 특성에 따라 셀영역에서 배리드 채널이 형성되지 않는 조건하에서 얼마든지 응용이 가능하다.
도 1c에 도시된 바와 같이, 제1마스크패턴(12, 도 1b 참조)을 제거할 수 있다. 제1마스크패턴(12)이 감광막인 경우, 건식식각으로 진행할 수 있다. 예컨대, 건식식각은 산소 스트립 공정을 포함할 수 있다.
이어서, PMOS영역(300)에 웰 형성 이온주입 공정을 진행할 수 있다. 이에 따라, PMOS영역(300)에 N웰 영역(15)이 형성될 수 있다.
이어서, 기판(11) 상의 각각의 영역에 게이트패턴(G)을 형성할 수 있다. 게이트패턴(G)은 터널 절연막(16), 플로팅게이트(17), 유전체막(18) 및 컨트롤게이트(19)의 적층구조를 포함할 수 있다. 게이트패턴(G)은 기판(11) 상에 터널 절연막용 절연층, P타입의 폴리실리콘층, 유전체용 절연층 및 도전층을 차례로 적층한 후 패터닝을 통해 형성할 수 있다.
터널 절연막(16)은 절연물질을 포함할 수 있다. 예컨대, 터널 절연막(16)은 산화물질을 포함할 수 있다. 플로팅게이트(17)는 P타입의 폴리실리콘층을 포함할 수 있다. P타입의 폴리실리콘층은 폴리실리콘층을 형성한 후 이온주입공정을 통해 P타입의 폴리실리콘층으로 변화시키거나, 또는 폴리실리콘층 형성시 인시튜(In-situ)로 P타입의 도펀트를 주입할 수 있다. 유전체막(18)은 절연물질을 포함할 수 있다. 예컨대, 유전체막(18)은 ONO(Oxide/Nitride/Oxide) 등의 적층구조를 포함할 수 있다. 컨트롤게이트(19)는 도전물질을 포함할 수 있다.
특히, 본 실시예에서는 셀영역(100)과 NMOS영역(200)의 플로팅게이트(17)로 P타입의 폴리실리콘층을 적용할 수 있다. P타입의 폴리실리콘층을 적용한 P-게이트는 N-게이트보다 일함수가 높아 소거속도(Erase Speed)를 개선할 수 있고, 디스터번스(Disturbance) 특성 등을 개선할 수 있다.
도 1d에 도시된 바와 같이, 주변영역(200, 300)의 기판(11) 상에 제2마스크 패턴(20)을 형성할 수 있다. 제2마스크패턴(20)은 주변영역(200, 300)의 게이트패턴(G) 사이를 충분히 매립할 수 있는 두께로 감광막을 코팅하고, 노광 및 현상으로 셀영역(100)이 오픈되도록 패터닝하는 일련의 공정을 통해 형성될 수 있다.
이어서, 셀영역(100)에 정션 이온주입 공정을 진행할 수 있다. 이에 따라, 셀영역(100)의 기판(11)에 소스/드레인 영역(21)이 형성될 수 있다. 정션 이온주입 공정은 카운터 도핑(Counter doping)으로 진행할 수 있다. 정션 이온주입 공정은 P타입의 도펀트를 사용하여 진행할 수 있다. 예컨대, P타입의 도펀트는 보론(Boron)을 포함할 수 있다.
특히, 본 실시예에서 정션 이온주입 공정은 도 1b에서 셀영역(100)의 기판(11)에 이온주입된 N타입의 도펀트의 상쇄가 가능한 조건으로 진행할 수 있다. 이를 위해, 정션 이온주입 공정은 통상의 정션 이온주입 공정보다 더 많은 도즈량으로 진행할 수 있다. 이는 도 2a 내지 도 2d의 그래프를 통해 더욱 자세히 설명하기로 한다.
도 2a 내지 도 2d는 각각 보론의 도즈량에 따른 프로그램 스윙 특성, 프로그램 VT 특성, 프로그램 전압 특성, 프로그램 디스터번스 특성을 나타내고 있다. 도 1b에서 문턱전압 조절 이온주입 공정이 진행되지 않은 상태 즉, 서피스 채널(Surface channel)일 때를 비교예로 가정하면, 도 2a 내지 도 2d의 그래프 모두 보론의 도즈량이 1.1×1013atoms/cm2 일 때 가장 유사한 특성을 나타내는 것을 확인할 수 있다.
따라서, 정션 이온주입 공정은 예컨대, 적어도 1.1×1013atoms/cm2 도즈량 이상으로 진행할 수 있다. 그러나, 정션 이온주입 공정의 도즈량 및 에너지는 이에 한정되지 않으며 도 1b에서 이온주입된 N타입의 도펀트를 상쇄하여 이온주입이 진행되지 않은 비교예 상태와 유사하도록 하는 조건 내에서 얼마든지 응용가능하다.
도 1e에 도시된 바와 같이, 제2마스크패턴(20, 도 1d 참조)을 제거할 수 있다. 제2마스크패턴(20)이 감광막인 경우, 건식식각으로 진행할 수 있다. 예컨대, 건식식각은 산소 스트립 공정을 포함할 수 있다.
이어서, 주변영역(200, 300)의 기판(11)에 정션 이온주입 공정을 진행하여 소스/드레인 영역(22)을 형성할 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 제1마스크패턴
13 : P웰 영역 14 : 이온주입영역
100 : 셀영역 200 : NMOS영역
300 : PMOS영역

Claims (12)

  1. 셀영역, 주변영역을 포함하고, 상기 주변영역은 NMOS영역과 PMOS영역을 포함하는 기판을 제공하는 단계;
    상기 셀영역 및 NMOS영역의 기판에 웰 형성 이온주입을 진행하는 단계;
    상기 셀영역 및 NMOS영역의 기판 표면에 문턱 전압 조절 이온주입을 진행하는 단계;
    상기 셀영역 및 주변영역에 플로팅 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 셀영역의 기판 표면에 정션 이온주입을 진행하는 단계
    를 포함하고, 상기 플로팅 게이트 전극은 P타입의 도전성을 갖는 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 웰 형성 이온주입을 진행하는 단계 전에,
    상기 PMOS영역의 기판 상에 상기 셀영역 및 NMOS영역을 오픈시키는 제1마스크 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 웰 형성 이온주입을 진행하는 단계는,
    P 웰(well)을 형성하기 위한 P타입의 도펀트를 사용하는 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 문턱 전압 조절 이온주입을 진행하는 단계는,
    N타입의 도펀트를 사용하는 비휘발성 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 문턱 전압 조절 이온주입을 진행하는 단계는,
    비소(As)를 사용하는 비휘발성 메모리 소자 제조 방법.
  6. 제1항에 있어서,
    상기 문턱 전압 조절 이온주입을 진행하는 단계에서,
    이온 주입 에너지는 상기 셀영역의 게이트 패턴 하부에 배리드 채널(buried channel)이 형성되지 않는 조건으로 진행하는 비휘발성 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    상기 정션 이온주입을 진행하는 단계 전에,
    상기 주변영역의 기판 상에 상기 셀 영역을 오픈시키는 제2마스크 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  8. 제1항에 있어서,
    상기 정션 이온주입을 진행하는 단계는,
    카운터 도핑으로 진행하는 비휘발성 메모리 소자 제조 방법.
  9. 제1항에 있어서,
    상기 정션 이온주입을 진행하는 단계에서,
    도즈량은 상기 문턱 전압 조절 이온주입시 주입된 도펀트의 상쇄가 가능한 조건으로 진행하는 비휘발성 메모리 소자 제조 방법.
  10. 제1항에 있어서,
    상기 정션 이온주입을 진행하는 단계는,
    P타입의 도펀트를 사용하는 비휘발성 메모리 소자 제조 방법.
  11. 제1항에 있어서,
    상기 정션 이온주입을 진행하는 단계는,
    보론(Boron)을 사용하는 비휘발성 메모리 소자 제조 방법.
  12. 제1항에 있어서,
    상기 게이트 패턴을 형성하는 단계는,
    상기 플로팅 게이트층, 터널 배리어층 및 컨트롤 게이트층을 차례로 적층하는 단계; 및
    상기 컨트롤 게이트층, 터널 배리어층 및 플로팅 게이트층을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
KR1020150098959A 2015-07-13 2015-07-13 비휘발성 메모리 소자 제조 방법 Withdrawn KR20170007928A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150098959A KR20170007928A (ko) 2015-07-13 2015-07-13 비휘발성 메모리 소자 제조 방법
US14/943,680 US9543312B1 (en) 2015-07-13 2015-11-17 Method for manufacturing a nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150098959A KR20170007928A (ko) 2015-07-13 2015-07-13 비휘발성 메모리 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR20170007928A true KR20170007928A (ko) 2017-01-23

Family

ID=57705873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150098959A Withdrawn KR20170007928A (ko) 2015-07-13 2015-07-13 비휘발성 메모리 소자 제조 방법

Country Status (2)

Country Link
US (1) US9543312B1 (ko)
KR (1) KR20170007928A (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW360951B (en) * 1997-04-01 1999-06-11 Nxp Bv Method of manufacturing a semiconductor device
KR100265225B1 (ko) * 1998-06-05 2000-09-15 김영환 반도체 소자의 제조 방법
JP4068746B2 (ja) 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
KR100513445B1 (ko) * 1999-09-10 2005-09-07 삼성전자주식회사 반도체 장치의 제조방법
WO2001047012A1 (en) * 1999-12-21 2001-06-28 Koninklijke Philips Electronics N.V. Non-volatile memory cells and periphery
US7141468B2 (en) * 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2014116342A (ja) * 2012-12-06 2014-06-26 Toshiba Corp 半導体装置の製造方法
JP2014183293A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015053373A (ja) * 2013-09-06 2015-03-19 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20170018559A1 (en) 2017-01-19
US9543312B1 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
US8324092B2 (en) Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate
JP4191852B2 (ja) 高集積化のための不揮発性メモリ及びその製造方法
US5292681A (en) Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
US8884352B2 (en) Method for manufacturing a memory cell, a method for manufacturing a memory cell arrangement, and a memory cell
US9165939B2 (en) Method for fabricating nonvolatile memory device
CN104716101A (zh) 半导体装置的制造方法
US7501683B2 (en) Integrated circuit with protected implantation profiles and method for the formation thereof
KR20030002721A (ko) 반도체 소자의 제조 방법
KR100678478B1 (ko) 낸드형 불휘발성 메모리 장치 및 그 제조 방법
US20070133289A1 (en) NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same
KR100620223B1 (ko) 스플릿 게이트 플래쉬 이이피롬의 제조방법
KR100771805B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR102540214B1 (ko) 싱글 폴리 비휘발성 메모리 소자 및 이를 이용한 제조 방법
KR20170007928A (ko) 비휘발성 메모리 소자 제조 방법
US9209198B2 (en) Memory cell and manufacturing method thereof
KR100452313B1 (ko) 비휘발성메모리소자및그제조방법
KR101194185B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100672718B1 (ko) 플래쉬 메모리 및 이의 제조방법
KR101145802B1 (ko) 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법
KR100475033B1 (ko) 불휘발성 메모리소자 제조방법
KR20060099157A (ko) 플래쉬 메모리 소자의 제조 방법
KR100966988B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
US7855146B1 (en) Photo-focus modulation method for forming transistor gates and related transistor devices
KR100545168B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101052475B1 (ko) 비휘발성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150713

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination