KR20160144187A - 저항 메모리층 갖는 반도체 장치 및 그 제조방법 - Google Patents
저항 메모리층 갖는 반도체 장치 및 그 제조방법 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title abstract description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000000059 patterning Methods 0.000 claims abstract description 17
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 40
- 229910052799 carbon Inorganic materials 0.000 claims description 40
- 239000006227 byproduct Substances 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 22
- 238000004140 cleaning Methods 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910015345 MOn Inorganic materials 0.000 claims description 4
- 229910019794 NbN Inorganic materials 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 4
- 229910003071 TaON Inorganic materials 0.000 claims description 4
- 229910004200 TaSiN Inorganic materials 0.000 claims description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims description 4
- 229910010060 TiBN Inorganic materials 0.000 claims description 4
- 229910010282 TiON Inorganic materials 0.000 claims description 4
- 229910008482 TiSiN Inorganic materials 0.000 claims description 4
- 229910008807 WSiN Inorganic materials 0.000 claims description 4
- -1 ZrSiN Inorganic materials 0.000 claims description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 150000007524 organic acids Chemical class 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 3
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 claims description 3
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 229910004491 TaAlN Inorganic materials 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 6
- 239000000853 adhesive Substances 0.000 claims 2
- 230000001070 adhesive effect Effects 0.000 claims 2
- 239000003575 carbonaceous material Substances 0.000 claims 1
- 238000001311 chemical methods and process Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 174
- 238000003860 storage Methods 0.000 description 43
- 238000012545 processing Methods 0.000 description 24
- 239000007789 gas Substances 0.000 description 14
- 238000004891 communication Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- OFOBLEOULBTSOW-UHFFFAOYSA-N Malonic acid Chemical compound OC(=O)CC(O)=O OFOBLEOULBTSOW-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BJEPYKJPYRNKOW-REOHCLBHSA-N (S)-malic acid Chemical compound OC(=O)[C@@H](O)CC(O)=O BJEPYKJPYRNKOW-REOHCLBHSA-N 0.000 description 1
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- QNAYBMKLOCPYGJ-REOHCLBHSA-N L-alanine Chemical compound C[C@H](N)C(O)=O QNAYBMKLOCPYGJ-REOHCLBHSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 235000004279 alanine Nutrition 0.000 description 1
- BJEPYKJPYRNKOW-UHFFFAOYSA-N alpha-hydroxysuccinic acid Natural products OC(=O)C(O)CC(O)=O BJEPYKJPYRNKOW-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 150000001786 chalcogen compounds Chemical class 0.000 description 1
- 235000015165 citric acid Nutrition 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 235000011090 malic acid Nutrition 0.000 description 1
- 239000001630 malic acid Substances 0.000 description 1
- CKFGINPQOCXMAZ-UHFFFAOYSA-N methanediol Chemical compound OCO CKFGINPQOCXMAZ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H01L27/24—
-
- H01L27/11507—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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Abstract
저항 메모리층을 갖는 반도체 장치 및 그 제조방법에 관한 기술로서, 반도체 장치의 제조방법은 다음과 같다. 저항 메모리층 상부에 계면 도전층 및 식각 저지층을 적층한다. 상기 식각 저지층 상부에 메인 도전층을 형성하고, 상기 식각 저지층이 노출되도록 상기 메인 도전층을 패터닝한다. 상기 메인 도전층에 의해 노출된 상기 식각 저지층을 패터닝하고, 노출된 상기 계면 도전층을 패터닝하여, 상부 전극 구조물을 형성한다. 상기 상부 전극 구조물의 표면 및 노출된 저항 메모리층 표면을 세정 처리를 수행한다음, 상기 상부 전극 구조물의 형태로 상기 저항 메모리층을 패터닝한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 저항 메모리층을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적 밀도가 증가됨에 따라, 좁은 면적에 최대 개수의 메모리 셀을 집적시키기 위한 노력이 계속되고 있다. 이러한 노력의 일환으로, 수직 채널을 갖는 버티컬 트랜지스터가 개발되었다. 저항 메모리층을 갖는 가변 저항 메모리 소자 역시 버티컬 트랜지스터를 억세스 소자로 이용하고 있으며, 저항 메모리층은 버티컬 트랜지스터 상부에 배치하고 있다.
한편, 고집적 가변 저항 메모리 소자의 메모리 셀간의 동작 특성 차이는 메모리 셀의 디멘젼(dimension)에 의존한다. 이에 따라, 메모리 셀, 특히, 저항 메모리층 패턴의 균일도가 요구되고 있다.
본 발명은 메모리 셀간 동작 차이를 줄일 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법은 다음과 같다.
먼저, 저항 메모리층 상부에 계면 도전층 및 식각 저지층을 적층한다. 상기 식각 저지층 상부에 메인 도전층을 형성하고, 상기 식각 저지층이 노출되도록 상기 메인 도전층을 패터닝한다. 상기 메인 도전층에 의해 노출된 상기 식각 저지층을 패터닝하고, 노출된 상기 계면 도전층을 패터닝하여, 상부 전극 구조물을 형성한다. 상기 상부 전극 구조물의 표면 및 노출된 저항 메모리층 표면을 세정 처리를 수행한다음, 상기 상부 전극 구조물의 형태로 상기 저항 메모리층을 패터닝한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은 다음과 같다.
먼저, 하부 전극 상부에 저항 메모리층을 형성한 다음, 상기 저항 메모리층 상부에 계면 도전층 및 식각 저지층으로 구성된 베리어막을 형성한다. 상기 베리어막 상부에 상부 전극용 도전층을 형성한다음, 상기 상부 전극용 도전층을 상기 식각 저지층이 노출될 때까지 소정 크기로 패터닝하여, 상부 전극을 형성한다. 상기 상부 전극의 형태로 상기 식각 저지층을 패터닝하여, 식각 저지 패턴을 한정한 후, 노출된 상기 계면 도전층을 제거하여, 상기 식각 저지 패턴 및 계면 도전 패턴으로 구성되는 베리어 패턴을 한정한다. 이어서, 상기 상부 전극 및 베리어 패턴의 형태로 상기 저항 메모리층을 식각하여, 저항 메모리 패턴을 형성한다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는, 하부 전극, 상기 하부 전극 상부에 형성되는 저항 메모리층, 및 상기 저항 메모리층 상부에 형성되는 상부 전극을 포함한다. 이때, 상기 상부 전극은 도전층, 카본층 및 메인 도전층의 적층 구조물로 형성된다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는, 하부 전극, 상기 하부 전극 상부에 형성되는 저항 메모리층, 상기 저항 메모리층 상부에 형성되는 상부 전극, 상기 저항 메모리층 및 상기 상부 전극 사이에 개재되는 베리어막을 포함하며, 상기 베리어막은 제 1 도전층, 카본층 및 제 2 도전층을 포함한다.
본 발명에 따르면, 실질적인 상부 전극으로 이용되는 도전층과 저항 메모리층 사이에, 부산물 제거를 위한 계면 도전층인 제 1 도전층, 식각 저지층인 카본 포함층, 및 접착층 역할을 하는 제 2 도전층을 개재한다. 이에 따라, 부산물의 발생 없이 상부 전극 및 저항 메모리 패턴을 한정할 수 있다.
또한, 식각 저지층을 이용함에 따라, 메모리 셀을 형성하기 위한 식각 공정시, 식각 산포를 개선할 수 있다.
또한, 식각 저지층과 저항 메모리층 사이에 도전층을 개재하여, 저항 메모리층의 물성 변화를 줄일 수 있다.
도 1 내지 도 9 및 도 12는 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 제 1 도전층 제거 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 단면도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 사시도이다.
도 16은 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 제 1 도전층 제거 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 단면도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 사시도이다.
도 16은 본 발명의 일 실시예에 따른 저항 메모리층을 갖는 반도체 장치의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
이하, 본 발명의 양호한 실시예에 대해 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 기판(100) 상부에 저항 메모리층(110), 예를 들어, 상변화 물질층을 증착한다. 상변화 물질층은 통상적으로 GST라 명명되는 게르마늄, 안티몬 및 텔루륨(GeSbTe)의 칼코겐 화합물을 포함할 수 있다. 도면에 도시되지는 않았지만, 반도체 기판(100)은 억세스 디바이스(도시되지 않음) 및 하부 전극(도시되지 않음)을 포함할 수 있다. 저항 메모리층(110) 상부에 제 1 도전층(115)을 형성한다. 제 1 도전층(115)은 예를 들어 20 내지 40Å두께로 형성될 수 있다. 이와 같은 제 1 도전층(115)은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 물질 중 적어도 하나로 형성될 수 있다.
도 2를 참조하면, 제 1 도전층(115) 상부에 카본(carbon) 포함층(120)을 형성한다. 카본 포함층(120)은 순수 카본층일 수 있고, 혹은 카본 화합물일 수 있다. 카본 포함층(120)은 예를 들어, PVD(physical vapor deposition), CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식 등에 의해 형성될 수 있다. 또한, 카본 포함층(120)은 언도프트(undoped) 카본층이거나, n형의 불순물 또는 p형의 불순물을 포함하는 도프트(doped) 카본층일 수 있다. 카본 포함층(120)은 상기 제 1 도전층(115) 및 이후에 형성될 도전층들과 식각 선택비를 갖는 물질로서, 이후 도전층들의 식각 시, 식각 저지막으로 이용될 수 있다. 본 실시예에서, 카본 포함층(120)은 70 내지 80Å두께로 형성될 수 있다.
이때, 상기 카본 포함층(120)과 저항 메모리층(110) 사이에 제 1 도전층(115)을 개재하는 것은 저항 메모리층(110)의 저항 특성을 확보하기 위함이다. 이에 대해 자세히 설명하면, 만일 카본 포함층(120)과 저항 메모리층(110)을 직접 접촉하게 되는 경우, 카본 포함층(120) 내의 카본 성분들이 저항 메모리층(110)으로 마이그레이션(migration)되어, 접촉 계면 저항이 불균일해질 수 있고 나아가, 저항 메모리층(110)의 성분 변화를 일으켜, 그것의 저항 균일도를 가변시킬 수 있다. 그러므로, 저항 메모리층(110)의 특성을 유지할 수 있도록, 카본 포함층(120)과 저항 메모리층(110) 사이에 제 1 도전층(115)의 개재가 필요하다.
또한, 제 1 도전층(115)은 식각 공정시 식각 이온들 또는 상기 카본 성분들이 침투(penetration)되는 것을 방지할 수 있을 만큼의 두께로 형성되는 것이 중요하다.
도 3을 참조하면, 카본 포함층(120) 상부에 제 2 도전층(125)을 형성한다. 제 2 도전층(125)은 예를 들어, TiN막으로 구성될 수 있다. 제 2 도전층(125)으로 TiN은 예를 들어, 50 내지 70Å 두께로 증착될 수 있다.
제 2 도전층(125) 상부에 도 4에 도시된 바와 같이, 메인 도전층으로서 제 3 도전층(130)을 형성한다. 제 3 도전층(130)은 제 1 및 제 2 도전층(115,125)보다 후막으로 형성될 수 있다. 제 3 도전층(130)은 예를 들어, 300 내지 400 Å두께로 형성될 수 있다. 이와 같은 제 3 도전층(130)은 예를 들어, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 물질 중 적어도 하나로 형성될 수 있다.
이때, TiN으로 구성되는 제 2 도전층(125)은 상기 카본 포함층(120)과 제 3 도전층(130) 사이에서 접착층의 역할을 수행할 수 있다.
도 5를 참조하여 설명하면, 제 3 도전층(130) 상부에 하드 마스크 물질을 형성하고, 예정된 메모리 셀의 형태로 상기 하드 마스크 물질을 패터닝하여, 하드 마스크 패턴(140)을 형성한다. 하드 마스크 패턴(140)은 예를 들어, 실리콘 질화막(Si3N4), 실리콘 산화막(SiO2), 혹은 실리콘 질화막과 실리콘 산화막의 적층막(Si3N4/SiO2)으로 구성할 수 있다. 본 실시예에서, 하드 마스크 패턴(140)은 실리콘 질화막(135) 및 실리콘 산화막(137)의 적층막을 이용하였다.
도 6을 참조하면, 하드 마스크 패턴(140)을 이용하여, 제 3 도전층(130) 및 제 2 도전층(125)을 식각하여(E1), 제 3 도전 패턴(130a) 및 제 2 도전 패턴(125a)이 한정된다. 제 3 및 제 2 도전층(130,125)의 식각(E1)은 비등방성 건식 식각 방식으로 진행될 수 있다. 제 3 및 제 2 도전층(130,125)을 식각하기 위한 가스로는 Cl기 및/또는 F기를 포함하는 가스가 이용될 수 있다. 예컨대, 본 실시예의 제 3 도전층(130)은 NF3/Cl3/N2/O2 가스를 이용하여 비등방성 건식 식각이 이루어질 수 있고, 본 실시예의 제 2 도전층(125)은 CH3/CF4/BCl3 가스를 이용하여 비등방성 건식 식각이 이루어질 수 있다.
또한, 제 3 및 제 2 도전층(130,125)의 식각 공정(E1)은 상기 카본 포함층(120)이 노출되는 지점을 식각 저지점으로 이용할 수 있다. 이와 같이 카본 포함층(120)을 식각 저지막으로 이용함에 따라, 한 번에 식각되는 식각 두께를 제어할 수 있어, 식각 산포, 즉, 식각 균일도를 개선할 수 있다. 그런데, 상기 Cl기 및/또는 F기를 포함하는 식각 가스들은 식각 과정 중 노출된 결과물 표면의 물질(하드 마스크 패턴 상면 및 측면, 제 3 도전층 측면, 제 2 도전층 측면, 카본 포함층 표면)과 원치 않는 반응을 일으켜 식각 부산물(R1)을 유발할 수 있다.
다음, 도 7에 도시된 바와 같이, 하드 마스크 패턴(140), 제 3 및 제 2 도전 패턴(130a,125a)의 형태로, 노출된 카본 포함층(120)을 소정의 식각 가스를 이용하여 비등방성 식각한다(E2). 도면 부호 120a는 패터닝이 이루어진 카본 포함층(120), 즉, 카본 포함 패턴을 지시한다. 상기 카본 포함층(120)을 식각하기 위한 식각 가스로는 N2/H2 포함 가스 또는 N2/O2/Ar 포함 가스가 이용될 수 있다. 그런데, 상기 카본 포함층(120)의 식각 공정 역시, 상기 식각 가스들과 결과물 표면의 물질(부산물, 하드 마스크 패턴 상면 및 측면, 제 3 도전층 측면, 제 2 도전층 측면, 카본층 측면 및 제 1 도전층 상면)이 반응되어, 추가의 식각 부산물(R2)을 유발할 수 있다.
이러한 부산물(R1,R2)들은 일종의 폴리머로서, 상기 부산물(R1,R2)이 잔류되는 경우, 하드 마스크 패턴(140)과 같이 마스크 패턴으로서 작용할 수 있다. 그렇기 때문에, 이와 같은 부산물(R1,R2)이 하드 마스크 패턴(140), 제 3 도전층 패턴(130a), 제 2 도전층 패턴(125a), 및 카본 포함층 패턴(120a)의 측벽에 잔류하는 경우, 메모리 셀을 한정하기 위한 마스크 패턴(140, 130a, 125a, 120a)의 선폭을 실질적으로 연장시키는 결과를 초래할 수 있다. 이로 인해, 메모리 셀 크기의 불균일성을 초래하여, 메모리 셀 간 동작 특성 차이가 유발된다. 여기서, 도면의 W1은 순수 하드 마스크 패턴(140)의 선폭을 나타내며, W2는 하드 마스크 패턴(140)의 측벽에 부산물(R1,R2)이 존재하는 경우, 제 1 도전층(115) 및 저항 메모리층(110)을 패터닝하기 위한 실제 마스크 패턴의 선폭을 나타낸다.
도 8을 참조하여 설명하면, 노출된 제 1 도전층(115) 및 상기 식각 부산물(R1,R2)의 제거 공정(E3)을 수행하여, 제 1 도전 패턴(115a)을 한정한다.
상기 제거 공정(E3)은 도 9에 도시된 바와 같이, 제 1 도전층(115)의 건식 식각하는 공정 및 식각 부산물(R1,R2)을 세정 처리하는 공정으로 구성될 수 있다.
즉, 상기 1 도전층(115)은 예를 들어, NF3/Ar 가스로 건식 식각 방식에 의해 패터닝될 수 있다. 제 1 도전층(115)은 제 3 도전층(115)에 비해 충분히 박막이기 때문에, 단시간 동안의 식각 공정으로, 추가 부산물의 발생을 줄일 수 있다. 이 과정에서, 식각 부산물(R1,R2) 일부 제거될 수 도 있다.
하지만, 잔류하는 식각 부산물(R1,R2)를 완벽히 제거하기 위하여, 세정 처리 공정을 더 수행한다. 상기 세정 처리 공정은 PH가 6.5 내지 7인 BOE(buffered oxide etcher, NH4F+HF) 케미컬 또는 PH가 3 내지 7인 유기산(0.1 내지 5wt%) 케미컬로 진행될 수 있다. 상기 유기산은 Citric acid, Oxalic acid, Alanine acid, Malic acid 또는 Malonic acid가 이용될 수 있다.
또한, 제 1 도전층(115) 및 식각 부산물(R1,R2)의 제거 공정(E3)은 도 10 및 도 11에 도시된 바와 같이, 노출된 제 1 도전층(115) 및 식각 부산물(R1,R2)을 산화하는 공정, 및 상기 산화된 제 1 도전층(115) 및 산화된 식각 부산물(R1,R2)을 습식 식각하는 공정을 포함할 수 있다.
예를 들어, 상기 노출된 제 1 도전층(115)은 오존수로 산화시킬 수 있다. 이 과정에서 상기 제 1 도전층(115)은 물론 반응 부산물(R1,R2)도 산화가 이루어질 수 있다. 미설명 도면 부호 116은 산화된 제 1 도전층을 지시하고, R1' 및 R2'는 산화된 식각 부산물을 지시한다. 이때, 상기 제 1 도전층(115) 및 반응 부산물(R1,R2)의 산화 공정은 오존수에 의한 습식 산화 대신, 산소 플라즈마 처리에 의한 건식 산화 방식이 이용될 수 있다.
다음, 산화된 제 1 도전층(115) 및 산화된 식각 부산물(R1,R2)을 습식 식각하는 공정은 PH가 6.5 내지 7인 BOE 케미컬 또는 PH가 10 내지 12인 NH4OH 케미컬을 이용하여 세정 처리될 수 있다. 상기 세정 처리에 의해 산화된 제 1 도전층(116) 및 산화된 식각 부산물(R1' 및 R2')을 하부의 저항 메모리층(110)의 손상 없이 선택적으로 제거할 수 있다. 이때, 하드 마스크 패턴(140)이 실리콘 산화막(137)을 포함하는 경우, 하드 마스크 패턴(140)의 실리콘 산화막(137) 역시 상기 세정 공정에 의해 제거될 수 있다.
도 12를 참조하면, 하드 마스크 패턴(140) 및 제 3 내지 제 1 도전 패턴(130a,125a,115a)을 마스크로서 이용하여 저항 메모리층(110)을 식각한다.
상기 저항 메모리층(110)은 예를 들어, CH4/H2 가스 및 CH4/Ar 가스의 혼합 가스를 이용하여 비등방성 식각될 수 있다. 이때, 상기 세정 처리에 의해 상기 하드 마스크 패턴(140) 및 제 1 내지 제 3 도전 패턴(130a,125a,115a)의 측벽에 어떠한 부산물도 존재하지 않기 때문에, 예정된 메모리 셀의 형태로 저항 메모리층(110)을 패터닝할 수 있다. 도면 부호 110a는 저항 메모리 패턴을 지시한다. 참고로, 상술된 메모리 셀의 크기(선폭)는 저항 메모리 패턴의 크기(선폭)로 해석될 수 있다.
본 실시예의 제 1 도전 패턴(115a), 카본 포함 패턴(120a), 제 2 도전 패턴(125a) 및 제 3 도전 패턴(130a)은 도 12 및 도 14에 도시된 바와 같이, 저항 메모리 패턴(110a)에 전기적 신호를 전달하는 상부 전극(TE)으로서 설명되었다.
하지만, 도 13 및 도 15에 도시된 바와 같이, 제 1 도전 패턴(115a), 카본 포함 패턴(120a) 및 제 2 도전 패턴(125a)은 상부 전극(130a,TE)과 저항 메모리 패턴(110a) 사이에 위치되며 저항 메모리 패턴(110a)을 한정하기 위한 베리어막(BM)으로서 이해될 수 있을 것이다.
즉, 제 1 도전 패턴(115a), 카본 포함 패턴(120a) 및 제 2 도전 패턴(125a)은 비트 라인(도시되지 않음)과 직접 또는 간접 콘택되는 제 3 도전 패턴(130a)과 전기적으로 연결되기 때문에, 도 12 및 도 14에서와 같이, 상부 전극(TE)으로서 동작할 수 있다.
한편, 제 1 도전 패턴(115a), 카본 포함 패턴(120a) 및 제 2 도전 패턴(125a)은 저항 메모리 패턴(110a)과 메인 도전층인 제 3 도전층(130a)의 사이에 개재되어, 식각 저지막의 역할 및 접착력 개선층으로 이용되기 때문에, 도 13 및 도 15와 같이, 베리어막(BM)으로서 동작할 수 있다.
도 14 및 도 15의 미설명 부호 BE는 하부 전극을 지시하며, 상기 상부 전극(TE)와 함께 상기 저항 메모리 패턴(110a)의 저항을 가변시키는 역할을 할 수 있다.
또한, 본 실시예에서, 카본 포함층(120)과 제 3 도전층(130) 사이에 TiN막으로 구성된 제 2 도전층(125)을 개재하였으나, 도 16에 도시된 바와 같이, 제 2 도전층(125)의 형성 없이, 카본 포함층(120) 상부에 제 3 도전층(130)을 직접 증착할 수 있다.
본 발명에 따르면, 실질적인 상부 전극으로 이용되는 도전층과 저항 메모리층 사이에, 부산물 제거를 위한 계면 도전층인 제 1 도전층, 식각 저지층인 카본 포함층, 및/또는 접착층 역할을 하는 제 2 도전층을 개재하고, 패터닝 공정후, 추가의 세정 처리를 실시한다. 이에 따라, 식각 부산물의 발생 없이 상부 전극 및 저항 메모리 패턴을 한정할 수 있다.
또한, 식각 저지층을 이용함에 따라, 메모리 셀을 형성하기 위한 식각 공정시, 식각 산포를 개선할 수 있다.
또한, 식각 저지층과 저항 메모리층 사이에 도전층을 개재하여, 저항 메모리층의 물성 변화를 줄일 수 있다.
본 실시예에 따른 반도체 장치가 적용된 마이크로프로세서(Micro Processor Unit, 1000)는 도 17에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 밴드 갭이 작은 반도체 물질층을 소스 또는 소스 주변에 삽입시킨 터널링 트랜지스터를 스위칭 소자로 이용할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
본 실시예에 따른 반도체 장치가 적용된 프로세서(1100)는 도 18에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 밴드 갭이 작은 반도체 물질층을 소스 또는 소스 주변에 삽입시킨 터널링 트랜지스터를 스위칭 소자로 이용할 수 있다. 또한, 도 18에 있어서, 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어 처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변화 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 본 실시예에 따른 반도체 장치는 상기 임베디드 메모리(1140)에도 적용될 수 있음은 물론이다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device ElectroniP_CS), SATA(Serial Advanced Technology Attachment), SP_CSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어 처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(GraphiP_CS Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치가 적용되는 시스템(1200)은 도 19에 도시된 바와 같이, 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(TelematiP_CS), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 수직 채널 내부가 외부보다 큰 격자 상수를 갖는 3차원 반도체 장치를 포함할 수 있다.
본 실시예에 따른 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230) 역시 밴드 갭이 작은 반도체 물질층을 소스 또는 소스 주변에 삽입시킨 터널링 트랜지스터를 이용할 수 있다.
본 실시예에 따른 보조기억장치(1230)는 면적을 줄일 수 있으므로 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 하였지만, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110 : 저항 메모리층
115 : 제 1 도전층 120 : 카본 포함층
125 : 제 2 도전층 130 : 제 3 도전층
115 : 제 1 도전층 120 : 카본 포함층
125 : 제 2 도전층 130 : 제 3 도전층
Claims (26)
- 저항 메모리층 상부에 계면 도전층 및 식각 저지층을 적층하는 단계;
상기 식각 저지층 상부에 메인 도전층을 형성하는 단계;
상기 식각 저지층이 노출되도록 상기 메인 도전층을 패터닝하는 단계;
상기 메인 도전층에 의해 노출된 상기 식각 저지층을 패터닝하는 단계;
노출된 상기 계면 도전층을 패터닝하여, 상부 전극 구조물을 형성하는 단계;
상기 상부 전극 구조물의 표면 및 노출된 저항 메모리층 표면을 세정 처리하는 단계; 및
상기 상부 전극 구조물의 형태로 상기 저항 메모리층을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법. - 제 1 항에 있어서,
상기 계면 도전층 및 상기 메인 도전층 중 적어도 하나는, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 중 적어도 하나의 물질로 형성하는 반도체 장치의 제조방법. - 제 2 항에 있어서,
상기 메인 도전층을 패터닝하는 단계는 Cl 및 F 포함 가스 중 적어도 하나를 이용하여 건식 식각하는 단계를 포함하는 반도체 장치의 제조방법. - 제 1 항에 있어서,
상기 식각 저지층은 카본 물질을 포함하는 반도체 장치의 제조방법. - 제 4 항에 있어서,
상기 식각 저지층을 패터닝하는 단계는 N2/H2 포함 가스 및 N2/O2/Ar 포함 가스 중 적어도 하나를 이용하여 건식 식각하는 반도체 장치의 제조방법. - 제 1 항에 있어서,
상기 세정 단계는, PH가 6.5 내지 7인 BOE(buffered oxide etcher, NH4F+HF) 케미컬 및 PH가 3 내지 7인 유기산(0.1 내지 5wt%) 케미컬 중 적어도 하나의 케미컬을 이용하여 진행하는 반도체 장치의 제조방법. - 제 1 항에 있어서,
상기 계면 도전층을 패터닝하는 단계 및 상기 세정 처리하는 단계는,
노출된 상기 계면 도전층을 산화하는 단계; 및
산화된 상기 계면 도전층을 상기 세정 처리에 의해 제거하는 단계를 포함하고,
상기 세정 처리 단계시, 상기 메인 도전층을 패터닝하는 단계, 상기 식각 저지층을 패터닝하는 단계 및 상기 계면 도전층을 패터닝하는 단계시 발생되는 부산물들을 모두 제거하는 반도체 장치의 제조방법. - 제 7 항에 있어서,
상기 계면 도전층을 산화하는 단계는,
상기 계면 도전층을 오존수에 의해 습식 산화하는 단계를 포함하는 반도체 장치의 제조방법. - 제 7 항에 있어서,
상기 계면 도전층을 산화하는 단계는,
상기 계면 도전층을 플라즈마 처리에 의해 건식 산화하는 단계를 포함하는 반도체 장치의 제조방법. - 제 7 항에 있어서,
상기 산화된 계면 도전층 및 상기 식각 부산물은 PH가 6.5 내지 7 인 BOE 케미컬 및 또는 PH가 10 내지 12인 NH4OH 케미컬 중 적어도 하나에 의해 제거되는 반도체 장치의 제조방법. - 제 1 항에 있어서,
상기 식각 저지층과 상기 메인 도전층 사이에 접착 개선용 도전층을 형성하는 단계를 더 포함하며,
상기 접착 개선용 도전층은 상기 메인 도전층의 패터닝시 동시에 패터닝되는 반도체 장치의 제조방법. - 하부 전극 상부에 저항 메모리층을 형성하는 단계;
상기 저항 메모리층 상부에 계면 도전층 및 식각 저지층으로 구성된 베리어막을 형성하는 단계;
상기 베리어막 상부에 상부 전극용 도전층을 형성하는 단계;
상기 상부 전극용 도전층을 상기 식각 저지층이 노출될 때까지 소정 크기로 패터닝하여, 상부 전극을 형성하는 단계;
상기 상부 전극의 형태로 상기 식각 저지층을 패터닝하여, 식각 저지 패턴을 한정하는 단계;
노출된 상기 계면 도전층을 제거하여, 상기 식각 저지 패턴 및 계면 도전 패턴으로 구성되는 베리어 패턴을 한정하는 단계; 및
상기 상부 전극 및 베리어 패턴의 형태로 상기 저항 메모리층을 식각하여, 저항 메모리 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법. - 제 12 항에 있어서,
상기 상부 전극용 도전층 및 계면 도전층 중 적어도 하나는 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON 및 TaON 물질 중 적어도 하나로 형성되는 반도체 장치의 제조방법. - 제 13 항에 있어서,
상기 상부 전극용 도전층은 Cl 및 F 중 적어도 하나를 포함하는 가스로 건식 식각하는 반도체 장치의 제조방법. - 제 12 항에 있어서,
상기 식각 저지층은 카본 포함층으로 형성하는 반도체 장치의 제조방법. - 제 15 항에 있어서,
상기 식각 저지층을 패터닝하는 단계는, N2/H2 포함 가스 또는 N2/O2/Ar 포함 가스를 이용하여 건식 식각하는 반도체 장치의 제조방법. - 제 12 항에 있어서,
상기 계면 도전층을 제거하는 단계는,
상기 계면 도전층을 건식 식각하는 단계; 및
상기 상부 전극, 상기 베리어 패턴 및 상기 노출된 저항 메모리층 표면을 케미컬에 의해 세정 처리하는 단계를 포함하는 반도체 장치의 제조방법. - 제 17 항에 있어서,
상기 케미컬은 PH가 6.5 내지 7인 BOE(buffered oxide etcher, NH4F+HF) 케미컬 및 PH가 3 내지 7인 유기산(0.1 내지 5wt%) 케미컬 중 적어도 하나인 반도체 장치의 제조방법. - 제 12 항에 있어서,
상기 계면 도전층을 제거하는 단계는,
노출된 상기 계면 도전층을 산화하는 단계; 및
산화된 상기 계면 도전층을 케미컬에 의해 세정 처리하는 단계를 포함하는 반도체 장치의 제조방법. - 제 19 항에 있어서,
상기 계면 도전층을 산화하는 단계는 오존수에 의해 습식 산화하는 단계를 포함하는 반도체 장치의 제조방법. - 제 19 항에 있어서,
상기 계면 도전층을 산화하는 단계는 플라즈마 처리에 의해 건식 산화하는 단계를 포함하는 반도체 장치의 제조방법. - 제 19 항에 있어서,
상기 케미컬은 PH가 6.5 내지 7 인 BOE 케미컬 및 또는 PH가 10 내지 12인 NH4OH 케미컬 중 적어도 하나이고,
상기 세정 처리에 의해 식각 부산물들이 제거되는 반도체 장치의 제조방법. - 제 12 항에 있어서,
상기 베리어막을 형성하는 단계는,
상기 식각 저지층 상부에 접착 도전층을 형성하는 단계를 더 포함하고,
상기 상부 전극 형성을 위한 식각 공정시, 상기 접착 도전층이 패터닝되는 반도체 장치의 제조방법. - 하부 전극;
상기 하부 전극 상부에 형성되는 저항 메모리층; 및
상기 저항 메모리층 상부에 형성되는 상부 전극을 포함하며,
상기 상부 전극은 도전층, 카본층 및 메인 도전층의 적층 구조물로 형성되는 반도체 장치. - 제 24 항에 있어서,
상기 카본층과 상기 메인 도전층 사이에 접착 도전층이 더 개재되는 반도체 장치. - 하부 전극;
상기 하부 전극 상부에 형성되는 저항 메모리층;
상기 저항 메모리층 상부에 형성되는 상부 전극; 및
상기 저항 메모리층 및 상기 상부 전극 사이에 개재되는 베리어막을 포함하며,
상기 베리어막은 제 1 도전층, 카본층 및 제 2 도전층을 포함하는 반도체 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150080657A KR20160144187A (ko) | 2015-06-08 | 2015-06-08 | 저항 메모리층 갖는 반도체 장치 및 그 제조방법 |
| US14/883,216 US9748481B2 (en) | 2015-06-08 | 2015-10-14 | Semiconductor device including a resistive memory layer and method of manufacturing the same including the cleaning of byproducts |
| TW104136231A TWI661536B (zh) | 2015-06-08 | 2015-11-03 | 包括電阻記憶體層的半導體元件及製造其的方法 |
| CN201510994203.1A CN106252506B (zh) | 2015-06-08 | 2015-12-25 | 包括电阻存储层的半导体器件及制造其的方法 |
| US15/634,573 US10109794B2 (en) | 2015-06-08 | 2017-06-27 | Semiconductor device including an etching stop layer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150080657A KR20160144187A (ko) | 2015-06-08 | 2015-06-08 | 저항 메모리층 갖는 반도체 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160144187A true KR20160144187A (ko) | 2016-12-16 |
Family
ID=57451334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150080657A Withdrawn KR20160144187A (ko) | 2015-06-08 | 2015-06-08 | 저항 메모리층 갖는 반도체 장치 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9748481B2 (ko) |
| KR (1) | KR20160144187A (ko) |
| CN (1) | CN106252506B (ko) |
| TW (1) | TWI661536B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210124611A (ko) * | 2020-04-06 | 2021-10-15 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102492733B1 (ko) | 2017-09-29 | 2023-01-27 | 삼성디스플레이 주식회사 | 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법 |
| US11637242B2 (en) | 2020-08-21 | 2023-04-25 | Tokyo Electron Limited | Methods for resistive RAM (ReRAM) performance stabilization via dry etch clean treatment |
| US11532785B2 (en) * | 2020-10-20 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buffer layer in memory cell to prevent metal redeposition |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3400770B2 (ja) * | 1999-11-16 | 2003-04-28 | 松下電器産業株式会社 | エッチング方法、半導体装置及びその製造方法 |
| JP4790153B2 (ja) * | 2000-09-01 | 2011-10-12 | 富士通株式会社 | ネガ型レジスト組成物、レジストパターンの形成方法及び電子デバイスの製造方法 |
| US6942813B2 (en) * | 2003-03-05 | 2005-09-13 | Applied Materials, Inc. | Method of etching magnetic and ferroelectric materials using a pulsed bias source |
| US7985603B2 (en) * | 2008-02-04 | 2011-07-26 | Texas Instruments Incorporated | Ferroelectric capacitor manufacturing process |
| KR20110009545A (ko) | 2009-07-22 | 2011-01-28 | 삼성전자주식회사 | 금속 탄화 전극을 갖는 반도체장치의 형성방법 및 관련된 반도체장치 |
| CN103460383B (zh) * | 2011-04-14 | 2016-01-06 | 松下电器产业株式会社 | 非易失性存储元件及其制造方法 |
| KR101881932B1 (ko) * | 2011-12-07 | 2018-07-27 | 삼성전자주식회사 | 자기 소자 및 그 제조 방법 |
-
2015
- 2015-06-08 KR KR1020150080657A patent/KR20160144187A/ko not_active Withdrawn
- 2015-10-14 US US14/883,216 patent/US9748481B2/en active Active
- 2015-11-03 TW TW104136231A patent/TWI661536B/zh active
- 2015-12-25 CN CN201510994203.1A patent/CN106252506B/zh active Active
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| KR20210124611A (ko) * | 2020-04-06 | 2021-10-15 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106252506B (zh) | 2019-10-25 |
| CN106252506A (zh) | 2016-12-21 |
| US9748481B2 (en) | 2017-08-29 |
| TWI661536B (zh) | 2019-06-01 |
| TW201644036A (zh) | 2016-12-16 |
| US20160359111A1 (en) | 2016-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20150608 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination |