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KR20160118982A - Finfet 디바이스들 내의 펀치스루 스토퍼 영역들의 형성 - Google Patents

Finfet 디바이스들 내의 펀치스루 스토퍼 영역들의 형성 Download PDF

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KR20160118982A
KR20160118982A KR1020160040325A KR20160040325A KR20160118982A KR 20160118982 A KR20160118982 A KR 20160118982A KR 1020160040325 A KR1020160040325 A KR 1020160040325A KR 20160040325 A KR20160040325 A KR 20160040325A KR 20160118982 A KR20160118982 A KR 20160118982A
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trench
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다니엘 탱
즈민 완
칭－이 리
거－핀 린
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어드밴스드 이온 빔 테크놀로지 인크.
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Abstract

핀 전계 효과 트랜지스터(finFET) 디바이스 내에 펀치스루 스토퍼 영역을 형성함에 있어서, 기판을 에칭하여, 핀 구조를 정의하는 트렌치들의 쌍을 형성할 수 있다. 이온들의 제1 도스의 일부가 각각의 트렌치의 바닥 벽을 통해 기판 내로 주입되어, 핀 구조의 채널 영역 아래로 적어도 부분적으로 연장하는 제1 도펀트 영역들의 쌍이 형성될 수 있다. 각각의 트렌치의 바닥 벽에서의 기판을 에칭하여 각각의 트렌치의 깊이를 증가시킬 수 있다. 각각의 트렌치의 바닥 벽에서의 기판의 에칭은 각각의 트렌치 아래의 각각의 제1 도펀트 영역의 일부를 제거할 수 있다. 핀 구조 아래의 제1 도펀트 영역들의 쌍의 나머지 부분은 finFET 디바이스의 펀치스루 스토퍼 영역을 적어도 부분적으로 정의할 수 있다.

Description

FINFET 디바이스들 내의 펀치스루 스토퍼 영역들의 형성{FORMING PUNCH-THROUGH STOPPER REGIONS IN FINFET DEVICES}
본 발명은 일반적으로 반도체 디바이스의 제조에 관한 것으로서, 구체적으로는 핀 전계 효과 트랜지스터 디바이스들에 대한 펀치스루 스토퍼 영역들의 형성에 관한 것이다.
반도체 제조자들이 더 높은 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 치수들을 계속 줄임에 따라, 기생 용량 및 오프 상태 누설과 같은 단채널 효과들이 트랜지스터 디바이스 특성들을 더욱더 저하시킨다. 이중 게이트 트랜지스터, 삼중 게이트 트랜지스터 및 게이트-올-어라운드 트랜지스터(gate-all-around transistor)와 같은 핀 전계 효과 트랜지스터들(finFET들)이 그러한 단채널 효과들을 제어하기 위한 반도체 가공에 있어서의 최근의 개발이다. finFET은 기판 표면 위로 돌출하는 핀을 갖는다. 핀은 finFET 디바이스의 보디를 형성하며, 평면 보디보다 적은 전류 누설 경로들을 갖는다. 게다가, 핀은 더 긴 유효 채널 폭을 생성하여, 온 상태 전류를 증가시키고 단채널 효과들을 감소시킨다.
finFET 디바이스들은 벌크 반도체 기판들 상에 형성될 수 있다. 벌크 반도체 기판들 상에 finFET 디바이스들을 형성하는 것의 하나의 문제는 게이트 제어가 종료되는 핀의 바닥에서의 누설 경로의 존재일 수 있다. 이러한 누설 경로는 심각한 부임계 펀치스루 누설(예로서, 단채널 누설 효과)을 유발할 수 있으며, 채널 길이의 추가적인 축소를 금지할 수 있다. 펀치스루 누설을 실질적으로 줄이기 위해, 펀치스루 스토퍼 영역이 이온 주입 프로세스를 이용하여 핀의 베이스에 형성될 수 있다. 펀치스루 스토퍼 영역을 형성하는 하나의 통상적인 방법은 핀의 형성 전에 고농도의 도펀트 이온들을 기판 내에 주입하는 것일 수 있다. 구체적으로, 도펀트 이온들은 후속 형성되는 핀의 베이스에 부합하는 타겟 깊이로 주입될 수 있다. 그러나, 근사 가우스 분포를 따르는 주입 깊이 프로필로 인해, 기판의 표면과 타겟 깊이 사이에 주입된 도펀트 이온들의 농도 기울기가 존재할 수 있다. 이는 후속 형성되는 핀의 활성 채널 영역에 걸쳐 불균일한 도펀트 프로필을 유발할 수 있으며, 이는 결과적인 핀 채널의 높이에 걸쳐 바람직하지 않은 임계 전압 변동을 유발할 수 있다.
발명의 요약
finFET 디바이스들 내에 펀치스루 스토퍼 영역들을 형성하기 위한 프로세스들이 제공된다. 하나의 예시적인 프로세스에서, 기판을 에칭하여 트렌치들의 쌍을 형성할 수 있다. 트렌치들의 쌍은 핀 구조를 정의할 수 있으며, 핀 구조의 상면에 캡 층이 배치될 수 있다. 이온들의 제1 도스(dose) 중 일부가 각각의 트렌치의 바닥 벽을 통해 주입되도록 이온들의 제1 도스를 주입하여 기판 내에 제1 도펀트 영역들의 쌍을 형성할 수 있다. 제1 도펀트 영역들의 쌍은 핀 구조의 채널 영역 아래에 적어도 부분적으로 연장할 수 있다. 각각의 트렌치의 바닥 벽에서의 기판을 에칭하여 각각의 트렌치의 깊이를 증가시킬 수 있다. 각각의 트렌치의 바닥 벽에서의 기판의 에칭은 각각의 트렌치 아래의 각각의 제1 도펀트 영역의 일부를 제거할 수 있다. 핀 구조 아래의 제1 도펀트 영역들의 쌍의 나머지 부분이 finFET 디바이스의 펀치스루 스토퍼 영역을 적어도 부분적으로 정의할 수 있다.
도 1a-b는 finFET 디바이스 내에 펀치스루 스토퍼 영역을 형성하기 위한 예시적인 프로세스를 나타낸다.
도 2a-k는 도 1a-b에서 설명된 예시적인 프로세스의 다양한 스테이지들에서의 예시적인 finFET 디바이스의 단면도들을 나타낸다.
도 3a는 핀 구조 아래로 연장하지 않는 도펀트 영역들을 갖는 예시적인 finFET 디바이스의 단면도를 나타낸다.
도 3b는 바람직하지 않은 도펀트 프로필을 갖는 예시적인 finFET 디바이스의 단면도를 나타낸다.
도 4a는 스트래글 향상 층(straggle enhancing layer)을 갖는 예시적인 finFET 디바이스의 단면도를 나타낸다.
도 4b는 스트래글 향상 층을 갖는 예시적인 finFET 디바이스 내에 형성되는 도펀트 영역들을 나타낸다.
아래의 설명은 이 분야의 통상의 기술자가 다양한 실시예들을 제조하고 이용하는 것을 가능하게 하기 위해 제공된다. 특정 디바이스들, 방법들 및 응용들의 설명들은 예들로서 제공될 뿐이다. 본 명세서에서 설명되는 예들에 대한 다양한 변경들이 이 분야의 통상의 기술자들에게 자명할 것이며, 본 명세서에서 정의되는 일반 원리들은 다양한 실시예들의 사상 및 범위로부터 벗어나지 않고서 다른 예들 및 응용들에 적용될 수 있다. 따라서, 다양한 실시예들은 본 명세서에서 설명되고 도시되는 예들로 한정되는 것을 의도하지 않으며, 청구항들과 일치하는 범위를 부여받아야 한다.
아래의 설명은 다양한 요소들을 설명하기 위해 "제1", "제2" 등의 용어들을 사용하지만, 이러한 요소들은 용어들에 의해 한정되지 않아야 한다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해 사용될 뿐이다. 예를 들어, 다양한 설명되는 예들의 범위로부터 벗어나지 않고서, 제1 도펀트 영역은 제2 도펀트 영역으로 지칭될 수 있으며, 유사하게 제2 도펀트 영역은 제1 도펀트 영역으로 지칭될 수 있다. 제1 도펀트 영역 및 제2 도펀트 영역은 둘 다 도펀트 영역들일 수 있으며, 일부 예들에서는 분리되고 상이한 도펀트 영역들일 수 있다.
finFET 디바이스들 내에 펀치스루 스토퍼 영역들을 형성하기 위한 예시적인 프로세스들이 본 명세서에서 설명된다. 하나의 예시적인 프로세스에서, 기판을 에칭하여, 핀 구조를 정의하는 트렌치들의 쌍을 형성할 수 있다. 이온들의 도스 중 일부가 각각의 트렌치의 바닥 벽을 통해 기판 내에 주입되도록 이온들의 도스를 주입하여, 핀 구조의 채널 영역 아래로 적어도 부분적으로 연장하는 도펀트 영역들의 쌍을 형성할 수 있다. 각각의 트렌치의 바닥 벽에서의 기판을 에칭하여 각각의 트렌치의 깊이를 증가시킬 수 있다. 각각의 트렌치의 바닥 벽의 에칭은 각각의 트렌치 아래의 각각의 도펀트 영역의 일부를 제거할 수 있다. 핀 구조 아래의 도펀트 영역들의 쌍의 나머지 부분이 finFET 디바이스의 펀치스루 스토퍼 영역을 적어도 부분적으로 정의할 수 있다.
핀 구조의 채널 영역 아래로 적어도 부분적으로 연장하는 도펀트 영역들을 형성함으로써, 펀치스루 스토퍼 영역과 채널 영역 사이에 급격한 농도 계면이 형성될 수 있다. 그러한 급격한 계면은 finFET 디바이스에서의 바람직한 전기적 특성들을 생성할 수 있다. 또한, 이온들의 도스의 주입 후에 도펀트 영역들이 핀 구조의 채널 영역 아래에 적어도 부분적으로 연장하므로, 주입된 이온들을 핀 구조 아래로 상당히 구동하여 펀치스루 스토퍼 영역을 형성하기 위해 활성화 어닐 프로세스 외의 추가적인 어닐 프로세스는 필요하지 않을 수 있다. 이는 도펀트 영역들로부터 채널 영역들 내로의 주입된 이온들의 확산을 줄일 수 있으며, 이는 핀 구조에 걸친 바람직하지 않은 임계 전압 변동을 줄일 수 있다.
이제, 도 1a-b 및 2a-k를 참조한다. 도 1a-b는 다양한 예들에 따른, finFET 디바이스(200) 내에 펀치스루 스토퍼 영역을 형성하기 위한 프로세스(100)를 나타낸다. 도 2a-k는 예시적인 프로세스(100)의 다양한 스테이지들에서의 finFET 디바이스(200)의 단면도들을 나타낸다. 프로세스(100)는 아래에서 도 2a-k를 동시에 참조하여 설명된다.
프로세스(100)의 블록 102에서 그리고 도 2a를 참조하면, 기판(202)을 에칭하여 트렌치들(204)의 쌍을 형성할 수 있다. 트렌치들(204)의 쌍은 핀 구조(206)를 정의할 수 있으며, 핀 구조(206)는 트렌치들(204)의 쌍 사이에 배치된다. 트렌치들(204)의 쌍 및 핀 구조(206)는 포토리소그래피, 에치 및 화학 기상 증착(CVD) 프로세스들과 같은, 그러나 이에 한정되지 않는 통상적인 반도체 제조 프로세스들에 의해 형성될 수 있다. 예를 들어, 하드 마스크 층(도시되지 않음) 및 캡 층(208)이 먼저 통상적인 CVD 프로세스들을 이용하여 기판(202) 상에 퇴적되고, 통상적인 포토리소그래피 및 에칭 프로세스들을 이용하여 패터닝되어, 기판(202)의 부분들이 노출될 수 있다. 기판(202)의 노출된 부분들을 에칭하여, 핀 구조(206)를 정의하는 트렌치들(204)의 쌍을 형성할 수 있다. 기판(202)을 에칭하여 트렌치들(204)의 쌍을 형성한 후에 핀 구조(206)의 상면(207)에 캡 층(208)이 남을 수 있다. 캡 층(208)은 (예로서, 블록 110, 112 또는 116에서의) 후속 주입 동작들 동안 이온들이 핀 구조(206) 내로 주입되는 것을 방지하는 데에 바람직할 수 있다. 이러한 방식으로, 이온들은 트렌치들(204)의 바닥 벽(210)을 통해 기판(202) 내로 선택적으로 주입될 수 있다. 일부 예들에서, 캡 층(208)은 블록 110, 112 또는 116에서의 주입 동작들 동안 이온들이 캡 층(208)을 통해 핀 구조(206) 내로 주입되는 것을 방지하도록 충분히 두꺼울 수 있다. 구체적으로, 캡 층(208)은 10-30 nm 또는 15-20 nm의 두께를 가질 수 있다.
핀 구조(206)는 짧은 치수(212), 높이 치수(214) 및 긴 치수(도시되지 않음)를 가질 수 있다. 긴 치수는 도 2a에서 도면의 평면에 수직일 수 있다. 짧은 치수(212)는 핀 구조(206)의 임계 치수로도 지칭될 수 있다. 핀 구조(206)는 높이 치수(214)가 기판(202)의 표면(216)에 대략 수직이 되도록 표면(216)으로부터 연장할 수 있다. 일부 예들에서, 짧은 치수(212)는 5-50 nm일 수 있고, 높이 치수(214)는 15-150 nm일 수 있고, 긴 치수는 20-1200 nm일 수 있다. 특정 예에서, 짧은 치수(212)는 5-15 nm일 수 있고, 높이 치수(214)는 20-50 nm일 수 있다. 또한, 핀 구조(206)는 핀 구조(206)의 긴 치수를 따라 상이한 부분들에 배치되는 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 구체적으로, 채널 영역은 소스 영역과 드레인 영역 사이에 배치될 수 있다. 도 2a-k에 도시된 핀 구조(206)의 부분은 핀 구조(206)의 채널 영역에 대응할 수 있다.
기판(202) 및 핀 구조(206)는 하나 이상의 반도체 재료를 포함할 수 있다. 일부 예들에서, 기판(202) 또는 핀 구조(206)는 단결정 반도체 재료(예로서, 실리콘, 게르마늄, 갈륨 비화물 등)를 포함할 수 있다. 다른 예들에서, 기판(202) 또는 핀 구조(206)는 하나 이상의 에피텍셜 단결정 반도체 층(예로서, 실리콘, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 인듐 인화물, 인듐 갈륨 비화물 등)을 포함할 수 있다. 특정 예에서, 기판(202) 및 핀 구조(206)는 동일한 반도체 재료(예로서, 단결정 실리콘)를 포함할 수 있다. 캡 층(208)은 블록 102에서의 에칭 동안 기판(202)보다 훨씬 낮은 레이트로 에칭되는 재료를 포함할 수 있다. 구체적으로, 캡 층(208)은 실리콘 산화물, 탄소 도핑 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소, 또는 폴리머, 예로서 폴리이미드와 같은, 그러나 이에 한정되지 않는 하나 이상의 유전층을 포함할 수 있다.
프로세스(100)의 블록 104에서 그리고 도 2b를 참조하면, 이온들의 제1 도스의 일부가 핀 구조(206)의 채널 영역 내에 주입되도록 이온들의 제1 도스가 주입될 수 있다. 화살표들(228)은 이온들의 제1 도스의 주입을 나타낼 수 있다. 블록 104에서 수행되는 이온 주입 프로세스는 채널 주입으로 지칭될 수 있다. 이온들의 제1 도스의 주입 동안, 이온들의 제1 도스의 일부가 캡 층(208)을 통해 핀 구조(206)의 채널 영역 내로 주입될 수 있다. 일부 예들에서, 이온들의 제1 도스는 채널 영역에 걸쳐 주입되는 이온들의 농도가 1E17-1E20/cm3이 되도록 주입될 수 있다. 또한, 일부 예들에서, 이온들의 제1 도스는 채널 영역 내로 주입되는 이온들이 핀 구조(206)의 채널 영역에 걸쳐 균일하게 (예로서, 3% 미만의 농도 균일도로) 분포되도록 주입될 수 있다.
블록 104는 이온 빔 주입 프로세스 또는 플라즈마 도핑 프로세스와 같은 적절한 이온 주입 프로세스를 이용하여 수행될 수 있다. 이온들의 제1 도스는 단일 도스로 또는 다수의 도스로 주입될 수 있으며, 각각의 도스는 상이한 평균 주입 에너지 또는 상이한 평균 주입 각도를 가질 수 있다. 예를 들어, 이온들의 제1 도스의 각각의 도스는 0.5-15 keV로 그리고 축(218)에 대해 0-10도의 평균 주입 각도로 주입될 수 있다. 도 2b에 도시된 바와 같이, 축(218)은 기판(202)의 표면(216)에 수직이다. 일부 예들에서, 블록 104에서의 이온들의 제1 도스의 주입은 2012년 8월 22일자로 출원된 미국 특허 출원 제13/592,191호, "Doping a Non-Planar Semiconductor Device"에서 설명되는 바와 같이 수행될 수 있으며, 이 출원의 전체 개시 내용은 본 명세서에 참고로 포함된다.
이온들의 제1 도스는 도전성 타입(예로서, n 타입 또는 p 타입)을 갖는 이온들을 포함할 수 있다. 이온들의 제1 도스는 p 채널 finFET 디바이스를 형성하기 위한 n형 이온들을 포함할 수 있다. 역으로, 이온들의 제1 도스는 n 채널 finFET 디바이스를 형성하기 위한 p형 이온들을 포함할 수 있다. p형 이온들의 예들은 B+, B2+, BF+ 또는 BF2+를 포함한다. n형 이온들의 예들은 As+, As2+, P+ 및 P2+를 포함한다.
본 예에서 블록 104는 블록 102 후에 그리고 블록 106 전에 수행되는 것으로 설명되지만, 일부 예들에서 블록 104는 블록 102에서 트렌치들(204) 및 핀 구조(206)를 형성하기 전에 수행될 수 있다는 것을 인식해야 한다. 이러한 예들에서, 이온들의 제1 도스의 일부는 후속 형성되는 핀 구조(206)의 채널 영역에 부합하는 기판(202)의 영역 내에 주입될 수 있다.
프로세스(100)의 블록 106에서 그리고 도 2c를 참조하면, 핀 구조(206)의 대향 측벽들(222) 위에 그리고 각각의 트렌치(204)의 바닥 벽(210) 위에 보호층(220)이 퇴적될 수 있다. 보호층은 캡 층(208)의 상면(224) 위에도 퇴적될 수 있다. 일부 예들에서, 보호층(220)은 보호층(220)의 두께가 각각의 트렌치(204)의 측벽들(222) 및 바닥 벽(210)에 걸쳐 실질적으로 균일한 공형 층(conformal layer)일 수 있다. 또한, 일부 예들에서, 보호층(220)은 각각의 트렌치(204)의 측벽들(222) 및 바닥 벽(210)과 직접 접촉할 수 있다.
보호층(220)은 (예로서, 블록 110, 112 또는 116에서의) 후속 주입 동작들 동안 이온들이 보호층(220)을 통해 핀 구조(206) 내로 주입되는 것을 방지하는 역할을 할 수 있다. 구체적으로, 보호층(220)은 이온들이 측벽들(222)을 통해 핀 구조(206) 내로 주입되는 것을 방지할 수 있다. 보호층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 비정질 탄소, 또는 폴리머, 예로서 폴리이미드와 같은, 그러나 이에 한정되지 않는 하나 이상의 유전층을 포함할 수 있다. 일부 예들에서, 보호층(220)은 2-8 nm의 두께로 퇴적될 수 있다.
블록 106은 블록 110 전에 수행될 수 있다. 또한, 일부 예들에서, 블록 106 및 108은 선택 사항일 수 있다. 구체적으로, 후속 주입 동작들은 실질적으로 수직인 주입 각도(예로서, 축(218)에 대해 0-15도, 0-10도, 0-5도 또는 0-3도)로 수행될 수 있으며, 캡 층(208)은 이온들이 핀 구조(206) 내로 주입되는 것을 방지하기에 충분할 수 있다. 이러한 예들에서, 블록 106 및 108은 수행되지 않을 수 있다.
프로세스(100)의 블록 108에서 그리고 도 2d를 참조하면, 보호층(220)을 에칭하여, 각각의 트렌치(204)의 바닥 벽(210)을 노출시킬 수 있다. 또한, 보호층(220)은 블록 108에서의 보호층(220)의 에칭 후에 핀 구조(206)의 대향 측벽들(222) 상에 남을 수 있다. 예를 들어, 측벽들(222)을 덮는 보호층(220)의 부분을 실질적으로 에칭되지 않게 유지하면서 각각의 트렌치(204)의 바닥 벽(210)을 덮는 보호층(220)의 부분을 제거하기 위해 이방성 에칭 프로세스가 구현될 수 있다. 남은 보호층(220)은 핀 구조(206)의 실질적으로 전체 측벽들(221)을 덮을 수 있다. 이것은 (예로서, 블록 110, 112 또는 116에서의) 후속 주입 동작들 동안 이온들이 트렌치들(204)의 노출된 바닥 벽들(210)을 통해 기판(202) 내로 주입되는 것을 가능하게 하면서, 이온들이 측벽들(222) 상의 보호층(220)을 통해 핀 구조(206) 내로 주입되는 것을 방지할 수 있다.
프로세스(100)의 블록 110에서 그리고 도 2e를 참조하면, 이온들의 제2 도스의 일부를 각각의 트렌치(204)의 바닥 벽(210)을 통해 기판(202) 내로 주입하여 기판(202) 내에 제1 도펀트 영역들(230)의 쌍을 형성하도록 이온들의 제2 도스를 주입할 수 있다. 화살표들(234)은 이온들의 제2 도스의 주입을 나타낼 수 있다. 제1 도펀트 영역들(230)은 finFET 디바이스(200)의 펀치스루 스토퍼 영역의 적어도 일부를 형성할 수 있다.
제1 도펀트 영역들(230)의 쌍은 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장할 수 있다. 더 구체적으로, 각각의 제1 도펀트 영역(230)의 일부가 핀 구조(206)의 채널 영역 아래로 그리고 핀 구조(206)의 측벽(222)과 정렬된 제1 평면(209)과 핀 구조(206)의 대향 측벽(222)과 정렬된 제2 평면(211) 사이에서 연장할 수 있다. 제1 도펀트 영역들(230)의 쌍은 핀 구조(206)의 채널 영역 아래로 다양한 정도로 연장할 수 있다. 일부 예들에서, 제1 도펀트 영역들(230)의 쌍은 제1 도펀트 영역들(230)의 쌍 간의 가장 가까운 거리가 핀 구조(206)의 임계 치수(짧은 치수(212))의 절반보다 작도록 핀 구조(206)의 채널 영역 아래로 연장할 수 있다. 다른 예들에서, 제1 도펀트 영역들(230)의 쌍은 제1 도펀트 영역들(230)의 쌍이 핀 구조(206)의 채널 영역 아래에서 서로 적어도 부분적으로 중첩되도록 핀 구조(206)의 채널 영역 아래로 연장할 수 있다.
일부 예들에서, 제1 도펀트 영역들(230)의 쌍은 블록 110에서 이온들의 제2 도스를 주입한 후에 그리고 블록 114에서 기판을 에칭하기 전에 어닐 프로세스(예로서, 퍼니스 어닐, 고속 열 어닐, 레이저 어닐 등)를 이용하여 주입된 이온들을 확산시킬 필요 없이 핀 구조(206)의 채널 영역 아래에 적어도 부분적으로 형성될 수 있다. 따라서, 일부 예들에서, 제1 도펀트 영역들(230)의 쌍은 블록 110에서 이온들의 제2 도스를 주입하기 전에 그리고 블록 114에서 각각의 트렌치(204)의 바닥 벽(210)에서 기판을 에칭하기 전에 열 어닐 프로세스를 겪지 않을 수 있다.
도 2e에 도시된 바와 같이, 제1 도펀트 영역들(230)은 트렌치들(204)의 바닥 벽들(210)로부터 기판(202) 내의 타겟 깊이(예로서, 15-30 nm)까지 계속 연장할 수 있다. 또한, 제1 도펀트 영역들(230)은 핀 구조(206) 아래에서 하나의 트렌치(204)의 바닥 벽(210)으로부터 다른 트렌치(204)의 바닥 벽(210)으로 계속 연장할 수 있다. 일부 예들에서, 제1 도펀트 영역들(230)의 쌍과 핀 구조(206)의 베이스에서의 중심 포인트(232) 사이의 거리는 핀 구조(206)의 임계 치수(예로서, 짧은 치수(212))보다 작을 수 있다. 구체적으로, 핀 구조(206) 아래 배치된 제1 도펀트 영역들(230)의 부분은 핀 구조(206)의 베이스에서의 중심 포인트(232)로부터 15, 10 또는 5 nm 미만으로 형성될 수 있다. 핀 구조(206)의 베이스는 각각의 트렌치(204)의 바닥 벽(210)과 대략 정렬될 수 있다.
주입된 이온들은 일반적으로 근사 가우스 분포에 따라 분포되지만, 본 명세서에서 설명되는 제1 도펀트 영역들(230)은 도펀트 이온 농도가 임계 농도를 초과하는 이온들의 제2 도스로 주입된 기판(202)의 부분들을 지칭할 수 있다. 예를 들어, 제1 도펀트 영역들(230)은 주입된 이온들의 농도가 적어도 1E18/cm3, 2E18/cm3, 5E18/cm3 또는 7E18/cm3인 기판의 부분들을 정의할 수 있다. 구체적으로, 하나의 측벽(222)과 정렬된 제1 평면으로부터 대향 측벽(222)과 정렬된 제2 평면으로 연장하는 핀 구조(206) 아래의 제1 도펀트 영역들(230)의 부분은 적어도 1E18/cm3, 2E18/cm3, 5E18/cm3 또는 7E18/cm3의 주입된 이온들의 농도를 가질 수 있다. 제1 도펀트 영역들(230) 내의 그러한 임계 농도들은 finFET 디바이스(200)에서의 부임계 펀치스루 누설을 실질적으로 줄일 수 있는 펀치스루 스토퍼 영역들을 형성하는 데에 바람직할 수 있다.
전술한 바와 같이, 제1 도펀트 영역들(230)이 핀 구조(206)의 채널 영역 아래에 적어도 부분적으로 형성되는 것이 바람직할 수 있다. 이는 바람직한 급격한 도펀트 계면이 제1 도펀트 영역들(230)과 핀 구조(206)의 채널 영역 사이에 형성되는 것을 가능하게 할 수 있다. 이와 달리, 도 3a는 핀 구조(306)의 채널 영역 아래로 연장하지 않는 도펀트 영역들(330)을 갖는 예시적인 finFET 디바이스(300)를 나타낸다. 또한, 도펀트 영역들(330)은 핀 구조(306)의 채널 영역 아래에서 서로 중첩되지 않는다. 그러한 도펀트 영역들(330)은 바람직하지 않을 수 있는데, 그 이유는 도펀트 영역들(330) 사이에 큰 부임계 펀치스루 누설 경로가 존재하기 때문이다. 도펀트 영역들(330)은 도펀트 이온들이 핀 구조(306) 아래의 영역 내로 그리고 도펀트 영역들(330) 사이로 확산되게 하도록 어닐링될 수 있지만, 그러한 어닐링은 도펀트 이온들이 핀 구조(306) 내로 수직으로 확산되게 할 수도 있다. 예를 들어, 도 3b는 도펀트 영역들(330)의 어닐링으로부터 발생할 수 있는 도펀트 프로필을 갖는 finFET 디바이스를 나타낸다. 도시된 바와 같이, 어닐링은 도펀트 영역(300)로부터의 도펀트 이온들이 핀 구조(306)의 영역(350) 내로 수직으로 확산되게 할 수 있다. 또한, 어닐링은 도펀트들의 점진적인 농도 기울기가 도펀트 영역들(330)과 핀 구조(306)의 채널 영역(예로서, 영역(350)) 사이에 형성되게 할 수 있다. 이는 채널 영역의 일부에 걸친 불균일한 도펀트 프로필을 유발할 수 있으며, 이는 바람직하지 않은 임계 전압 변동을 유발할 수 있다. 따라서, 도 2e를 다시 참조하면, 제1 도펀트 영역들(230)이 핀 구조(206) 아래로 적어도 부분적으로 연장하도록 제1 도펀트 영역들(230)을 형성하는 것이 바람직할 수 있다. 일부 예들에서, 제1 도펀트 영역들(230)의 쌍이 핀 구조(206)의 채널 영역 아래에서 서로 적어도 부분적으로 중첩되는 것도 바람직할 수 있다. 또한, 일부 예들에서, 블록 110에서 제1 도펀트 영역들(230)을 형성한 후에 그리고 블록 114에서 바닥 벽들(210)에서 기판(202)을 에칭하기 전에 제1 도펀트 영역들(230)에 대해 어닐링 프로세스를 수행하지 않는 것이 바람직할 수 있다.
블록 110은 예를 들어 이온 빔 주입 프로세스 또는 플라즈마 도핑 프로세스와 같은 적절인 이온 주입 프로세스에 의해 수행될 수 있다. 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장하는 제1 도펀트 영역들(230)을 형성하기 위해, 바닥 벽(210)에 들어가는 이온들이 충분한 측방 스트래글을 갖도록 이온들의 제2 도스가 주입될 수 있다. 구체적으로, 핀 구조(206)의 임계 치수의 절반보다 큰 측방 스트래글이 바람직할 수 있다. 더 큰 측방 스트래글은 이온들의 더 큰 도스가 핀 구조(206) 아래 주입되는 것을 가능하게 할 수 있다. 일부 예들에서, 이온들의 제2 도스는 4 nm보다 큰 또는 5 nm보다 큰 측방 스트래글을 달성하도록 주입될 수 있다. 그러한 측방 스트래글은 적절한 주입 조건들 하에서 생성될 수 있다. 예를 들어, 이온들의 제2 도스가 붕소 이온 종들을 포함하는 예들에서, 이온들의 제2 도스는 1E13 내지 3E13 이온/cm2의 도스일 수 있고, 이온들의 제2 도스는 1-4 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제2 도스가 인 이온 종들을 포함하는 예들에서, 이온들의 제2 도스는 1E13 내지 3E13 이온/cm2의 도스일 수 있고, 이온들의 제2 도스는 1.5-12 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제2 도스가 비소 이온 종들을 포함하는 예들에서, 이온들의 제2 도스는 1E13 내지 3E13 이온/cm2의 도스일 수 있고, 이온들의 제2 도스는 2-20 keV의 평균 주입 에너지로 주입될 수 있다.
또한, 이온들의 제2 도스는 실질적으로 수직인 각도로(예로서, 축(218)에 대해 0-5도 또는 0-10도로) 주입될 수 있다. 실질적으로 수직인 주입 각도는 제1 도펀트 영역들(230)의 중첩을 달성하기에 충분한 측방 스트래글을 생성하는 데에 바람직할 수 있다. 게다가, 실질적으로 수직인 주입 각도는 핀 구조(206)의 측벽들(222) 내로 주입되는 이온들의 부분을 줄일 수 있고, 트렌치들(204)의 바닥 벽들(210)을 통해 기판(202) 내로 주입되는 이온들의 부분을 늘릴 수 있다. 이러한 방식으로, 제1 도펀트 영역들(230) 내로 주입되는 이온들의 농도는 핀 구조(206) 내로 주입되는 이온들의 농도보다 클 수 있다. 일부 예들에서, 이온들의 제1 도스의 부분은 바닥 벽(210)을 통해 축(218)에 대해 0-5도, 0-10도 또는 0-15도의 평균 주입 각도로 주입될 수 있다.
이온들의 제2 도스는 이온들의 제1 도스와 동일한 도전성 타입을 가질 수 있다. 구체적으로, 이온들의 제2 도스는 p 채널 finFET 디바이스를 형성하기 위한 n형 이온들을 포함할 수 있다. 역으로, 이온들의 제2 도스는 n 채널 finFET 디바이스를 형성하기 위한 p형 이온들을 포함할 수 있다.
프로세스(100)의 블록 112에서 그리고 도 2f를 참조하면, 이온들의 제3 도스의 일부를 각각의 트렌치(204)의 바닥 벽(210)을 통해 그리고 제1 도펀트 영역들(230)을 통해 기판(202) 내로 주입하여 제2 도펀트 영역들(236)의 쌍을 형성하도록 이온들의 제3 도스가 주입될 수 있다. 화살표들(240)은 이온들의 제3 도스의 주입을 나타낼 수 있다. 제2 도펀트 영역들(236)은 finFET 디바이스(200)의 펀치스루 스토퍼 영역의 적어도 일부를 형성할 수 있다. 제2 도펀트 영역들(236)은 도펀트 이온 농도들이 임계 농도를 초과하는 이온들의 제3 도스로 주입된 기판(202)의 부분들을 지칭할 수 있다. 예를 들어, 제2 도펀트 영역들(236)은 주입된 이온들의 농도가 적어도 1E18/cm3, 2E18/cm3, 5E18/cm3 또는 7E18/cm3인 기판의 부분들을 정의할 수 있다. 제2 도펀트 영역들(236)은 제1 도펀트 영역들(230)과 적어도 부분적으로 중첩될 수 있다. 게다가, 제2 도펀트 영역들(236)은 제1 도펀트 영역들(230) 아래에 적어도 부분적으로 형성될 수 있다. 또한, 각각의 제2 도펀트 영역(236)은 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장할 수 있다. 일부 예들에서, 제2 도펀트 영역들(236)의 쌍 사이의 가장 가까운 거리는 핀 구조(206)의 임계 치수(예로서, 짧은 치수(212))보다 작을 수 있다. 다른 예들에서, 제2 도펀트 영역들(236)의 쌍은 핀 구조(206)의 채널 영역 아래에서 서로 적어도 부분적으로 중첩될 수 있다.
블록 112는 적절한 이온 주입 조건들 하에서 수행될 수 있다. 이온들의 제3 도스는 실질적으로 수직인 주입 각도로(예로서, 축(218)에 대해 0-5도 또는 0-10도로) 주입될 수 있다. 일부 예들에서, 이온들의 제3 도스는 이온들의 제2 도스보다 클 수 있다. 또한, 일부 예들에서, 이온들의 제3 도스는 이온들의 제2 도스보다 큰 평균 주입 에너지로 주입될 수 있다. 예를 들어, 이온들의 제3 도스가 붕소 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E15 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 2-15 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제3 도스가 인 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E15 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 5-45 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제3 도스가 비소 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E15 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 7-80 keV의 평균 주입 에너지로 주입될 수 있다.
이온들의 제3 도스는 이온들의 제1 도스 또는 이온들의 제2 도스와 동일한 도전성 타입을 가질 수 있다. 구체적으로, 이온들의 제3 도스는 p 채널 finFET 디바이스를 형성하기 위한 n형 이온들을 포함할 수 있다. 역으로, 이온들의 제3 도스는 n 채널 finFET 디바이스를 형성하기 위한 p형 이온들을 포함할 수 있다.
블록 112는 블록 114 전에 수행될 수 있다. 또한, 블록 110 및 112는 블록 102에서 트렌치들(204) 및 핀 구조(206)를 형성한 후에 수행될 수 있다. 블록 102 후의 블록 110 및 112의 수행이 유리할 수 있는데, 그 이유는 이온들이 핀 구조(206)의 채널 영역을 통하는 것이 아니라 바닥 벽(210)을 통해 직접 기판(202) 내로 주입되기 때문이다. 이는 블록 110 및 112에서 핀 구조(206)의 채널 영역 내로 주입되는 이온들의 양을 크게 줄일 수 있고, 이는 핀 구조(206)의 채널 영역에 걸쳐 더 균일한 도펀트 프로필이 달성되는 것을 가능하게 할 수 있다. 게다가, 더 적은 이온들이 핀 구조(206)의 채널 영역을 통해 주입됨에 따라, 블록 110 및 112에서 채널 영역에서 더 적은 격자 손상이 일어날 수 있다. 이것은 블록 118에서 더 짧은 어닐이 수행되는 것을 가능하게 할 수 있다. 더 짧은 어닐은 제1 도펀트 영역들(230)로부터의 이온들이 핀 구조(206)의 채널 영역 내로 확산되는 정도를 줄이는 데에 바람직할 수 있다. 이는 제1 도펀트 영역들(230)과 핀 구조(206)의 채널 영역 사이에 급격한 도펀트 계면이 유지되는 것을 가능하게 한다. 또한, 블록 102 후에 블록 110 및 112를 수행함으로써, 이온들의 제2 도스 및 이온들의 제3 도스는 더 작은 도스일 수 있으며, 더 작은 주입 깊이 요구로 인해 더 작은 주입 에너지로 주입될 수 있다. 이것은 제조 비용을 줄이고 처리량을 늘리는 데 유리할 수 있다.
프로세스(100)의 블록 114에서 그리고 도 2g를 참조하면, 각각의 트렌치(204)의 바닥 벽(210)에서의 기판(202)을 에칭하여 각각의 트렌치(204)의 길이를 늘릴 수 있다. 도 2g에 도시된 바와 같이, 트렌치들(204)의 연장 부분들은 핀 구조(206)의 연장 부분(238)을 정의할 수 있다. 일부 예들에서, 트렌치들(204)의 깊이는 연장 부분(238)의 높이 치수(239)가 20-80 nm가 되도록 증가할 수 있다. 연장 부분(238)의 측벽들은 측벽들(222) 상의 보호층(220)의 각각의 외면과 대략 정렬될 수 있다. 보호층(220)이 퇴적되지 않는(예로서, 블록 106 및 108이 수행되지 않는) 예들에서, 연장 부분(238)의 측벽들은 핀 구조(206)의 각각의 측벽(222)과 대략 정렬될 수 있다.
각각의 트렌치(204)의 바닥 벽(210)에서의 기판(202)의 에칭은 각각의 트렌치(204) 아래 배치된 제1 도펀트 영역들(230)의 일부를 제거할 수 있다. 게다가, 각각의 트렌치(204) 아래 배치된 제2 도펀트 영역들(236)의 일부가 제거될 수 있다. 핀 구조(206) 아래의 제1 도펀트 영역들(230) 및/또는 제2 도펀트 영역들(236)의 나머지 부분들은 finFET 디바이스(200)의 펀치스루 스토퍼 영역을 정의할 수 있다. 도 2g에 도시된 바와 같이, 제1 도펀트 영역들(230) 및 제2 도펀트 영역들(236)의 나머지 부분들은 실질적으로 연장 부분(238)의 높이 치수(239)에 걸쳐 연장한다.
블록 114는 통상적인 에칭 프로세스들을 이용하여 수행될 수 있다. 구체적으로, 이방성 건식 에치 프로세스를 이용하여 기판(202)을 에칭하여, 핀 구조(206)의 측벽들(222)을 크게 에칭하지 않고서 트렌치들(204)의 깊이를 늘릴 수 있다. 또한, 캡 층(208)은 기판(202)의 에칭 동안 핀 구조(206)의 에칭을 방지하기 위한 하드 마스크로서 사용될 수 있다. 캡 층(208)의 일부가 기판(202)의 에칭 동안 제거될 수 있다. 일부 예들에서, 캡 층(208)은 기판(202)의 에칭 후에 충분히 두꺼워서, (예로서, 블록 116에서의) 후속 주입 동작들에서 이온들이 핀 구조(206) 내로 주입되는 것을 실질적으로 방지할 수 있다. 구체적으로, 캡 층(208)은 블록 114에서의 기판(202)의 에칭 후에 적어도 15 nm, 20 nm 또는 30 nm의 두께를 가질 수 있다. 또한, 보호층(220)이 퇴적되는 예들에서, 보호층(220)은 핀 구조(206)의 측벽들(222)을 보호할 수 있으며, 블록 114에서의 기판(202)의 에칭 동안 측벽들(222)의 에칭을 방지할 수 있다.
프로세스(100)의 블록 116에서 그리고 도 2h를 참조하면, 이온들의 제4 도스의 일부를 각각의 트렌치(204)의 바닥 벽(210)을 통해 그리고 제2 도펀트 영역들(236)을 통해 기판(202) 내로 주입하여 기판(202) 내에 제3 도펀트 영역들(242)의 쌍을 형성하도록 이온들의 제4 도스가 주입될 수 있다. 화살표들(244)은 이온들의 제4 도스의 주입을 나타낼 수 있다. 제3 도펀트 영역들(242)은 기판(202) 내에 우물 영역을 정의할 수 있다. 구체적으로, 제3 도펀트 영역들(242)은 도펀트 이온 농도들이 임계 농도를 초과하는 이온들의 제4 도스로 주입된 기판(202)의 부분들을 지칭할 수 있다. 예를 들어, 제2 도펀트 영역들(236)은 주입된 이온들의 농도가 적어도 1E18/cm3, 2E18/cm3, 5E18/cm3 또는 7E18/cm3인 기판의 부분들을 정의할 수 있다. 제3 도펀트 영역들(242)은 제2 도펀트 영역들(236) 아래에 형성될 수 있으며, 제2 도펀트 영역들(236)과 적어도 부분적으로 중복될 수 있다. 또한, 각각의 제3 도펀트 영역(242)은 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장할 수 있다. 일부 예들에서, 제3 도펀트 영역들(242)의 쌍 사이의 가장 가까운 거리는 핀 구조(206)의 임계 치수(예로서, 짧은 치수(212))보다 작을 수 있다. 다른 예들에서, 제3 도펀트 영역들(242)의 쌍은 핀 구조(206)의 채널 영역 아래에서 서로 적어도 부분적으로 중첩될 수 있다.
블록 116은 적절한 이온 주입 프로세스들을 이용하여 수행될 수 있다. 일부 예들에서, 이온들의 제4 도스는 실질적으로 수직인 주입 각도로(예로서, 축(218)에 대해 0-5도, 0-10도 또는 0-15도로) 주입될 수 있다. 이온들의 제4 도스는 이온들의 제2 도스 또는 이온들의 제3 도스보다 큰 평균 주입 에너지로 주입될 수 있다. 또한, 이온들의 제4 도스는 이온들의 제2 도스 또는 이온들의 제3 도스보다 클 수 있다. 예를 들어, 이온들의 제4 도스가 붕소 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E16 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 1-30 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제3 도스가 인 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E16 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 1.5-100 keV의 평균 주입 에너지로 주입될 수 있다. 이온들의 제3 도스가 비소 이온 종들을 포함하는 예들에서, 이온들의 제3 도스는 1E13 내지 1E16 이온/cm2의 도스일 수 있고, 이온들의 제3 도스는 2-180 keV의 평균 주입 에너지로 주입될 수 있다.
이온들의 제4 도스는 이온들의 제1 도스, 이온들의 제2 도스 또는 이온들의 제3 도스와 동일한 도전성 타입을 가질 수 있다. 구체적으로, 이온들의 제4 도스는 p 채널 finFET 디바이스를 형성하기 위한 n형 이온들을 포함할 수 있다. 역으로, 이온들의 제4 도스는 n 채널 finFET 디바이스를 형성하기 위한 p형 이온들을 포함할 수 있다.
블록 116은 블록 114 후에 수행될 수 있다. 블록 114 후에 블록 116을 수행하는 것은 블록 102와 관련하여 블록 110 및 112에 대해 전술한 것과 유사한 이유들로 인해 유리할 수 있다. 구체적으로, 이온들의 제4 도스는 더 낮은 도스들 및 더 낮은 평균 주입 에너지들로 주입될 수 있으며, 이는 생산 비용을 줄일 수 있다. 구체적으로, 블록 114에서 제1 도펀트 영역들(230) 및 제2 도펀트 영역들(236)을 통해 기판(202)을 에칭하여 트렌치들(204)의 깊이를 증가시킴으로써, 블록 116에서 이온들의 제4 도스를 주입하기 위한 타겟 범위는 우물 영역을 형성하기 위해 단지 5-40 nm일 것이다. 그러한 타겟 범위를 달성하기 위해, 이온들의 제4 도스를 주입하기 위한 평균 주입 에너지는 붕소, 인 및 비소 종들 각각에 대해 일부 예들에서 단지 1-10 keV, 1.5-27 keV 및 2-50 keV일 수 있다. 이러한 평균 주입 에너지들에서는, 통상적인 우물 주입들을 위해 통상적으로 사용되는 중간 전류 주입기가 아니라 고전류 주입기를 이용하여 블록 116에서 이온들의 제4 도스를 주입하는 것이 가능할 수 있다. 중간 전류 주입기가 아니라 고전류 주입기를 이용하는 것은 처리량을 더 증가시키고 생산 비용을 줄일 수 있다. 게다가, 더 낮은 평균 주입 에너지는 핀 구조(206)의 채널 영역이 더 적은 주입 손상을 겪게 할 수 있다. 일부 예들에서, 블록 116은 블록 108 후에 수행될 수 있다.
프로세스(100)의 블록 118에서, finFET 디바이스(200)가 어닐링될 수 있다. 블록 118은 블록 114 후에 수행될 수 있다. 어닐링 동안, 핀 구조(206)의 채널 영역, 제1 도펀트 영역들(230), 제2 도펀트 영역들(236) 및 제3 도펀트 영역들(242) 내에 주입된 이온들은 전기적으로 활성화될 수 있다. 게다가, 핀 구조(206) 및 기판(202) 내의 주입 손상(예로서, 비정질화 및 결정 손상)이 결정 재성장에 의해 치유될 수 있다. 어닐링 동안, 도펀트 확산이 바람직하게 최소화되어, 핀 구조(206)의 채널 영역과 제1 도펀트 영역들(230) 사이에 급격한 도펀트 계면이 유지된다. 이는 핀 구조(206)의 채널 영역에서 균일한 도펀트 프로필을 가능하게 한다. 또한, 블록 110, 112 및 116에서 이온들이 핀 구조(206)의 채널 영역을 통하는 것이 아니라 트렌치들(204)의 바닥 벽(210)을 통해 주입되므로, 핀 구조(206) 내의 주입 손상이 감소되고, 따라서 블록 118에서의 어닐의 지속기간이 감소할 수 있다. 일부 예들에서, finFET 디바이스(200)는 섭씨 800-1000도의 온도에서 5, 2 또는 1분 미만 동안 어닐링될 수 있다. 구체적으로, finFET 디바이스(200)는 고속 열 어닐, 레이저 어닐링 프로세스 또는 펄스 레이저 어닐링 프로세스에 의해 어닐링될 수 있다. 더 짧은 어닐 지속기간은 주입된 이온들의 확산을 줄이고, 따라서 펀치스루 스토퍼 영역과 핀 구조(206)의 채널 영역 사이에 급격한 도펀트 계면을 유지할 수 있다.
프로세스(100)의 블록 120에서 그리고 도 2i를 참조하면, 분리층(248)이 각각의 트렌치(204) 내에 형성될 수 있다. 분리층(248)은 얕은 트렌치 분리층으로 지칭될 수 있다. 분리층(248)은 실리콘 산화물, 낮은-k 실리콘 산화물, 다공성 실리콘 산화물, 도핑된 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은, 그러나 이에 한정되지 않는 하나 이상의 유전층을 포함할 수 있다. 분리층(248)은 통상적인 반도체 프로세스들을 이용하여 형성될 수 있다. 일례에서, 하나 이상의 유전층을 먼저 (예를 들어, CVD 또는 스핀-온 퇴적 프로세스들을 이용하여) 퇴적하여 트렌치들(204)을 채울 수 있다. 이어서, 하나 이상의 유전층을 (예로서, 화학 기계 평탄화 프로세스들을 이용하여) 평탄화하여, 하나 이상의 유전층이 캡 층(208) 또는 보호층(220)의 상면과 대략 동일 평면을 이루게 할 수 있다. 마지막으로, 하나 이상의 유전층을 (예로서, 이방성 건식 에치 프로세스들을 이용하여) 에치백하여, 분리층(248)을 형성할 수 있다. 구체적으로, 하나 이상의 유전층을 에치백하여 분리층(248)의 상면(246)이 제1 도펀트 영역(230)의 일부 또는 제2 도펀트 영역(236)의 일부와 대략 정렬되게 할 수 있다. 도 2i에 도시된 예에서, 분리층(248)의 상면(246)은 제1 도펀트 영역(230)의 일부와 정렬된다.
프로세스(100)의 블록 122에서 그리고 도 2j를 참조하면, 캡 층(208)을 제거하여 핀 구조(206)를 노출시킬 수 있다. 또한, 보호층(220)이 블록 106에서 퇴적되는 예들에서, 보호층(220)도 블록 122에서 제거될 수 있다. 블록 122는 블록 114 후에 수행될 수 있다. 구체적으로, 블록 122는 블록 120 후에 수행될 수 있다. 캡 층(208) 및 보호층(220)은 통상적인 에칭 프로세스들을 이용하여 제거될 수 있다.
프로세스(100)의 블록 124에서 그리고 도 2k를 참조하면, 게이트 스택(250)이 핀 구조(206)의 채널 영역 위에 형성될 수 있다. 게이트 스택(250)은 게이트 유전층(252) 위에 배치된 게이트 전극(254)을 포함할 수 있다. 게이트 유전층(252)은 실리콘 산화물, 높은-k 유전체, 하프늄 산화물 및 티타늄 산화물과 같은, 그러나 이에 한정되지 않는 하나 이상의 전기 절연 재료를 포함할 수 있다. 게이트 전극(254)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드, 티타늄, 탄탈 및 텅스텐과 같은, 그러나 이에 한정되지 않는 하나 이상의 도전성 재료를 포함할 수 있다.
게이트 스택(250)은 핀 구조(206)의 상면(207) 및 측벽들(222) 상에 게이트 유전층(252)을 먼저 퇴적함으로써 형성될 수 있다. 이어서, 게이트 전극(254)이 게이트 유전층(252) 위에 퇴적될 수 있다. 게이트 유전층(252) 및 게이트 전극(250)은 통상적인 포토리소그래피 및 에치 프로세스들을 이용하여 패터닝되어 게이트 스택(250)을 형성할 수 있다. 일부 예들에서, 하드 마스크 층을 이용하여, 게이트 유전층(252) 및 게이트 전극(254)을 패터닝할 수 있다.
본 명세서에서 설명되는 이온 주입 동작들(예로서, 블록 104, 110, 112 또는 116)은 대만 Hsinchu 시의 Advanced Ion Beam Technologies 사로부터 입수 가능한 iPulsar(등록상표) 및 iPulsar Plus(등록상표), 어드밴스트 USJ 인에이블러 시스템과 같은 적절히 개조된 이온 주입 시스템들을 이용하여 수행될 수 있다. 다른 제조자들로부터 입수 가능한 것들을 포함하는 다른 적절히 개조된 이온 주입 시스템들도 이러한 이온 주입 동작들을 수행하는 데 사용될 수 있는 것으로 고려된다.
프로세스(100)의 블록 102 내지 124가 도 1a-b에서 특정 순서로 도시되지만, 이러한 블록들은 임의 순서로 수행될 수 있다는 것을 알아야 한다. 예를 들어, 블록 112는 블록 110 전에 수행될 수 있고, 블록 104는 블록 102 전에 또는 후에 수행될 수 있다. 게다가, 일부 예들에서는 프로세스(100)의 하나 이상의 블록이 선택 사항일 수 있다는 것을 인식해야 한다. 예를 들어, 전술한 바와 같이, 블록 106 및 108이 선택 사항일 수 있다. 다른 예들에서, 블록 112 및 116-124가 선택 사항일 수 있다.
또한, 프로세스(100)에서 추가 동작들이 수행될 수 있다는 것을 알아야 한다. 예를 들어, 일부 예들에서, 프로세스(100)는 주입 동작들(예로서, 블록 110, 112 또는 116)을 수행하기 전에 finFET 디바이스의 트렌치들의 바닥 벽들 위에 스트래글 향상 층을 퇴적하는 단계를 포함할 수 있다. 예를 들어, 도 4a는 각각의 트렌치(204)의 바닥 벽(210) 위에 퇴적된 스트래글 향상 층(420)을 갖는 finFET 디바이스(200)의 단면도를 나타낸다. 도시된 바와 같이, 스트래글 향상 층(420)은 각각의 트렌치(204)의 대향 측벽들 사이에서 계속 연장하여, 각각의 트렌치(204)의 실질적으로 전체 바닥 벽(210)을 덮을 수 있다. 또한, 스트래글 향상 층(420)이 핀 구조(206)의 측벽들(222) 및 캡 층(208)의 상면(224) 위에 퇴적될 수 있다. 스트래글 향상 층(420)은 블록 110에서 이온들의 제2 도스를 주입하기 전에 퇴적될 수 있다. 구체적으로, 스트래글 향상 층(420)은 블록 102 후에 그리고 블록 110 전에 퇴적될 수 있다. 스트래글 향상 층(420)이 퇴적되는 예들에서, 보호층(220)은 퇴적되지 않을 수 있다. 따라서, 블록 106 및 108은 스트래글 향상 층이 퇴적되는 예들에서 수행되지 않을 수 있다.
일부 예들에서, 블록 110에서, 바닥 벽(210)을 통해 기판(202) 내로 주입되는 이온들의 제2 도스의 부분은 스트래글 향상 층(420)을 통해 주입될 수 있다. 예를 들어, 도 4b를 참조하면, 바닥 벽들(210)을 통해 기판(202) 내로 주입되는 이온들의 제2 도스의 부분은 스트래글 향상 층(420)을 통해 주입되어, finFET 디바이스(200) 내에 제1 도펀트 영역들(230)을 형성할 수 있다. 이러한 예들에서, 스트래글 향상 층(420)은 바닥 벽(210)을 통해 기판(202) 내로 주입되는 이온들의 측방 스트래글을 증가시키는 역할을 할 수 있다. 도 4b에 도시된 바와 같이, 증가된 측방 스트래글은 제1 도펀트 영역들(230) 사이의 중첩을 증가시킬 수 있다. 전술한 바와 같이, 이온들의 제2 도스의 주입 동안의 이온들의 측방 스트래글의 증가는 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장하는 제1 도펀트 영역들(230)을 생성하는 데에 바람직할 수 있다. 또한, 주입 동안의 측방 스트래글의 증가는 제1 도펀트 영역들(230)이 핀 구조(206)의 채널 영역 아래에서 적어도 부분적으로 중첩되고, 핀 구조(206)의 베이스에 더 가깝게 형성되는 것을 가능하게 할 수 있으며, 이는 finFET 디바이스(200)에서의 바람직한 전기적 특성들을 생성할 수 있다. 스트래글 향상 층(420)은 더 적은 측방 스트래글을 본질적으로 생성하는 더 무거운 이온들(예로서, 비소 계열 이온들)을 주입하는 데에 특히 바람직할 수 있다. 이러한 방식으로, 충분한 측방 스트래글을 생성하기 위해 주입 도스 또는 주입 에너지를 과도하게 증가시키지 않고서, 더 무거운 이온들을 포함하는 이온들의 제2 도스를 주입하여, 중첩되는 제1 도펀트 영역들(230)을 형성할 수 있다. 이것은 생산 비용을 줄이고 처리량을 늘리는 데 유리할 수 있다.
일부 예들에서, 스트래글 향상 층(420)은 기판(202)보다 밀도가 높은 재료를 포함할 수 있다. 구체적으로, 스트래글 향상 층(420)의 평균 몰 질량은 기판(202)의 평균 몰 질량보다 클 수 있다. 예를 들어, 스트래글 향상 층(420)은 30, 68 또는 75보다 큰 원자 질량을 각각 갖는 하나 이상의 원소를 포함할 수 있다. 특정 예에서, 스트래글 향상 층(420)은 게르마늄을 포함할 수 있다. 그러한 더 무거운 원소들은 이온들이 스트래글 향상 층(420)을 통해 주입됨에 따라 더 큰 이온 산란, 따라서 더 큰 측방 스트래글을 생성하는 데에 바람직할 수 있다.
스트래글 향상 층(420)은 하나 이상의 층을 포함할 수 있다. 일부 예들에서, 얇은 유전층이 스트래글 향상 층(420)과 기판(202)의 바닥 벽들(210) 사이에 또는 스트래글 향상 층(420)과 핀 구조(206)의 측벽들(222) 사이에 퇴적될 수 있다. 이러한 예들에서, 스트래글 향상 층(420)은 얇은 유전층과 직접 접촉할 수 있다. 또한, 얇은 유전층은 기판(202)의 바닥 벽(210)과 직접 접촉할 수 있다. 대안으로서, 다른 예들에서, 스트래글 향상 층(420)은 기판의 바닥 벽들(210) 또는 핀 구조(206)의 측벽들(222)과 직접 접촉할 수 있다. 스트래글 향상 층(420)은 통상적인 화학 기상 증착, 물리 기상 증착 또는 원자 층 퇴적 프로세스들을 이용하여 퇴적될 수 있다.
스트래글 향상 층(420)은 제1 도펀트 영역들(230)이 핀 구조(206)의 채널 영역 아래로 적어도 부분적으로 연장하도록 충분한 측방 스트래글을 생성할 만큼 충분히 두꺼울 수 있다. 일부 예들에서, 스트래글 향상 층(420)은 블록 110에서 제1 도펀트 영역들(230)이 핀 구조(206) 아래에서 적어도 부분적으로 중첩되도록 충분한 측방 스트래글을 유발할 수 있다. 그러나, 스트래글 향상 층(420)을 너무 두껍게(예로서, 3 nm 또는 5 nm보다 두껍게) 퇴적하는 것은 측방 거리를 과도하게 증가시킬 수 있어, 주입되는 이온들이 바닥 벽들(210)로부터 핀 구조(206) 아래의 영역으로 이동할 것을 요구할 것이다. 이것은 스트래글 향상 층(420)이 핀 구조(206)의 유효 폭을 증가시키는 반면에 각각의 트렌치(204)의 대향 측벽들 사이의 유효 거리를 줄이기 때문이다. 따라서, 일부 예들에서, 스트래글 향상 층(420)은 0.5-3.0 nm의 두께를 가질 수 있다. 또한, 일부 예들에서, 스트래글 향상 층(420)은 스트래글 향상 층(420)의 두께가 측벽들(222) 및 바닥 벽들(210)에 걸쳐 실질적으로 균일한 공형 층일 수 있다.
일부 예들에서, 블록 112에서, 바닥 벽(210)을 통해 기판(204) 내로 주입되는 이온들의 제3 도스의 부분은 스트래글 향상 층(420)을 통해 주입될 수도 있다. 또한, 트렌치들(204)의 바닥 벽들(210) 위에 배치된 스트래글 향상 층(420)의 부분은 블록 114에서 기판(202)을 에칭하기 전에 제거될 수 있다. 핀 구조(206)의 측벽들(222) 및 캡 층(208)의 상면(224) 상에 배치된 스트래글 향상 층(420)의 나머지는 블록 124에서 게이트 스택(250)을 형성하기 전에 제거될 수 있다.
일부 예들에서 프로세스(100)는 블록 112 후에 그리고 블록 114 전에 어닐 동작을 더 포함할 수 있다. 어닐 동작은 finFET 디바이스(200)에 대해 고속 어닐을 수행하여 제1 도펀트 영역들(230) 내의 도펀트 이온들을 확산시키고, 도펀트 영역들(230)의 쌍이 핀 구조(206)의 채널 영역 아래에서 서로 적어도 부분적으로 중첩되게 하는 단계를 포함할 수 있다. 이러한 방식으로, 연속적인 펀치스루 스토퍼 영역이 핀 구조(206)의 채널 영역 아래 형성될 수 있다. 어닐은 도펀트 이온들이 핀 구조(206)의 채널 영역 내로 위로 확산되는 것을 방지하기 위해 지속기간이 매우 짧을 것이다. 예를 들어, 고속 열 어닐, 레이저 어닐 또는 펄스 레이저 어닐 프로세스가 수행될 수 있다. 일부 예들에서, 어닐 시간은 1분, 45초 또는 30초보다 적을 수 있다.
첨부 도면들을 참조하여 실시예들이 충분히 설명되었지만, 다양한 변경들 및 수정들이 이 분야의 기술자들에게 명백할 것이라는 점에 유의해야 한다. 그러한 변경들 및 수정들은 첨부된 청구항들에 의해 정의되는 바와 같은 다양한 실시예들의 범위 내에 포함되는 것으로 이해되어야 한다.

Claims (29)

  1. 핀 전계 효과 트랜지스터(finFET) 디바이스 내에 펀치스루 스토퍼 영역을 형성하기 위한 방법으로서,
    기판을 에칭하여 트렌치들의 쌍을 형성하는 단계 - 트렌치들의 상기 쌍은 핀 구조를 정의하고, 상기 핀 구조의 상면에 캡 층이 배치됨 -;
    이온들의 제1 도스의 일부가 각각의 트렌치의 바닥 벽을 통해 상기 기판 내로 주입되어 상기 기판 내에 제1 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제1 도스를 주입하는 단계 - 각각의 제1 도펀트 영역은 상기 핀 구조의 채널 영역 아래로 적어도 부분적으로 연장함 -; 및
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하여 각각의 트렌치의 깊이를 증가시키는 단계 - 각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하는 것은 각각의 트렌치 아래의 각각의 제1 도펀트 영역의 일부를 제거하고, 상기 핀 구조 아래의 제1 도펀트 영역들의 상기 쌍의 나머지 부분은 상기 펀치스루 스토퍼 영역을 적어도 부분적으로 정의함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍은 각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하기 전에 열 어닐 프로세스를 겪지 않는 방법.
  3. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍에 걸친 주입된 이온들의 농도는 적어도 1E18/cm3인 방법.
  4. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍과 상기 핀 구조의 베이스에서의 중심 포인트 사이의 거리는 상기 핀 구조의 임계 치수보다 작은 방법.
  5. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍 사이의 가장 가까운 거리는 상기 핀 구조의 임계 치수의 절반보다 작은 방법.
  6. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍은 상기 핀 구조의 상기 채널 영역 아래에서 서로 적어도 부분적으로 중첩되는 방법.
  7. 제1항에 있어서,
    상기 핀 구조는 상기 기판의 표면에 대략 수직이고, 이온들의 상기 제1 도스의 상기 일부는 상기 기판의 상기 표면에 수직인 축에 대해 0-10도의 평균 주입 각도로 각각의 트렌치의 상기 바닥 벽을 통해 주입되는 방법.
  8. 제1항에 있어서,
    제1 도펀트 영역들의 상기 쌍 내에 주입된 이온들의 상기 제1 도스의 이온들의 농도는 상기 핀 구조 내에 주입된 이온들의 상기 제1 도스의 이온들의 농도보다 높은 방법.
  9. 제1항에 있어서,
    이온들의 상기 제1 도스를 주입하기 전에, 이온들의 제2 도스의 일부가 상기 핀 구조의 상기 채널 영역 내로 주입되도록 이온들의 상기 제2 도스를 주입하는 단계를 더 포함하고, 이온들의 상기 제2 도스는 이온들의 상기 제1 도스보다 낮은 방법.
  10. 제9항에 있어서,
    이온들의 상기 제1 도스 및 이온들의 상기 제2 도스는 동일한 도전성 타입을 갖는 방법.
  11. 제1항에 있어서,
    이온들의 상기 제1 도스를 주입하기 전에:
    상기 핀 구조의 대향 측벽들 및 각각의 트렌치의 바닥 벽 위에 보호층을 퇴적하는 단계; 및
    상기 보호층을 에칭하여 각각의 트렌치의 상기 바닥 벽을 노출시키는 단계 - 상기 보호층은 상기 보호층의 에칭 후에 상기 핀 구조의 상기 대향 측벽들 위에 남음 -
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭한 후에 상기 보호층을 제거하는 단계를 더 포함하는 방법.
  13. 제1항에 있어서,
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하기 전에, 이온들의 제3 도스의 일부가 각각의 트렌치의 상기 바닥 벽을 통해 그리고 제1 도펀트 영역들의 상기 쌍을 통해 상기 기판 내에 주입되어 제2 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제3 도스를 주입하는 단계를 더 포함하고,
    제2 도펀트 영역들의 상기 쌍의 일부가 제1 도펀트 영역들의 상기 쌍 아래에 형성되고;
    각각의 제2 도펀트 영역은 상기 핀 구조의 상기 채널 영역 아래로 적어도 부분적으로 연장하고;
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하는 것은 각각의 트렌치 아래의 각각의 제2 도펀트 영역의 일부를 제거하는 방법.
  14. 제13항에 있어서,
    제2 도펀트 영역들의 상기 쌍에 걸친 주입된 이온들의 농도는 적어도 1E18/cm3인 방법.
  15. 제13항에 있어서,
    이온들의 상기 제1 도스 및 이온들의 상기 제3 도스는 동일한 도전성 타입을 갖는 방법.
  16. 제1항에 있어서,
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭한 후에, 이온들의 제4 도스의 일부가 각각의 트렌치의 상기 바닥 벽을 통해 상기 기판 내로 주입되어 제3 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제4 도스를 주입하는 단계를 더 포함하고, 제3 도펀트 영역들의 상기 쌍은 상기 기판 내에 우물 영역을 정의하는 방법.
  17. 제1항에 있어서,
    이온들의 상기 제1 도스를 주입하기 전에, 각각의 트렌치의 상기 바닥 벽 위에 스트래글 향상 층(straggle enhancing layer)을 퇴적하는 단계를 더 포함하고, 이온들의 상기 제1 도스의 상기 일부는 상기 스트래글 향상 층을 통해 상기 기판 내로 주입되고, 상기 스트래글 향상 층은 상기 기판 내로 주입되는 이온들의 제1 도스의 상기 일부의 측방 스트래글을 증가시키는 방법.
  18. 제17항에 있어서,
    상기 스트래글 향상 층은 0.5-3.0 nm의 두께를 갖는 방법.
  19. 제17항에 있어서,
    상기 스트래글 향상 층은 상기 기판의 평균 몰 질량보다 큰 평균 몰 질량을 갖는 방법.
  20. 제17항에 있어서,
    상기 스트래글 향상 층은 게르마늄을 포함하는 방법.
  21. 핀 전계 효과 트랜지스터(finFET) 디바이스 내에 펀치스루 스토퍼 영역을 형성하기 위한 방법으로서,
    기판을 에칭하여 트렌치들의 쌍을 형성하는 단계 - 트렌치들의 상기 쌍은 핀 구조를 정의하고, 상기 핀 구조의 상면에 캡 층이 배치됨 -;
    이온들의 제1 도스의 일부가 각각의 트렌치의 바닥 벽을 통해 상기 기판 내로 주입되어 제1 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제1 도스를 주입하는 단계 - 각각의 제1 도펀트 영역은 상기 핀 구조의 채널 영역 아래로 적어도 부분적으로 연장함 -;
    이온들의 제2 도스의 일부가 각각의 트렌치의 상기 바닥 벽을 통해 그리고 제1 도펀트 영역들의 상기 쌍을 통해 상기 기판 내로 주입되어, 제1 도펀트 영역들의 상기 쌍 아래에 적어도 부분적으로 배치되는 제2 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제2 도스를 주입하는 단계;
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하여 각각의 트렌치의 깊이를 증가시키는 단계 - 각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하는 것은 각각의 트렌치 아래의 각각의 제1 도펀트 영역의 일부를 제거하고, 각각의 트렌치 아래의 각각의 제2 도펀트 영역의 일부를 제거하며, 상기 핀 구조의 상기 채널 영역 아래의 제1 도펀트 영역들의 상기 쌍 및 제2 도펀트 영역들의 상기 쌍의 나머지 부분들은 상기 펀치스루 스토퍼 영역을 적어도 부분적으로 정의함 -; 및
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭한 후, 이온들의 제3 도스의 일부가 각각의 트렌치의 상기 바닥 벽을 통해 상기 기판 내로 주입되어, 제2 도펀트 영역들의 상기 쌍 아래에 적어도 부분적으로 배치되는 제3 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제3 도스를 주입하는 단계 - 제3 도펀트 영역들의 상기 쌍은 상기 기판 내에 우물 영역을 정의함 -
    를 포함하는 방법.
  22. 제21항에 있어서,
    제1 도펀트 영역들의 상기 쌍, 제2 도펀트 영역들의 상기 쌍 및 제3 도펀트 영역들의 상기 쌍에 걸친 주입된 이온들의 농도는 적어도 1E18/cm3인 방법.
  23. 제21항에 있어서,
    제1 도펀트 영역들의 상기 쌍은 상기 핀 구조의 상기 채널 영역 아래에서 서로 적어도 부분적으로 중첩되는 방법.
  24. 제21항에 있어서,
    이온들의 상기 제2 도스를 주입한 후에 그리고 상기 기판을 에칭하기 전에 상기 finFET 디바이스를 어닐링하여, 제1 도펀트 영역들의 상기 쌍이 상기 핀 구조의 상기 채널 영역 아래에서 서로 적어도 부분적으로 중첩되게 하는 단계를 더 포함하는 방법.
  25. 제21항에 있어서,
    이온들의 상기 제3 도스를 주입한 후에 상기 finFET 디바이스를 어닐링하여, 제1 도펀트 영역들의 상기 쌍, 제2 도펀트 영역들의 상기 쌍 및 제3 도펀트 영역들의 상기 쌍 내의 주입된 이온들을 전기적으로 활성화하는 단계를 더 포함하는 방법.
  26. 핀 전계 효과 트랜지스터(finFET) 디바이스 내에 펀치스루 스토퍼 영역을 형성하기 위한 방법으로서,
    기판을 에칭하여 트렌치들의 쌍을 형성하는 단계 - 트렌치들의 상기 쌍은 핀 구조를 정의하고, 상기 핀 구조의 상면에 캡 층이 배치됨 -;
    이온들의 제1 도스의 일부가 각각의 트렌치의 바닥 벽을 통해 상기 기판 내로 주입되어 상기 기판 내에 제1 도펀트 영역들의 쌍이 형성되도록 이온들의 상기 제1 도스를 주입하는 단계 - 각각의 제1 도펀트 영역은 상기 핀 구조의 채널 영역 아래로 적어도 부분적으로 연장함 -;
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하여 각각의 트렌치의 깊이를 증가시키는 단계 - 각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하는 것은 각각의 트렌치 아래의 각각의 제1 도펀트 영역의 일부를 제거함 -;
    각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭한 후에 상기 finFET 디바이스를 어닐링하여, 제1 도펀트 영역들의 상기 쌍 내의 주입된 이온들을 전기적으로 활성화하는 단계;
    각각의 트렌치 내에 분리층을 형성하는 단계;
    상기 캡 층을 제거하는 단계; 및
    상기 핀 구조의 상기 채널 영역 위에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 게이트 유전층 위에 배치된 게이트 전극을 포함함 -
    를 포함하는 방법.
  27. 제26항에 있어서,
    제1 도펀트 영역들의 상기 쌍은 각각의 트렌치의 상기 바닥 벽에서 상기 기판을 에칭하기 전에 열 어닐 프로세스를 겪지 않는 방법.
  28. 제26항에 있어서,
    제1 도펀트 영역들의 상기 쌍에 걸친 주입된 이온들의 농도는 적어도 1E18/cm3인 방법.
  29. 제26항에 있어서,
    제1 도펀트 영역들의 상기 쌍은 상기 핀 구조의 채널 영역 아래에서 서로 적어도 부분적으로 중첩되는 방법.
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