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KR20160101653A - 반도체 장치 - Google Patents

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KR20160101653A
KR20160101653A KR1020160001947A KR20160001947A KR20160101653A KR 20160101653 A KR20160101653 A KR 20160101653A KR 1020160001947 A KR1020160001947 A KR 1020160001947A KR 20160001947 A KR20160001947 A KR 20160001947A KR 20160101653 A KR20160101653 A KR 20160101653A
Authority
KR
South Korea
Prior art keywords
wiring
impedance
semiconductor device
terminals
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020160001947A
Other languages
English (en)
Inventor
카즈히코 히라누마
카즈유키 사카타
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20160101653A publication Critical patent/KR20160101653A/ko
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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Abstract

(과제) 반도체 장치의 신호 전송 특성을 향상시킨다.
(해결수단) 반도체 칩이 탑재된 배선 기판의 복수의 배선(16)은, 차동 신호를 전송하는 차동쌍을 구성하는 배선(16SG1) 및 배선(16SG2)을 가진다. 또한, 배선(16SG1) 및 배선(16SG2) 각각은, 이격 거리(SP1)로 서로 병행하는 부분(PT1)과, 부분(TP1)과 같은 배선층에 마련되며, 이격 거리(SP2)로 서로 병행하는 부분(PT2)과, 부분(TP1)과 부분(PT2) 사이에 마련되며, 서로의 이격 거리가 이격 거리(SP1) 및 이격 거리(SP2)보다도 크게 되는 방향으로 우회하여 마련된 부분(PT3)을 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들면, 배선 기판에 반도체 칩이 탑재된 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
일본 특개 2006-237385호 공보(특허문헌 1)에는, 반도체 칩이 탑재된 배선 기판에, 차동 신호를 전송하기 위한 배선이 형성되어 있는 반도체 장치가 기재되어 있다.
또한, 일본 특개 2008-153288호 공보(특허문헌 2)에는, 차동신호 전송용의 배선의 페어가, 각각 나란하면서 사행(蛇行)하도록 형성한 반도체 장치가 기재되어 있다.
[특허문헌 1] 일본 특개 2006-237385호 공보
[특허문헌 2] 일본 특개 2008-153288호 공보
신호를 고속으로 전송하는 기술로서, 예를 들면, PCI-Express나 USB등의 통신 방식과 같이, 차동쌍(差動對)을 구성하는 2개의 신호선을 이용하여 차동 신호를 전송하는 기술이 있다.
그러나, 예를 들면, 반도체 장치의 외부에서, 배선 기판상에 탑재된 반도체 칩까지, 고속의 차동 신호가 전송하는 경우, 저속의 차동 신호를 전송하는 경우와 비교하여, 신호 전송 특성상의 과제가 현저하게 되므로, 차동쌍을 구성하는 두 개의 배선 각각의 임피던스를 고려(조정)한 대책이 필요하다.
기타 과제와 신규한 특징을 본 명세서의 기재 및 첨부 도면에 의하여 명백하게 된다.
일 실시 형태에 의한 반도체 장치는, 배선 기판, 상기 배선 기판상에 탑재된 반도체 칩, 및 상기 반도체 칩과 상기 배선 기판을 각각 전기적으로 접속하는 복수의 도전성 부재를 포함하고 있다. 도한, 상기 배선 기판은, 상기 복수의 도전성 부재와 복수의 외부 단자를 전기적으로 접속하는 복수의 배선을 가지고 있다. 또한, 상기 복수의 배선은, 차동 신호를 전송하는 차동쌍을 구성하는 제1 배선 및 제2 배선을 가진다. 또한, 상기 제1 배선 및 제2 배선 각각은, 제1 이격(離隔) 거리에서 서로 병행(竝行)하는 제1 부분과, 상기 제1 부분과 같은 배선층에 마련되며, 제2 이격(離隔)거리에서 서로 병행하는 제2 부분과, 상기 제1 부분과 상기 제2 부분과의 사이에 마련되며, 서로의 이격 거리가 상기 제1 이격거리 및 상기 제2 이격거리보다도 크게 되는 방향으로 우회하여 마련된 제3 부분을 가지는 것이다,
상기 일실시 형태에 의하면, 반도체 장치의 신호 전송 특성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 상면도이다.
도 2는 도 1에 나타내는 반도체 장치의 하면도이다.
도 3은 도 1에 나타내는 봉지체(封止體)를 투시하여, 내부 구조를 나타내는 투시 평면도이다
도 4는 도 3의 A-A선에 따른 단면도이다.
도 5는 도 3의 B부의 확대 평면도이다.
도 6은 도 5에 나타내는 신호 전송 경로의 회로도이다.
도 7은 도 6에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 8은 도 5에 나타내는 차동 신호 전송용의 배선 중, 우회한 부분의 주변을 확대하여 나타내는 확대 평면도이다.
도 9는 도 1 ~ 도 8을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
도 10은 도 8에 대한 변형예인 반도체 장치의 차동 신호의 전송 경로의 일부를 확대하여 나타내는 확대 평면도이다.
도 11은 도 10에 나타내는 신호 전송 경로의 회로도이다.
도 12는 도 11에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 13은 도 5에 대한 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다.
도 14는 도 13에 나타내는 차동 신호 전송용의 배선 중, 우회한 부분의 주변을 확대하여 나타내는 확대 평면도이다.
도 15는 도 13에 나타내는 신호 전송 경로의 회로도이다.
도 16은 도 15에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 17은 도 5에 대한 다른 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다.
도 18은 도 8에 대한 다른 변형예인 반도체 장치의 차동 신호의 전송 경로의 일부를 확대하여 나타내는 확대 평면도이다.
도 19는 도 5에 대한 다른 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다.
도 20은 도 4에 대한 변형예인 반도체 장치의 단면도이다.
도 21은 도 20에 나타내는 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다.
도 22는 도 21에 나타내는 신호 전송 경로의 회로도이다.
도 23은 도 22에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 24는 도 5에 대응하는 검토예인 반도체 장치의 배선 구조예를 나타내는 확대 평면도이다.
도 25는 도 24에 나타내는 반도체 장치의, 신호 반사가 발생하는 개소를 모식적으로 나타내는 설명도이다.
도 26은 도 25에 나타내는 신호 전송 경로의 회로도이다.
도 27은 도 26에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
(본원발명의 기재형식-기본적 용어-용법의 설명)
본원에 있어서, 실시 태양의 기재는, 필요에 따라, 편의상 복수의 섹션 등으로 구분하여 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니며, 기재의 전후를 묻지 않고, 단일의 예의 각 부분, 한쪽이 자른 쪽의 일부 상세 또는 일부 또는 전부의 변형 예 등이다. 또한, 원칙적으로, 같은 부분은 반복한 설명을 생략한다. 또한, 실시 태양에서의 각 구성요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥상으로 명확하게 그렇지 않은 경우를 제외하고, 필수의 것이 아니다.
마찬가지로, 실시 태양 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥상으로 명확하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대해서 말하면, 「A를 주요 성분으로 하여 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것이 아니라, SiGe(실리콘-게르마늄) 합금이나, 기타 실리콘을 주요 성분으로 하는 다원 합금, 기타 첨가물 등을 포함하는 부재도 포함하는 것은 말할 필요도 없다. 또한, 금 도금, Cu층, 니켈-도금 등이라고 해도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하고, 순수한 것뿐만이 아니라, 각각, 금, Cu, 니켈 등을 주성분으로 하는 부재를 포함하는 것으로 한다.
나아가, 특정의 수치, 수량을 언급한 경우에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥상 명확하게 그렇지 않은 경우를 제외하고, 그 특정의 수치를 초과하는 수치이어도 되며, 그 특정의 수치 미만의 수치 이어도 된다.
또한, 실시 형태의 각 도면 중에서, 동일 또는 같은 모양의 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내며, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡하게 되는 경우 또는 공극(空隙)과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이와 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 닫혀진 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아닌 것을 명시하기 위해, 또는 영역의 경게를 명시하게 위해, 해칭이나, 도트 패턴으로 처리하는 것이 있다.
<반도체 장치의 개요>
우선, 도 1 ~ 도 4를 이용하여 본 실시 형태의 반도체 장치의 개요 구성에 대해서 설명한다. 도 1은 본 실시 형태의 반도체 장치의 상면도, 도 2는 도 1에 나타내는 반도체 장치의 하면도이다. 또한, 도 3은 도 1에 나타내는 봉지체(封止體)를 투시하여, 내부 구조를 나타내는 투시 평면도이다. 또한, 도 4는, 도 3의 A-A선에 따른 단면도이다. 또한, 도 3에서는, 봉지체(40)의 윤곽을 이점쇄선으로 나타내고 있다.
본 실시형태의 반도체 장치(PKG1)는, 배선 기판(패키지 기판)(10), 배선 기판(10) 상에 탑재된 반도체 칩(20)(도 3, 도 4 참조), 반도체 칩(20)과 배선 기판(10)을 전기적으로 접속하는 복수의 와이어(30)(도 3, 도 4 참조) 및 복수의 와이어(30)를 봉지하는 봉지체(40)를 갖고 있다.
반도체 장치(PKG1)가 구비하는 배선 기판(10)은, 반도체 장치(PKG1)와 도시하지 않은 실장 기판과의 사이에, 전기 신호나 전위를 공급하는 전송 경로를 구비하는 기판이다. 도 4에 나타내듯이, 배선 기판(10)은, 반도체 칩(20)이 탑재되는 칩 탑재면인 상면(표면, 칩 탑재면)(10t) 및 상면(10t)의 반대측에 위치하는 하면(표면, 실장면)(10b)을 갖고 있다. 또한, 본 실시형태의 예에서는, 배선 기판(10)은 평면에서 보아 사각형을 이루고, 4개의 측면(10S)(도 3, 도 4참조)을 가지고 있다.
또한, 도 2에 나타내듯이, 반도체 장치(PKG1)는, 배선 기판(10)의 하면(10B)에 마련된 복수의 땜납 볼(외부 단자, 전극, 외부 전극)(11)을 가지고 있다. 복수의 땜납 볼(11)은, 행렬 모양(어레이상, 매트릭스상)으로 배치되어 있다. 복수의 땜납 볼(11) 각각은, 랜드(외부 단자, 전극, 외부 전극)(12)(도 4 참조)에 접속되어 있다.
상세하게는, 도 1에 나타내듯이, 배선 기판(10)의 하면(10b)은, 절연막(솔더 레지스트 막)(13)으로 덮여져 있다. 또는, 절연막(13)에는, 복수의 개구부가 형성되고, 복수의 개구부 각각에서, 랜드(12)의 적어도 일부가 절연막(13)으로부터 노출되어 있다. 그리고, 랜드(12) 중의, 절연막(13)으로부터 노출하는 부분에, 땜납 볼(11)이 접속되어 있다.
반도체 장치(PKG1)처럼, 실장면측에, 복수의 외부 단자{땜납 볼(11), 랜드(12)}가 행렬 모양으로 배치된 반도체 장치를 에리어 어레이형 반도체 장치라 부른다. 에리어 어레이형 반도체 장치(PKG1)는, 배선 기판(10)의 실장면{하면(10b)}측을, 외부 단자의 배치 스페이스로서 유효하게 활용할 수 있으므로, 외부 단자 수가 증대해도 반도체 장치(PKG1)의 실장 면적의 증대를 제어할 수 있다는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대하는 반도체 장치(PKG1)를 작은 면적으로 실장할 수 있다.
또한 도 3에 도시한 바와 같이, 배선기판(10)은 상면(10t)에 형성된 복수의 포인팅패드(단자, 내부단자, 전극, 본딩 리드, 본딩 핑거)(14)를 갖고 있다. 복수의 본딩 패드(14)는 배선 기판(10)과 반도체칩(20)을 전기적으로 접속하기 위한 단자이다. 도 3에 도시한 예에서는 복수의 본딩 패드(14)는 반도체 칩(20)의 주위에 마련되어 있으며, 복수의 와이어(30)를 거쳐서 반도체 칩(20)과 전기적으로 접속되어 있다.
도 4에 나타내는 예에서는, 배선 기판(10)의 상면(10t)은, 절연막(솔더 레지스트 막)(15)으로 덮여져 있다. 또한, 절연막(15)에는, 개구부가 형성되고, 개구부에서 본딩 패드(14)의 적어도 일부가 절연막(15)으로부터 노출되고 있다. 그리고, 본딩 패드(14) 중에서, 절연막(15)으로부터 노출된 부분에, 와이어(30)의 일측 단부가 접속되어 있다.
또한, 도 4에 나타내듯이, 배선 기판(10)은, 상면(10t)측의 복수의 단자{본딩 패드(14)}와 하면(10b)측의 복수의 단자{랜드(12)}를 전기적으로 접속하는 복수의 배선층(도 4에 나타내는 예에서는 4층)을 가진다. 각 배선층에 마련된 복수의 배선(16)은, 복수의 배선(16) 사이 및 인접하는 배선층간을 절연하는 절연층(17)으로 덮여져 있다. 도 4에 나타내는 예에서는, 배선기판(10)은, 적층된 복수의 절연층(17)을 가지고 있으며, 정 중앙의 절연층(17)이, 예를 들어, 유리섬유 등의 섬유재에 에폭시 수지 등의 수지재를 함침시킨 코어층(코어재)이다. 또한, 코어층의 상면 및 하면에 각각 형성되는 절연층(17)은, 예를 들어, 빌드업 공법에 의해 형성되고 있다. 다만, 도 4에 대한 변형예로서, 코어층이 되는 절연층(17)을 가지고 있지 않은, 소위, 코어리스 기판을 사용해도 된다.
한편, 배선 기판(10)이 가지는 복수의 배선층 중에서, 최상층의 배선층{가장 상면(10t)측의 배선층}에 마련된 배선(16)은, 본딩 패드(14)와 일체로 형성되어 있다. 환언하면, 본딩 패드(14)는 배선(16)의 일부라고 생각할 수 있다. 또한, 본딩 패드(14)와 배선(16)을 구별하여 생각하는 경우에는, 배선 기판(10)의 상면(10t)에서, 절연막(15)으로부터 노출하는 부분을 본딩 패드(14), 절연막(15)에 덮여진 부분을 배선(16)으로서 정의할 수 있다. 또한, 배선 기판(10)이 가지는 복수의 배선층 중에서, 최하층의 배선층{최하면(10b)측의 배선층}에 마련된 배선(16)은, 랜드(12)와 일체로 형성되어 있다. 또한, 랜드(12)와 배선(16)을 구별하여 생각하는 경우에는, 배선 기판(10)의 하면(10b)에서, 절연막(13)으로부터 노출하는 부분을 랜드(12), 절연막(13)에 덮여지는 부분을 배선(16)으로서 정의할 수 있다.
또한, 배선 기판(10)은, 각 배선층의 사이에 마련되며, 적층된 배선층을 두께 방향으로 접속하는 층간 도전로인 비어(via) 배선(16V)을 가진다. 또한, 도 4에 나타내는 예에서는, 배선 기판(10)은 코어재가 되는 절연층(17)을 가지고 있다. 그러므로, 배선 기판(10)은, 코어재를 두께 방향으로 관통하는 복수의 스루 홀 배선(16T)을 가지며, 복수의 본딩 패드(14)와 복수의 랜드(12)는 복수의 스루 홀 배선(16T)를 통해서 전기적으로 접속되어 있다.
이와 같이, 배선 기판(10)은, 반도체 장치(PKG1)의 외부 접속 단자인 복수의 땜납 볼(11)과, 반도체 칩(20)과의 사이에, 전기 신호나 전위를 전송하는 경로의 일부를 구성한다. 또한, 도 4에 대한 변형예로서, 랜드(12) 자신을 외부 접속 단자로서 기능시키는 경우도 있다. 이 경우, 랜드(12)에 땜납 볼(11)은 접속되지 않고, 복수의 랜드(12) 각각은, 배선 기판(10)의 하면(10b)에서, 절연막(13)으로부터 노출한다. 또한, 도 3에 대한 별도의 변형예로서, 볼 형상의 땜납 볼(11)에 대신하여, 얇은 땜납 막을 접속하고, 그 땜납 막을 외부 접속 단자로서 기능시키는 경우도 있다.
또한, 도 3 및 도 4에 나타내듯이, 배선 기판(10)의 상면(10t)상에는, 반도체 칩(20)이 탑재되어 있다. 도 4에 나타내듯이, 반도체 칩(20)은, 표면(주면, 상면)(20t), 표면(20t)과는 반대측의 안쪽면(주면, 하면)(20b) 및 표면(20t)과 안쪽면(20b)과의 사이에 위치하는 측면(20s)을 가진다. 또한, 반도체 칩(20)은, 도 3에 나타내듯이 평면에서 보아 사각형의 외형 형상을 이룬다.
또한, 도 3 및 도 4에 나타내듯이, 반도체 칩(20)은, 복수의 패드(전극, 칩 전극)(21)를 가지고 있다. 패드(21)는, 반도체 칩의 외부 단자로서, 반도체 칩(20)의 표면(20t)을 덮는 절연막으로부터 노출되고 있다. 또한, 도 3에 나타내는 예에서는, 복수의 패드(21)는, 반도체 칩(20)의 표면(20t)의 각 변을 따라 표면(20t)의 주연부 측에 각각 마련되어 있다.
또한, 반도체 칩(20)의 주면(반도체 소자 형성면)에는, 각각 다이오드나 트랜지스터 등의 복수의 반도체 소자(회로 소자)가 형성되고, 반도체 소자 상에 형성된 도시하지 않은 배선(배선층)을 통해서, 복수의 패드(21)와 각각 전기적으로 접속되고 있다. 이와 같이 반도체 칩(20)은, 주면에 형성된 복수의 반도체 소자와 이들 복수의 반도체 소자를 전기적으로 접속하는 배선에 의해 집적 회로를 구성하고 있다.
또한, 반도체 칩(20)의 반도체 소자 형성면인 주면을 갖는 기재(반도체 기판)는, 예를 들어, 실리콘(Si)으로 이루어진다. 또한, 복수의 패드(21) 각각은 금속으로 이루어지며, 본 실시형태에서는, 예를 들어, 알루미늄(Al)으로 이루어진다.
또한, 도 3 및 도 4에 나타내는 예에서는, 반도체 칩(200은, 안쪽 면(20b)을 배선 기판(10)의 상면(10t)과 대향시킨 상태에서, 배선 기판(10)의 상면(10t)상에 탑재하는 소위 페이스 업 실장 방식에 의해 배선 기판(10) 상에 탑재되어 있다. 반도체 칩(20)은, 접착재(50)(도 4 참조)를 통해서 칩 탑재 영역의 상면(10t) 상에 고정된다. 접착재(50)는, 배선 기판(10)의 상면(10t)에 반도체 칩(20)을 고정할 수 있는 것이라면, 특히 한정되지 않지만, 본 실시형태에서는, 예를 들어, 에폭시계의 열 경화성 수지를 이용하고 있다.
또한, 도 3 및 도 4에 나타내듯이, 반도체 칩(20)은, 복수의 와이어(30)를 통해서 각각 배선 기판(10)과 전기적으로 접속되고 있다. 상세하게는, 와이어(30)의 일측 단부는, 반도체 칩(20)의 표면(20t)에서 노출하는 패드(21)에 접속되고 있다. 또한, 와이어(30)의 타측 단부는, 배선 기판(10)의 본딩 패드(14)에 접속되어 있다. 와이어(30)는, 예를 들어 금(Au), 또는 동(Cu) 등의 금속으로 이루어진다.
또한, 도 4에 나타내듯이, 반도체 칩(20), 복수의 와이어(30) 및 복수의 본딩 패드(14)는, 봉지체(40)에 의해 봉지되고 있다. 또한, 봉지체(40)는, 배선 기판(10)의 상면(10t) 상에 형성되고 있다. 도 1 및 도 4에 나타내는 예에서는, 봉지체(40)는, 배선 기판(10)의 상면(10t) 중에, 주연부가 봉지체(40)로부터 노출하도록 형성되어 있다. 다만, 도 1 및 도 4에 대한 변형예로서, 배선 기판(10)의 상면(10t)의 전체가 덮여지도록, 봉지체(40)를 형성해도 된다.
<배선기판 배선구조의 상세>
다음으로, 도 1 ~ 도 4에 나타내는 배선 기판(10)의 배선 구조의 상세에 대해서 설명한다. 본 섹션에서는, 배선 기판(10)의 상세한 구조를 설명하기 전에, 본원 발명자가 찾아낸 과제에 대하여 도면을 이용하여 설명한 후에, 본 실시 형태의 배선 기판(10)의 상세한 구조를 설명한다.
도 5는 도 3의 B부의 확대 단면도이다. 또한, 도 6은, 도 5에 나타내는 신호 전송 경로의 회로도이다. 또한, 도 7은, 도 6에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다. 또한, 도 8은 도 5에 나타내는 차동 신호 전송용 배선 중에서, 우회한 부분의 주변을 확대하여 나타내는 확대 평면도이다. 또한, 도 24는, 도 5에 대응하는 검토예인 반도체 장치의 배선 구조예를 나타내는 확대평면도이다. 또한, 도 25는, 도 24에 도시하는 반도체 장치에 있어서 신호 반사가 발생하는 개소를 모식적으로 나타내는 설명도이다. 또한, 도 26은, 도 25에 나타내는 신호 전송 경로의 회로도이다. 또한, 도 27은, 도 26에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
한편, 도 7에서는, 도 6에 나타내는 각 부재의 임피던스 중에서, 임피던스(Z2)까지의 각 부분은 도 27과 마찬가지이므로 도시는 생략한다. 또한, 도 8에서는 부분(PT1), 부분(PT2) 및 부분(PT3)의 경계를 판단하기 쉽게 하기 위하여, 부분(PT3)에 모양을 붙여서 나타내고 있다.
본 실시 형태의 반도체 장치(PKG1)는, PCI-Express나, USB 등의 통신 방식과 같이, 차동쌍(差動對)을 구성하는 2개의 신호선을 이용하여 차동 신호를 전송하는 신호 전송 경로를 구비하고 있다. 차동 신호의 전송 속도에는, 다양한 변형예가 있으나, 본 실시 형태의 반도체 장치(PKG1)는, 예를 들면, 8Gbps(매초 8기가비트) 정도의 전송 속도로 차동 신호를 전송하는 신호 전송 경로를 가지고 있다.
차동 전송 방식은, 일반적으로, 차동쌍을 구성하는 2개의 신호선에, 서로 반대 극성의 신호 전류를 흐르게 하고, 신호선 간의 전위차를 신호로서 검출하는 방식이다. 따라서, 차동쌍을 구성하는 2개의 배선은, 일정한 이격 거리로 병행하도록 마련되고 있다. 예를 들면, 도 24에 나타내듯이, 반도체 장치(PKGh1)가 가지는 복수의 배선(16) 중에서, 배선(16SGI)과 배선(16SIG)은, 이격 거리(SP1)로 병행하도록 마련된다. 이와 같이, 차동쌍의 이격 거리를 일정한 값으로 맞추는 것으로, 차동 신호의 전송 경로 중에, 차동 임피던스의 불연속점이 발생하는 것을 억제할 수 있다.
그러나, 신호 전송 경로의 모든 부분에서, 임피던스 불연속점이 발생하지 않도록 하는 것은 어렵다. 예를 들면, 도 25에 모식적으로 나타내듯이, 땜납 볼(11)측에서부터 반도체 칩(20)을 향하여, 입력 신호(SIGI)를 전송하는 경우에 대해서 살펴본다. 도 25에 나타내는 신호 전송 경로 중에서, 와이어(30)가 접속되어 있는 부분까지는, 차동쌍을 구성하는 배선이 병행하도록 마련함으로써 도 27에 나타내듯이, 임피던스 불연속점의 발생을 억제할 수 있다. 그러나, 반도체 칩(20)과 배선 기판(10)을 전기적으로 접속하는 부분에서는, 배선 구조가 크게 변화하므로, 임피던스 값의 조정이 어렵고, 도 27에 나타내듯이, 임피던스 불연속점이 발생하기 쉽다. 그리고, 임피던스 불연속점에서는, 도 25 및 도 26에 모식적으로 나타내듯이, 신호의 반사가 발생하여, 입력 신호(SIGI)의 일부가 반사 신호(RTN1)로서 입력단자인 땜납 볼(11)의 방향을 향하여 반사한다. 따라서, 반도체 칩(20)에 도달하는 입력신호(SIG2)는, 입력신호(SIGI)보다도 작게 된다. 즉, 임피던스 불연속점이 발생함으로써, 신호전송경로의 리턴 로스 특성이 저하한다.
특히, 반도체 칩(20)과 배선 기판(10)을 와이어(30)를 통해서 전기적으로 접속하는 경우, 도 27에 나타내듯이, 와이어(30) 부분은, 다른 부분과 비교해서 임피던스 값이 크게 된다. 와이어(30)는, 얇은 선형의 금속 부재이므로, 단면적(선 직경)이 작은{예를 들면, 배선(16SG1, 16SG2)의 단면적보다도 작은) 전송 경로가 길게 이어지게 된다. 이것이, 와이어(30)의 부분에서, 임피던스가 크게 되는 이유의 하나라고 생각된다. 또한, 도 3에 나타내듯이, 본딩 패드(14)와 반도체 칩(20)의 패드(21)의 배치 피치가 다른 경우, 인접하여 마주하는 와이어(30)를 병행시키는 것이 어렵다. 따라서, 와이어(30)의 부분에서 차동 임피던스 값이 변화하기 쉽게 된다. 도 27에 나타내는 예에서는, 와이어(30) 부분의 임피던스(Z4)와, 본딩 패드(14) 부분의 임피던스(Z3)의 차는, 다른 부분의 임피던스의 차보다도 크다. 이와 같이, 임피던스 값이 크게 변화하는 임피던스 불연속점이 존재하는 경우, 신호의 반사량이 크게 되므로, 리턴 로스의 정도가 크게 된다.
여기에서, 본 발명자들은, 신호의 반사를 억제하고, 신호 전송 경로의 리턴 로스 특성을 개선하는 기술에 대해서 검토하였다. 그 결과, 임피던스의 차가 크게 변화하는 임피던스 불연속점과 입력 부분과의 사이에, 임피던스 값이 큰 부분을 마련함으로써 신호 전송 경로 전체로서의 신호의 반사량을 저감할 수 있다는 것을 알았다. 이하, 도 5 ~ 도 8을 이용하여, 상세하게 설명한다.
도 5에 나타내듯이, 본 실시 형태의 반도체 장치(PKG1)의 반도체 칩(20)이 가지는 복수의 패드(21)는, 패드(21SG1)와, 패드(21SG1)의 인접한 곳에 위치하는 패드(21SG2)를 가진다. 패드(21SG1) 및 패드(21SG2)는, 차동 신호를 전송하는 차동쌍을 구성한다. 또한, 복수의 본딩 패드(14)는, 복수의 와이어(30) 중에서의 와이어(30SG1)을 통해서 패드(21SG1)와 전기적으로 접속되는 본딩 패드(14SG1)와, 와이어(30SG2)를 통해서 패드(21SG2)와 전기적으로 접속되고, 또한, 본딩 패드(14SG1)의 인접하게 위치하는 본딩 패드(14SG2)를 가진다.
또한, 도 5 및 도 8에 나타내듯이, 복수의 배선(16)은, 본딩 패드(14SG1)에 이어지는 배선(16SG1)과, 본딩 패드(14SG2)에 이어지는 배선(16SG2)을 가진다. 평면에서 보아, 배선(16SG1) 및 배선(16SG2) 각각은, 제1 이격 거리(SP1)로 서로 병행하는 부분(병행부)(PT1)을 가진다. 또한, 배선(16SG1) 및 배선(16SG2) 각각은, 부분(PT1)과 같은 배선층에 마련되고, 이격 거리(SP2)로 서로 병행하는 부분(병행부)(PT2)을 가진다. 또한, 배선(16SG1) 및 배선(16SG2) 각각은, 부분(PT1)과 부분(PT2)과의 사이에 마련되며, 서로의 이격 거리가 이격 거리(SP1) 및 이격 거리(SP2) 보다도 크게 되는 방향으로 우회하여 마련된 부분(우회부)(PT3)을 가진다.
도 8에 나타내는 배선 구조의 경우, 신호 전송 경로의 차동 임피던스 값에 착안하면, 도 6 및 도 7에 나타내는 것과 같은 상태가 된다. 즉, 차동쌍을 구성하는 배선의 도중에, 서로의 이격 거리가 크게 되는 부분(PT3)을 마련하면 부분(PT3)에서는, 차동 임피던스의 값이 크게 된다. 예를 들면, 도 7에 나타내는 예에서는, 부분(PT3)의 임피던스(Z22)는, 부분(PT1)의 임피던스(Z21)이나, 부분(PT2)의 임피던스(Z23)보다도 크다. 또한, 부분(PT3)의 임피던스(Z22)는, 와이어(30)의 임피던스(Z4)보다도 작다.
도 5 ~ 도 8에 나타내는 배선 구조의 신호 전송 경로에, 신호를 입력한 경우, 신호의 반사는, 도 6에 모식적으로 나타내는 것과 같이 발생한다. 먼저, 땜납 볼(11)측에서 전송된 입력 신호(SIGI)는, 부분(PT3)에 도달할 때까지는, 특히 큰 반사를 발생하지 않고 전송된다. 그러나, 부분(PT2)과 부부(PT3)의 경계는, 임피던스(Z22)의 값이 크게 변화하는 임피던스 불연속점이므로, 입력 신호(SIGI)의 일부가 반사 신호(RTN1)로서 입력 단자인 땜납 볼(11)의 방향을 향하여 반사한다. 그러나, 임피던스(Z22)의 값은, 와이어(30)의 임피던스(Z4)의 값보다도 작으므로, 반사 신호(RTN10의 반사량은, 도 26에 나타내는 반사 신호(RTN1)보다도 작다.
다음으로, 와이어(30)와 본딩 패드(14)와의 경계는, 임피던스(Z4)의 값이 크게 변화하는 임피던스 불연속점이 되고 있다. 그러므로, 입력 신호(SIGI)의 일부가 반사 신호(RTN2)로서 입력단자인 땜납 볼(11)의 방향을 향하여 반사한다.
그러나, 본 실시 형태의 경우, 반사 신호(RTN2)의 진행방향에서 부분(PT1)과 부분(PT3)과의 경계는 임피던스 불연속점이 되고 있다. 따라서, 반사 신호(RTN2)의 일부가 반사신호(RTN3)로서 반도체 칩(20)의 방향을 향하여 반사한다. 반도체 칩(20)의 방향으로 다시 반사하는 반사 신호(RTN3)는, 입력 신호(SIGI1)와 같은 방향으로 진행하므로, 반도체 칩(20)에 입력되는 입력신호(SIG2)의 값은, 도 26에 나타내는 입력신호(SIG2)의 값보다도 크게 된다. 즉, 본 실시 형태에서는, 반사 신호(RTN2)를 부분(PT3)에서 다시 반사시킴으로써, 신호 전송 경로 전체에서의 리턴 로스의 양을 저감하고 있다. 환언하면, 본 실시 형태에 따르면, 신호 전송 경로의 리턴 로스 특성을 개선할 수 있다. 또한 다시 말하면, 본 실시 형태에서는, 임피던스 값의 차가 큰 임피던스 불연속점과 입력 단자 사이에, 별도의 임피던스 불연속점을 마련함으로써 신호의 반사를 외견상 지울 수 있다.
이와 같이, 본 실시 형태에 의하면, 차동신호의 전송 경로에 임피던스 불연속점을 의도적으로 마련하는 것에 의하여, 리턴 로스 특성을 개선할 수 있다. 따라서, 반도체 장치의 신호 전송 특성을 향상시킬 수 있다.
또한, 도 5 ~ 도 8에 나타내는 신호 전송 경로에 있어서, 반도체 칩(20) 측에서 땜납 볼(11) 측을 향하여 신호가 출력되는 경우를 검토하면 아래와 같다. 즉, 도 6에 나타내는 반도체 칩(20)에서 출력된 출력 신호(도시는 생략함)는, 와이어(30)의 부분에서 일부 반사된다. 그러나, 반도체 칩(20)과 와이어(30)와의 임피던스 차는, 와이어(30)와 배선 기판(10)의 임피던스 차보다도 작다. 따라서, 출력신호의 와이어(30)에서의 반사량은 작다, 다음으로, 출력신호는, 배선 기판(10)의 부분(PT3)에서 일부가 반사된다. 그러나, 부분(PT3)에서 반사된 반사 신호는, 와이어(30)와의 경계에서 다시 반사되어, 땜납 볼(11)의 방향을 향하여 진행한다. 그 결과, 땜납 볼(11)측에 도달하는 출력 신호는, 부분(PT3)을 마련한 경우에도 크게는 저감하지 않는다.
그런데, 본 실시 형태에서는, 도 8에 나타내는 부분(PT3)에서는, 차동쌍을 구성하는 배선(16SG1) 및 배선(16SG2)이 병행하고 있지 않다. 부분(PT3)에서는, 배선(16SG1) 및 부분(SG2)의 서로의 이격 거리가 이격 거리(SP1) 및 이격 거리(SP2)보다도 크게 되는 방향으로 우회하고 있다. 이와 같이, 차동쌍의 일부를 병행시키지 않는 경우, 병행하지 않는 부분(PT3)의 배선 경로 거리는 병행하는 부분(PT1, PT2)의 배선 경로 거리보다도, 신호 전송 경로의 임피던스 성분에 대한 영향이 크게 된다. 또한, 부분(PT3)의 배선 패턴을 코일 형상, 또는 사행(蛇行) 형상으로 하면, 형상에 따라 부분(PT3)의 임피던스 성분을 더욱 크게 할 수 있다. 즉, 본 실시 형태에 의하면, 임피던스(Z22)의 값은, 우회시킨 배선 경로 거리, 또는 우회한 부분에서의 배선 패턴의 형상에 의해, 용이하게 제어할 수 있다.
예를 들면, 도 8에 나타내는 예에서는, 배선(16SG1) 및 배선(16SG2) 각각은, 부분(PT3)에 있어서, 서로 떨어지는 방향을 향하여 사행(蛇行)하는 미안더(meander) 형상으로 되어있다. 환언하면, 도 8에 나타내는 예에서는, 부분(PT3)은, 부분(PT1)의 연재 방향에 대해서, 교차하는 방향으로 이어지는 교차 부분과, 부분(PT1)을 따라 이어지는 병행 부분을 갖는다. 한편, 도 8에서는, 병행 부분이 부분(PT1)에 대해서 병행하고 있지만, 변형에로서는 병행 부분이 부분(PT2)에 병행하고 있어도 된다. 이 경우, 병행 부분의 길이(PT3L)을 조정하는 것에 의하여, 부분(PT3)의 임피던스를 조정할 수 있다.
또한, 본 실시 형태에서는, 부분(PT1)과 부분(PT2)의 이격 거리(SP12)는, 충분하게 작게 되어 있다. 도 8에 나타내는 예에서는, 이격 거리(SP12)는, 이격 거리(SP1)나 이격 거리(SP2)와 같은 정도로, 예를 들면, 부분(SP3)의 병행 부분의 길이(PT3L)보다도 작다. 이와 같이, 부분(PT1)과 부분(PT2)의 이격 거리(SP12)가 작은 경우에는, 우회부인 부분(PT3)은, 회로적으로는 코일로 간주할 수 있다. 즉, 도 8에 나타내는 예에서는, 차동 신호의 전송 경로를 구성하는 부분(PT3)에, 코일의 임피던스가 추가된다.
또한, 신호 전송 경로의 임피던스에는, 용량 성분, 저항 성분 및 인덕턴스 성분이 포함된다. 본 발명자가 검토한바, 신호 전송 경로의 반사량을 제어하여 리턴 로스를 저감시키는 관점에서는, 본 실시 형태와 같이, 임피던스 성분 중, 주로 인덕턴스 성분을 조정하는 방법이 특히 효과적이라는 것을 알아냈다.
또한, 차동 신호를 전송하는 경우, 차동쌍을 구성하는 각 전송 경로의 길이 및 각 경로 중의 임피던스 값이 같은 값이 되는 것이 바람직하다. 따라서, 차동쌍을 구성하는 배선(16SG1) 및 배선(SG2)의 형상은, 배선(16SG1)과 배선(16SG2)의 중앙의 가상선(VL1)(도 8 참조)에 대해서, 선대칭 형상으로 되어 있는 것이 바람직하다. 다만, 각 전송 경로의 길이 및 각 경로 중의 임피던스 값을 실효적으로 같다고 간주하는 정도까지 갖추는 것이 가능하다면, 배선(16SG1) 및 배선(16SG2)의 형상은 선대칭이 아니어도 된다.
또한, 본 실시 형태에서는, 부분(PT1), 부분(PT2) 및 부분(PT3)이 각각 같은 배선층에 형성되어 있다. 따라서, 부분(PT3)에는, 도 4에 나타내는 비어 배선(16V)이나, 스루홀 배선(16T) 등이 포함되지 않는다. 비어 배선(16V)이나, 스루홀 배선(16T) 등의 층간 도전선로가 형성되어 있는 개소에는, 층간 도전선로를 접속하기 위한 도체 패턴이 필요하게 된다. 이 도체 패턴은, 배선(16)과 비교해서, 면적이 크므로, 용량성의 임피던스 성분이 형성된다. 여기에서, 부분(PT3)에 용량성의 임피던스 성분이 포함되면, 차동 임피던스 값의 제어가 복잡하게 된다. 한편, 본 실시 형태와 같이, 부분(PT1), 부분(PT2) 및 부분(PT3)이 각각 같은 배선층에 형성되고 있는 경우, 배선 패턴의 형상 및 길이에 의해, 인덕턴스를 용이하게 제어할 수 있다.
또한, 도 5에 나타내는 예에서는, 부분(PT1), 부분(PT2) 및 부분(PT3)이 각각 같은 배선층에 형성되어 있다. 환언하면, 부분(PT1), 부분(PT2) 및 부분(PT3)은, 본딩 패드(10)와 같은 배선층에 형성되어 있다. 다시 말하면, 본 실시 형태에서는, 부분(PT1), 부분(PT2) 및 부분(PT3) 각각은, 본딩 패드(14)와 같이, 최상층의 배선층에 형성되어 있다.
도 6에 나타내는 바와 같이, 가령, 본딩 패드(14)와 와이어(30)의 접합부에서 발생한 반사 신호(RTN2)를 다시 반사시키는 경우, 반사 신호(RTN2)의 감쇠를 억제하는 관점에서, 와이어(30)와 부분(PT3)와의 거리가 가까운 편이 좋다. 따라서, 본 실시 형태와 같이, 부분(PT1), 부분(PT2) 및 부분(PT3) 각각은, 본딩 패드(14)와 같이, 최상층의 배선층에 형성되어 있는 경우, 와이어(30)와 부분(PT3)과의 거리를 짧게 하여, 반사 신호(RTN2)의 감쇠를 억제할 수 있다. 본 실시 형태에서는, 상기한 바와 같이, 반사 신호(RTN2)의 일부는, 반사 신호(RTN3)로서 반도체 칩(20)의 방향을 향하여 반사되고, 반도체 칩(20)에 입력되는 입력 신호(SIG2)의 일부가 된다. 따라서, 반사 신호(RTN2)의 감쇠를 억제함으로써, 반도체 칩(20)에 입력되는 입력 신호(SiG2)의 손실을 저감할 수 있다.
또한, 부분(PT1), 부분(PT2) 및 부분(PT3) 각각이, 최상층의 배선층에 형성되어 있는 경우, 도 6에 나타내는 임피던스(Z3)와 임피던스(Z23)과의 거리가 짧게 되므로, 반사 신호(RTN2)의 전송 거리를 짧게 할 수 있다. 그러므로, 반사 신호(RTN2)가 주위에 전파함으로써, 다른 신호 전송 경로에 대한 노이즈원으로서의 영향을 저감할 수 있다. 환언하면, 부분(PT1)과 본딩 패드(14)와의 거리가 가까워짐으로써, 반사 신호(RTN2)를 작은 범위로 가두어둘 수 있다.
또한, 도 7에 화살표를 붙여서 모식적으로 나타낸 것처럼, 임피던스 불연속점을 본딩 패드(14)의 근처에 마련한 경우, 신호 전송 경로의 외관상의 임피던스(ZS)는, 가장 큰 임피던스 불연속점인 와이어(30)의 임피던스(Z4)를 향해서 서서히 커진다. 여기서, 상기 「외관상의 임피던스(ZS)」란, 신호 전송 경로에 있어서, 신호 반사의 관점에서 영향이 무시할 수 있을 만큼 작은 구성 성분의 임피던스 값을 제거한 경우의 임피던스 값이다. 엄밀하게는, 부분(PT1)이나, 본딩 패드(14)의 임피던스는, 부분(PT3)의 임피던스보다도 작지만, 부분(PT1)이나, 본딩 패드(14)의 연재 거리를 짧게 함으로써, 이들 임피던스 성분을 회로 상 무시할 수 있다. 또한, 외관상의 임피던스(ZS) 값은, 국소적인 임피던스 값의 변화를 무시하고, 복수 부분의 임피던스 값을 평균하여 산출한다.
그리고, 도 7에 나타내듯이, 가장 큰 임피던스 불연속점인 와이어(30)의 임피던스(Z4)를 향해서, 외관상의 임피던스(ZS) 값이 조금씩 커지는 경우, 도 27에 나타내듯이, 와이어(30)와 본딩 패드(14)의 경계에서 급격하게 임피던스(ZS) 값이 크게 되는 경우와 비교하여 신호 반사가 발생하기 어렵다.
즉, 본 실시 형태와 같이, 부분(PT1), 부분(PT2) 및 부분(PT3) 각각은, 본딩 패드(14)와 같고, 최상층의 배선층에 형성되어 있는 경우, 도 6에 나타내는 본딩 패드(14)와 와이어(30)와의 경계에서 발생하는 반사 신호(RTN2)의 반사량을 저감할 수 있다.
다만, 본 실시 형태에 대한 변형예로서, 부분(PT1), 부분(PT2) 및 부분(PT3)을 최상층 이외의 배선층에 형성해도 된다. 예를 들면, 도 4에 나타내는 복수의 배선층 중, 코어재인 정 중앙의 절연층(17)의 상면 또는 하면의 배선층에, 부분(PT1), 부분(PT2) 및 부분(PT3)을 형성해도 된다. 또는, 부분(PT1), 부분(PT2) 및 부분(PT3)을 배치하는 스페이스가 확보 가능하다면, 최하층의 배선층, 즉, 도 4에 나타내는 복수의 랜드(12)와 같은 배선층에 부분(PT1), 부분(PT2) 및 부분(PT3)을 형성해도 된다. 이와 같이, 부분(PT1), 부분(PT2) 및 부분(PT3)을 최상층 이외의 배선층에 형성한 경우에도, 도 6에 나타내는 반사 신호(RTN2)를 다시 반사시키는 효과를 얻을 수 있다.
또한, 도 5 및 도 8에 나타내는 예에서는, 배선(16SG1), 배선(16SG2)의 이격 거리(SP1)와 이격 거리(SP2)는 같다. 본 실시 형태와 같이, 신호 전송 경로의 도중에, 임피던스 값이 크게 되는 부분(PT3)을 마련한 경우, 부분(PT1) 및 부분(PT2)의 임피던스 값이 달라도 된다. 따라서, 이격 거리(SP1)와 이격 거리(SP2)가 달라도 된다. 다만, 신호 전송 경로의 전체를 소정 값(예를 들어 50Ω)으로 맞춘다는 관점에서는, 이격 거리(SP1)와 이격 거리(SP2)는 서로 같은 것이 바람직하다.
또한, 본 실시 형태와 같이, 신호 전송을 고속으로 하는 경우, 다른 배선(16)(도 5 참조)으로부터 크로스토크 노이즈의 영향을 저감시킬 필요가 있다. 크로스토크 노이즈의 영향을 저감시키기 위해서는, 배선 간의 이격 거리를 넓게 하는 것이 바람직하지만, 그 경우, 배선 밀도가 저하한다. 그래서, 배선 밀도를 크게 하면서, 또한 크로스토크 노이즈의 영향을 저감한다는 관점에서는, 도 5에 나타내듯이, 차동쌍의 양 옆에 기준 전위용의 배선(16VS1, 16VS2)이 마련되어 있는 것이 바람직하다. 예를 들면, 도 5에 나타내는 예에서는, 배선(16SG1)에 따른 기준 전위용의 배선(16VS1)이 배선(16VS2)에 따른 기준 전위용의 배선(16VS2)이, 각각 병행하도록 마련되어 있다. 또한, 배선(16VS1) 및 배선(16VS2)에는, 기준 전위로서, 예를 들면, 접지 전위가 공급되고 있다. 이와 같이, 고속으로 신호를 전송하는 차동쌍의 양 옆에, 기준 전위가 공급되는 배선(16VS1, 16VS2)을 마련함으로써, 다른 배선이 차동쌍의 근처에 존재하는 경우에도, 다른 배선으로부터의 크로스노크 노이즈의 영향을 저감할 수 있다.
또한, 도 5에 나타내는 예에서는, 배선(16SG1) 및 배선(16SG2)은, 배선(16VS1)와 배선(16VS2)와의 사이에 마련되어 있다. 차동 신호의 전송 경로에서는, 차동쌍을 구성하는 배선을 병행시킴으로써, 서로의 노이즈를 제거할 수 있도록 구성된다. 한편, 배선(16SG1) 및 배선(16SG2)은, 차동쌍에 대한 외부로부터의 전자파의 영향을 차폐하는 기능이 요구된다. 따라서, 차동쌍을 따라서, 기준 전위용의 배선(16VS1, 16VS2)을 마련하는 경우에는, 우회한 부분(PT3)도 포함하여, 배선(16VS1)과 배선(16VS2)과의 사이에 차동쌍을 마련할 필요가 있다.
한편, 도시는 생략하지만, 평면에서 보아, 배선간의 이격 거리를 충분히 넓게 할 수 있다면, 기준 전위용의 배선(16VS1) 및 배선(16VS2)을 마련하지 않아도 된다.
<반도체 장치의 제조 방법>
다음으로, 도 1 ~ 도 8을 이용하여 설명한 반도체 장치(PKG1)의 제조 공정에 대해서 설명한다. 아래 설명에서는, 제조 공정의 흐름을 나타내는 흐름도와, 도 1 ~ 도 8을 필요에 따라 참조하며 설명한다. 도 9는, 도 1 ~ 도 8을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다. 또한, 본 실시 형태에서는, 설명을 단순화하기 위해, 도 3에 나타내는 배선 기판(10)에 반도체 칩(20)을 탑재하는 실시 태양에 대해서 설명한다. 그러나, 변형예로서는 배선 기판(10)에 상당하는 복수의 제품 형성 영역을 구비하는, 소위 다수개 부착 기판을 준비하고, 복수의 반도체 장치를 일괄하여 조립한 후, 제품 형성 영역마다 개편화(個片化)하는 방법도 있다. 이 경우, 조립 공정을 효율화할 수 있다.
<배선 기판 준비>
먼저, 배선 기판 준비 공정에서는, 도 3에 나타내는 배선 기판(10)을 준비한다. 본 공정에서 준비하는 배선 기판(10)에는, 상면(표면, 칩 탑재면)(10t)측에 칩 탑재 영역{도 3에 나타내는 반도체 칩(20)이 탑재될 예정 영역}이 마련되고, 칩 탑재 영역의 주위에는, 개구부에서의 절연막(솔더 레지스트막)(15)으로부터 노출하는 복수의 본딩 패드(14)가 형성되어 있다. 또한, 배선 기판의 상면(10t)과는 반대측의 하면(안쪽면, 실장면)(10b)(도 4 참조)에는, 복수의 랜드(단자, 외부 단자, 외부 전극)(12)가 형성되어 있다. 본 공정에서는, 복수의 랜드(12)에는, 도 4에 나타내는 땜납 볼(11)은 접속되지 않고, 복수의 랜드(12)의 각각이 개구부에 있어서, 절연막(솔더 레지스트막)(13)으로부터 노출되고 있다.
또한, 본 공정에서 준비하는 배선 기판(10)은, 도 5 ~ 도 8을 이용하여 설명한 복수의 배선(16)이 이미 형성되어 있다. 복수의 배선(16)에는, 도 5에 나타내듯이, 차동 신호의 전송 경로를 구성하는 배선(16sg1) 및 배선(16sg2)이 포함된다. 또한, 복수의 배선(16)에는, 기준 전위의 공급 경로를 구성하는 배선(16vs1) 및 배선(16vs2)이 포함된다.
<다이 본드>
다음으로, 다이 본드 공정에서는, 도 3 및 도 4에 나타내듯이, 배선 기판(10)의 상면(10t) 상에 반도체 칩(20)을 탑재한다. 본 실시 형태에서는, 반도체 칩(20)의 안쪽면(20b)(도 4 참조)과 배선 기판(10)의 상면(10t)이 각각 대향하도록, 소위, 페이스 업 실장 방식으로 반도체 칩(20)을 탑재한다. 또한, 도 4에 나타내는 예에서는, 반도체 칩(20)은, 접착제(50)를 통하여 배선 기판(10)의 상면(10t)에 접착 고정된다. 접착재(50)는, 예를 들면 에폭시 수지 등의 열 경화성 수지로 이루어진다.
<와이어 본드>
다음으로, 와이어 본드 공정에서는, 도 3 및 도 4에 나타나듯이, 반도체 칩(20)의 표면(20t)에 형선된 복수의 패드(21)와, 반도체 칩(20)의 주위에 배치된 복수의 본딩 패드(14)를 복수의 와이어(도전성 부재)(30)를 통하여, 각각 전기적으로 접속한다.
본 공정에서는, 예를 들면, 금(Au), 또는 동(Cu) 등의 금속재료로 이루어지는 와이어(30)의 일 단부를 반도체 칩(20)의 패드(21)에 접합하고, 타단부를 배선 기판(10)의 본딩 패드(14)에 접합한다. 접합 방식으로서는, 예를 들면, 접합부에 초음파를 인가하여 금속 결합을 형성하는 방식, 열 압착시키는 방식, 또는 초음파와 열 압착을 병용하는 방식 등을 이용할 수 있다. 또한, 도 4 에서는, 먼저 와이어(30)의 일부(일단부)를 패드(21)에 접속하는, 소위 본딩 방식으로 접속하는 방법을 나타내고 있다. 다만, 변형예로서는, 본딩 패드(14)와 와이어(30)의 일단부를 먼저 접속하는, 소위 역 본딩 방식도 된다.
<봉지>
다음으로, 봉지 공정에서는, 도 4에 나타내듯이, 반도체 칩(20), 복수의 와이어(30) 및 복수의 본딩 패드(14)를 수지로 봉지하여, 봉지체(40)를 형성한다. 본 공정에서는, 배선 기판(10)의 상면(10t) 상에 탑재된 반도체 칩(20), 복수의 반도체 와이어(30) 및 복수의 본딩 패드(14)를 수지로 봉지한다.
또한, 본 공정에서는, 캐비티가 마련된 상부형(제1 금형)과 하부형(제2 금형)을 구비하는 성형 금형을 이용하여, 소위, 트랜스퍼 몰드 방식으로 봉지체(40)를 형성한다. 상세하게는, 본 공정에서는, 성형 금형으로 배선 기판(10)을 끼운 상태에서, 성형 금형의 캐비티 내에 연화한 수지를 압입한 후, 그 수지를 경화시키는 것에 의하여, 봉지체(40)를 형성한다. 그 후, 성형 금형과 배선 기판(10)을 박리시키면, 도 4에 나타내는 것과 같이, 반도체 칩(20)을 봉지하는 봉지체(40)가 형성된다.
<볼 마운트>
다음으로, 볼 마운트 공정에서는, 도 4에 나타내듯이, 배선 기판(10)의 하면(10b)에 형성된 복수의 랜드(120에, 외부 단자가 되는 복수의 땜납 볼(11)을 접합한다.
본 공정에서는, 배선 기판(10)의 하면(10b)이 상방을 향하도록 한 후, 배선 기판(10)의 하면(10b)에서 노출하는 복수의 각각의 랜드(12) 위에 땜납 볼(11)을 배치한다. 그 후, 복수의 땜납 볼(11)을 가열함으로써, 복수의 땜납 볼(11)과 랜드(12)를 접합한다. 본 공정에 의하여, 복수의 땜납 볼(11)은, 배선 기판(10)을 통해서 반도체 칩(20)과 전기적으로 접속한다.
다만, 본 실시 형태에서 설명하는 기술은, 어에리 상에 땜납 볼(11)을 접합한, 소위 BGA(Ball Grid Array)형의 반도체 장치에 한하여 적용되는 것은 아니다. 예를 들면, 본 실시 형태에 대한 변형예로서는, 땜납 볼(110을 형성하지 않고, 랜드(12)를 노출시킨 상태 또는 랜드(12)에 땜납 볼(11)보다도 얇은 땜납 페이스트를 도포한 상태로 출하하는, 소위 LGA(Land Grid Array)형의 반도체 장치에 적용할 수 있다. LGA형의 반도체 장치의 경우에는, 볼 마운트 공정은 생략할 수 있다.
이상, 본 발명자에 의하여 이루어진 발명을 실시 형태에 의하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않은 범위 내에서 다양하게 변경 가능하다.
<변형예 1>
예를 들면, 도 5에서는, 차동 신호를 전송하는 배선(16SG1) 및 배선(SG2) 각각의 일 개소에, 임피던스 불연속점이 되는 부분(PT3)을 마련하는 예를 설명했다. 그러나, 도 10 ~ 도 12에 나타내듯이, 변형예의 반도체 장치(PKG2)와 같이, 배선(16SG1) 및 배선(16SG2) 각각의 복수 개소에, 임피던스 불연속점이 되는 부분(PT3, PT5)을 마련해도 된다.
도 10은, 도 8에 대한 변형예인 반도체 장치의 차동 신호의 전송 경로의 일부를 확대하여 나타내는 확대 평면도이다. 또한, 도 11은, 도 10에 나타내는 신호 전송 경로의 회로도이다. 또한, 도 12는 도 11에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 10에 나타내는 반도체 장치(PKG2)는, 와이어(30)(도 11 참조)가 접속되는 본딩 패드914)(도 11 참조)와 외부 단자인 땜납 볼(11(도 11 참조)과의 사이에, 복수의 임피던스 불연속점이 마련되어 있다고 하는 점에서, 도 8에 나타내는 반도체 장치(PKG1)와 상이하다. 상세하게는, 반도체 장치(PKG2)가 가지는 배선(16SG1) 및배선(16SG2) 각각은, 부분(PT1)과 부분(PT3)과의 사이에 마련되고, 이격 거리(SP3)로 상호 병행하는 부분(PT4)을 더 갖고 있다. 또한, 배선(16SG1) 및 배선(16SG2) 각각은 부분(PT4)과 부분(PT1)과의 사이에 마련되며, 서로의 이격 거리가 이격 거리(SP1), 이격 거리(SP2) 및 이격 거리(SP3)보다도 크게 되는 방향으로 우회하여 마련되는 부분(PT5)을 더 가진다. 또한, 이격 거리(SP1, SP2, SP3)는 각각 다른 값으로 하여도 되지만, 도 10에 나타내는 예에서는, 이격 거리(SP1, SP2, SP3)는, 동일한 값으로 되어 있다.
또한, 도 10에 나타내는 부분(PT1, PT2, PT3, PT4, PT5)은, 각각 최상층, 즉, 본딩 패드(14)(도 11 참조)와 같은 배선층에 형성되어 있다. 환언하면, 도 10 ~ 도 12에 나타내는 예에서는, 와이어(30)가 접속되는 본딩 패드(14)의 근처에 복수의 임피던스 불연속점이 마련되어 있다. 도 12에 화살표를 붙인 모식적으로 나타낸 것과 같이, 복수의 임피던스 불염속점을 본딩패드(14)의 근처에 설치한 경우, 신호 전송 경로의 외관상의 임피던스(ZS)는, 가장 큰 임피던스 불연속점인 와이어(30)의 임피던스(Z4)를 향하여 점점 크게 된다. 여기서, 상기한 바와 같이, 「외견상의 임피던스(ZS)」란, 신호 전송 경로에 있어서, 신호 반사의 관점에서 영향을 무시할 수 있는 정도로 작은 구성부분의 임피던스 값을 제거한 경우의 임피던스 값이다. 엄밀하게는, 부분(PT1)이나, 본딩 패드(14)의 임피던스는, 부분(PT3)이나 부분(PT5)의 임피던스보다도 작지만, 부분(PT1)이나 본딩 패드(14)의 연재 거리를 짧게 하는 것에 의하여, 이들의 임피던스 성분을 회로 상 무시할 수 있다. 또한, 외관상의 임피던스(ZS) 값은, 국소적인 임피던스 값의 변화를 무시하고, 복수 부분의 임피던스 값을 평균하여 산출한다.
그리고, 도 12에 나타내듯이, 가장 큰 임피던스 불연속점인 와이어(30)의 임피던스(Z4)를 향하여, 외관상의 임피던스(ZS)의 값이 서서히 크게 되는 경우, 도 27 나타내듯이, 와이어(30)와 본딩 패드(14)의 경계에서 급격히 임피던스(ZS)의 값이 크게 되는 경우와 비교해서 신호 반사가 발생하기 어렵다. 또한, 도 12에 나타내는 임피던스(ZS)는, 도 7에 나타내는 임피던스(ZS)보다도 직접적으로 크게 되어 있는 것이 판명되었다.
즉, 도 10 ~ 도 12에 나타내는 변형예에 의하면, 도 7에 나타내는 반도체 장치(PKG1)과 비교하여, 도 11에 나타내는 본딩 패드(14)와 와이어(30)와의 경계에서 발생하는 반사 신호(RTN2)의 반사량을 더 저감시킬 수 있다.
그런데, 도 10에 나타내는 부분(PT5)과 부분(PT3)은, 같은 형상으로 되어 있다. 부분(PT3) 및 부분(PT5) 각각은, 부분(PT4)의 연재 방향에 대해서 교차하는 방향으로 이어지는 교차 부분과, 부분(PT4) 또는 부분(PT1)을 따라 이어지는 병행 부분을 갖고 있다. 또한, 부분(PT3)의 병행 부분의 길이(PT3L)는, 부분(PT5)의 길이(PT5L)와 같은 길이로 되어 있다. 그러므로, 부분(PT3)의 임피던스와 부분(PT5)의 임피던스는 같은 값이 된다. 그러나, 부분(PT3)과 부분(PT5)은 서로 근접하여 마련되어 있으므로, 부분(PT4)의 임피던스의 영향은 무시할 수 있을 정도로 작다. 따라서, 도 11에 나타내는 부분(PT4)과 부분(PT5)의 경계에는, 신호의 반사는 거의 발생하지 않는다.
한편, 본 변형예 1에 대한 새로운 변형예로서, 부분(PT1, PT2, PT3, PT4, PT5)의 각각을 최상층 이외의 배선층에 형성할 수도 있다. 이 경우, 부분(PT5)으로부터 본딩 패드(14)까지의 경로 거리가 길게 되므로, 도 12에 나타내듯이, 외관상의 임피던스(ZS) 값을 제거하여 크게 하는 것은 어렵다. 그러나, 부분(PT5)이 다른 배선층에 형성되어 있는 경우에도, 도 11에 나타내는 반사 신호(RTN2)가 다시 반사하는 임피던스 불연속점으로서는 기능한다. 따라서, 신호 전송 경로 전체로서 리턴 로스 특성을 개선할 수는 있다.
또한, 도 5에 나타낸 부분(PT3)과 본딩 패드(14)와의 거리가 충분히 근접하면, 도 5에 나타내는 배선 구조의 경우에도, 도 6에 나타내는 반사 신호(RTN2)의 반사량을 저감시킬 수 있다. 다만, 도 12에 나타내듯이, 임피던스(ZS)의 값이 완만하게 상승하도록 하는 관점에서는, 본 변형예와 같이, 복수의 임피던스 불연속점을 마련하는 것이 바람직하다.
도 10에 나타내는 변형예의 반도체 장치(PKG2)의 구조는, 상기한 상이점을 제외하고, 도 8에 나타내는 반도체 장치(PKG1)와 같다. 따라서, 중복하는 설명은 생략한다.
<변형예 2>
다음으로, 상기 변형예 1과 비교하여, 외관상의 임피던스의 변화를 더욱 완만하게 하는 변형예에 대해서 설명한다. 도 13은, 도 5에 대한 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다. 또한, 도 14는, 도 13에 나타내는 차동 신호 전송용의 배선 중, 우회한 부분의 주변을 확대하여 나타내는 확대 평면도이다. 또한, 도 15는 도 13에 나타내는 신호 전송 경로의 회로도이다. 또한, 도 16은 도 15에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 13 ~ 도 16에 나타내는 반도체 장치(PKG3)는, 와이어(30)(도 15 참조)가 접속되는 본딩 패드(14)(도 15 참조)와 외부 단자인 땜납 볼(11)(도 15 참조)과의 사이에 마련된 복수의 임피던스 불연속점의 임피던스 값이 다르다는 점에서, 도 10 ~ 도 12에 나타내는 반도체 장치(PKG2)와 상이하다. 상세하게는, 도 14에 나타내는 부분(PT5)과 부분(PT3)은, 다른 형상으로 되어 있다. 부분(PT3) 및 부분(PT5) 각각은, 부분(PT4)의 연재 방향에 대해서 교차하는 방향으로 이어지는 교차 부분과, 부분(PT4) 또는 부분(PT1)을 따라 이어지는 병행 부분을 갖고 있다. 또한, 도 13에 나타내듯이, 상대적으로 본댕 패드(14)에 근접한 위치에 마련되어 있는 부분(PT5)의 병행 부분의 길이(PT5L)는, 부분(PT3)의 길이(PT3L)보다도 길다. 따라서, 본 변형예에서는, 도 16에 나타내듯이 부분(PT5)의 임피던스는 부분(PT3)의 임피던스보다도 크다.
이와 같이, 본딩 패드(14)를 향해서, 서서히 임피던스를 크게 하는 것에 의하여, 외관상의 임피던스(ZS)의 변화를 더욱 완만하게 할 수 있다.
도 13에 나타내는 변형예의 반도체 장치(PKG3)의 구조는, 상기한 상이점을 제외하고, 도 10에 나타내는 반도체 장치(PKG2)와 같다. 따라서, 중복되는 설명은 생략한다.
<변형예 3>
또한, 상기 도 5, 도 10, 도 13에서는, 차동 신호를 전송하는 배선(16SG1) 및배선(16SG2)에 마련된, 임피던스 불연속점이 되는 부분(PT3)의 형상이, 부분(PT3)에서, 서로 떨어지는 방향을 향하여 사행하는 미안더(meander) 형상으로 되어 있는 예를 설명했다. 그러나, 부분(PT3)의 형상에는 여러 가지 변형예가 있다. 도 17은 도 5에 대한 별개의 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다. 또한, 도 18은, 도 8에 대한 별개의 변형예인 반도체 장치에서의 차동 신호의 전송 경로의 일부를 확대하여 나타낸 확대 평면도이다.
도 17에 나타내는 반도체 장치(PKG4) 및 도 18에 나타내는 반도체 장치(PKG5) 각각은, 부분(PT3)의 형상이 도 5에 나타내는 반도체 장치(PKG1)와 상이하다. 상세하게는, 반도체 장치(PKG4) 및 반도체 장치(PKG5)의 배선(16DG1) 및 배선(16SG2) 각각은, 부분(PT3)에서, 서로 떨어지는 방향을 향하여 이어지고 있지만, 사행은 하고 있지 않다. 환언하면, 도 17 및 도 18에서 나타내는 예에서는, 부분(PT3)은, 부분(PT1)의 연재 방향에 대해서 교차하는 방향으로 이어지는 교차 부분과, 교차 부분에 대해서 교차하는 방향으로 이어지는 선회 부분을 가지고 있다. 또한, 선회 부분은 부분(PT1)이나, 부분(PT2)과 병행하지 않는다는 점에서, 도 5에 나타내는 반도체 장치(PKG1)의 부분(PT3)의 병행부와는 상이하다.
또한, 도 17에 나타내는 반도체 장치(PKG4)가 가지는 부분(PT3)은, 교차 부분의 길이(PT3W) 쪽이. 선회 부분의 길이(PT3L)보다도 길다. 도 17에 나타내는 배선 구조의 경우, 배선(16SG1) 및 배선(16SG2)의 연재 방향과 교차하는 방향으로, 부분(PT3)이 넓게 이어지므로, 부분(PT3)의 인덕턴스 성향의 임피던스의 값을 크게 할 수 있다. 다만, 배선 밀도를 향상시킨다는 관점에서는, 도 17에 나타내는 배선 구조보다도, 도 5에 나타내는 반도체 장치(PKG1)의 배선구조 쪽이 바람직하다.
또한, 도 17에 나타내는 예에서는, 서로 인접하는 배선(16) 사이의 거리가 충분히 넓기 때문에, 차동 신호를 전송하는 배선(16SG1) 및 배선(16SG2)의 옆에, 기준 전위용의 배선이 마련되어 있지 않다. 다만, 도 17에 대한 변형예로서는, 차동 신호를 전송하는 배선(16SG1) 및 배선(16SG2)의 양 옆에, 각각 기준 전위용의 배선이 마련되어 있어도 된다.
한편, 도 18에 나타내는 반도체 장치(PKG5)가 가지는 부분(PT3)은, 교차 부분의 길이(PT3W)가, 선회 부분의 길이(PT3L)보다도 짧다. 또한, 반도체 장치(PKG5)가 가지는 부분(PT3)의 사이에는, 배선(16SG1) 및 배선(16SG2)의 각각과 분리된 도체 패턴(MP1)이 형성되어 있다. 도 18에 나타내는 배선 구조의 경우, 부분(PT3)의 우회거리가 크지는 않으므로, 인덕턴스 성향 임피던스의 값은 도 8에 나타내는 반도체 장치(PKG1)의 경우보다도 작다.
그러나, 도 18에 나타내는 배선 구조의 경우, 부분(PT3)의 사이에 도체 패턴(비어 랜드, 더미 패턴)(MP1)이 마련되어 있으므로 인해 신호 전송 경로에 용량성의 임피던스가 추가된다. 도체 패턴(MP1)은, 다른 배선(16)과 전기적으로 분리된 플로팅의 금속 패턴이어도 된다. 또한, 도체 패턴(MP1)이 기준 전위용의 배선과 전기적으로 접속되어 있는 경우, 도체 패턴(MP1)의 전위가 안정되므로, 용량성의 임피던스 값을 제어하기 쉽다는 점에서 바람직하다.
도 17에 나타내는 변형예의 반도체 장치(PKG4) 및 도 18에 나타내는 반도체 장치(PKG5)의 구조는 상기한 상이점을 제외하고, 도 5 및 도 8에 나타내는 반도체 장치(PKG1)과 같다. 그러므로, 중복되는 설명은 생략한다.
<변형예 4>
또한, 상기 도 5, 도 10, 도 13, 도 17, 도 18에서는, 임피던스 불연속점이 되는 부분(PT3)이, 병행부의 사이에 마련된 예를 설명했다. 부분(PT3)을 마련하는 위치에는 여러 종류의 변형예가 있다. 예를 들면, 상기 실시 형태나 변형예 1에서 설명한 것처럼, 부분(PT3)을 최상층의 배선층 이외에 마련해도 된다. 또한, 예를 들면, 도 19에 나타내듯이, 반도체 장치(PKG6)가 가지는 배선(16SG1) 및 배선(16SG2)의 부분(PT3)과 같이, 다른 배선층 간을 전기적으로 접속하는, 비아 배선(16V)의 근처에 부분(PT3)을 마련해도 된다. 도 19는 도 5에 대한 별도의 변형예인 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다.
도 19에 나타내는 반도체 장치(PKG6)는, 비어 배선(16V)의 근처에 부분(PT3)이 마련되어 있으며, 도 5에 나타내는 부분(병행부)(PT2)이 없다는 점에서, 도 5에 나타내는 반도체 장치(PKG1)와 상이하다. 다만, 도 19에 나타내는 부분(PT3)의 형상은, 도 5 및 도 8에 나타내는 부분(PT3)의 형상과 같다. 따라서, 도 19에 나타내는 실시 형태의 경우에도, 부분(PT3)에 있어서, 차동 신호의 전송 경로에 있어서 인덕턴스 성향의 임피던스를 증가시킬 수 있다.
또한, 도 19에 나타내는 예에서는, 본딩 패드(14)보다도 비어 배선(16V)에 가까운 위치에 부분(PT)이 마련되어 있다. 본딩 패드(14)의 근처는, 비어 배선(16V)의 근처보다도 배선이 밀집되기 쉽다. 따라서, 본 변형예의 경우, 상대적으로 배선 밀도가 낮은 영역에, 부분(PT3)을 마련하는 것에 의하여, 부분(PT3)의 임피던스 값을 조정하기 쉽게 된다는 점에서 바람직하다.
도 19에 나타내는 변형예의 반도체 장치(PKG6)의 구조는, 상기 상이점을 제외하고, 도 5에 나타내는 반도체 장치(PKG1)와 같다. 따라서, 중복되는 설명은 생략한다.
<변형예 5>
또한, 상기 실시 형태 및 각종 변형예에서는, 도 4에 나타내는 것과 같이 반도체 칩(20)과 배선 기판(10)을 와이어(30)을 통해서 전기적으로 접속한 실시 형태에 대해서 설명했다. 그러나, 변형예로서는, 와이어(30) 이외의 도전성 부재로 반도체 칩(20)과 배선 기판(10)을 전기적으로 접속한 실시 태양에도 적용할 수 있다. 도 20은, 도 4에 대한 변형예인 반도체 장치의 단면도이다. 또한, 도 21은, 도 20에 나타내는 반도체 장치의 신호 전송 경로 주변의 확대 평면도이다. 또한, 도 22는, 도21에 나타내는 신호 전송 경로의 회로도이다. 또한, 도 23은 도 22에 나타내는 각 부재의 임피던스 값의 예를 나타내는 설명도이다.
도 20 ~ 도 23에 나타내는 반도체 장치(7)는, 배선 기판(10)과 반도체 칩(20)의 접속 방법이, 도 1 ~ 도 8에 나타내는 반도체 장치(PKG1)와 상이하다. 상세하게는, 도 20에 나타내는 것과 같이, 반도체 장치(PKG7)는, 표면(20t)과 배선 기판(10)의 상면(10t)이 대향한 상태에서, 소위, 페이스다운 실장 방식으로 반도체 칩(20)이 배선 기판(10) 상에 탑재되어 있다.
또한, 반도체 칩(20)의 복수의 패드(21)와 배선 기판(100의 복수의 본딩 패드는, 복수의 범프 전극(도전성 부재, 돌기 전극, 주상(柱狀) 전극)(31)을 통하여 전기적으로 접속되고 있다. 범프 전극(31)은, 대향 배치된 패드(21)와 본딩 패드(14)를 전기적으로 접속하는 도전성 부재로서, 예를 들면, 동(Cu) 또는 금(Au) 등의 금속 재료로 형성된 돌기 형상의 부재의 선단에, 땜납재가 접합되고 있다. 또는, 범프 전극(31)을 볼 형상의 땜납으로 형성해도 된다.
이 범프 전극(31)은, 도 4에 나타내는 와이어(30)와 비교하여 연재 거리가 짧다. 따라서, 도 23에 나타내는 것과 같이 범프 전극(31)의 부분에서는, 임피던스는 작다. 즉, 도 7에 나타내는 와이어(30)의 부분과 같은 큰 임피던스 불연속점은 형성되지 않는다. 그러나, 반도체 칩(20)이 구비하는 회로는, 더 미세한 배선 패턴에 형성되어 있으므로, 도 23에 나타내는 바와 같이, 반도체 칩(20)과 범프 전극(31)의 경계에 있어서, 임피던스 불연속점이 형성된다. 이 결과, 도 22에 나타내듯이, 반도체 칩(20)과 범프 전극(31)의 경계에 있어서, 신호의 반사가 발생하고, 반사 신호(RTN2)가, 땜납 볼(11)을 향하여 진행한다.
그래서, 반도체 장치(PKG7)는, 도 21에 나타내듯이, 차동쌍을 구성하는 배선(16SG1 및 16SG2)의 도중에, 서로 이격 거리가 커지는 부분(PT3)이 마련되어 있다. 본 변형예의 경우, 본딩 패드(14)와 범프 전극(31)과의 접속부에 있어서, 임피던스의 차는, 예를 들어 도 7에 나타내는 본딩 패드(14)와 와이어(30)의 접속 부분에 있어서, 임피던스의 차와 같이 크지는 않다. 그러나, 본 변형예에 따르면, 가령, 반사신호(RTN2)가 발생하였다고 해도, 부분(PT3)을 마련함으로써, 이 반사 신호(RTN2)를 재반사시킬 수 있다. 또한, 부분(PT3)을 최상층에 마련하면, 반사 신호(RTN2)를 반사가 발생한 개소의 근처에 가둬둘 수 있다. 또한, 본 변형예에서는, 반도체 칩(20)과 범프 전극(31)의 경계에서 발생하는 반사 신호(RTN2)의 반사량은, 예를 들면, 도 6을 이용하여 설명한 와이어(30)와 본딩 패드(14)의 경계에서 발생하는 반사 신호(RTN2)의 반사량보다도 작다. 따라서, 반도체 장치(7)가 가지는 부분(PT3)의 임피던스 값은, 도 5에 나타내는 반도체 장치(PKG1)가 가지는 부분(PT3)의 임피던스 값보다도 작아도 된다. 이 경우, 도 22에 나타내는 부분(PT2)과 부분(PT3)의 경계에서 발생하는 반사 신호(RTN1)의 반사량을 저감할 수 있다.
<변형예 6>
또한, 예를 들면, 상기와 같은 다양한 변형예에 대해서 설명했지만, 상기에서 설명한 각 변형예끼리를 조합하여 적용할 수도 있다.
10 : 배선 기판(패키지 기판)
10b : 하면(안쪽면, 실장면)
10s : 측면
10t : 상면(표면, 침 탑재면)
11 : 땜납 볼(외부 단자, 전극, 외부 전극)
12 : 랜드(외부 단자, 전극, 외부 전극)
13 : 절연막(솔더 레지스트 막)
14, 14SG1, 14SG2 : 본딩 패드(단자, 내부 단자, 전극, 본딩 그리드, 본딩 핑거)
15 : 절연막(솔더 레지스트 막)
16, 16SG1, 16SG2, 16VS1, 16VS2 : 배선
16T : 스루홀 배선
16V : 비어 배선
17 : 절연층
20 : 반도체 칩
20b : 안쪽면(주면, 하면)
20s : 측면
20t : 표면(주면, 상면)
21, 21SG1, 21SG2 : 패드(전극, 칩 전극)
30, 30SG1, 30SG2 : 와이어(도전성 부재)
31 : 범프 전극(도전성 부재, 돌기 전극, 주상 전극)
40 : 봉지체
50 : 접착재
MP1 : 도체 패턴(비어 랜드, 더미 패턴)
PKG1, PKG2, PKG3, PKG4, PKG5, PKG6, PKG7, PKGh1 : 반도체 장치
PT1, PT2, PT4 : 부분(병행부)
PT3, PT5 : 부분(우회부)
RTN1, RTN2, RTN3 : 반사 신호
SIG1, SIG2 : 입력 신호
SP1, SP2, SP3, SP12 : 이격 거리
VL1 : 가상선
Z0, Z1, ZP2, ZP3, Z4, Z5, Z21, Z22, Z23, Z24, Z25, ZS : 임피던스

Claims (17)

  1. 제1면, 상기 제1면에 형성된 복수의 내부 단자, 상기 제1면과는 반대측의 제2면 및 상기 제2면에 형성되고, 또한, 상기 복수의 내부 단자와 각각 전기적으로 접속된 복수의 외부 단자 및 상기 복수의 내부 단자와 상기 복수의 외부 단자를 각각 이어주는 복수의 배선을 가지는 배선 기판과.
    복수의 패드를 갖고, 상기 배선 기판의 상기 제1면 상에 탑재된 반도체 칩과,
    상기 복수의 패드와 상기 복수의 내부 단자를 각각 전기적으로 접속하는 복수의 도전성 부재를 포함하며,
    상기 복수의 패드는, 제1패드와, 상기 제1패드의 옆에 위치하는 제2패드를 가지며,
    상기 복수의 내부 단자는, 상기 복수의 도전성 부재 중 제1도전성 부재를 통해서 상기 제1패드와 전기적으로 접속되는 제1내부단자와, 상기 복수의 도전성 부재 중 제2도전성 부재를 통해서 제2패드와 전기적으로 접속되며, 또한, 상기 제1내부단자의 옆에 위치하는 제2내부단자를 가지며,
    상기 복수의 배선은, 상기 제1내부단자에 이어지는 제1배선과, 상기 제2내부단자에 이어지는 제2배선을 가지며,
    상기 제1배선 및 상기 제2배선은, 차동 신호를 전송하는 차동쌍을 구성하며,
    평면에서 보아, 상기 제1배선 및 상기 제2배선 각각은,
    제1 이격 거리로 상호 병행하는 제1부분과,
    상기 제1부분과 같은 배선층에 마련되며, 제2 이격 거리로 상호 병행하는 제2부분과,
    상기 제1부분과 상기 제2부분 사이에 마련되며, 상호 이격 거리가 상기 제1 이격 거리 및 상기 제2 이격 거리보다도 크게 되는 방향으로 우회하여 마련된 제3부분을 갖는, 반도체 장치
  2. 제1항에 있어서,
    상기 제1배선과 상기 제2배선에는, 각각 반대 극성의 신호 전류가 흐르는, 반도체 장치
  3. 제1항에 있어서,
    차동쌍을 구성하는 상기 제1배선 및 상기 제2배선의 형상은, 상기 제1배선과 상기 제2배선의 중앙의 제1가상선에 대해서, 선대칭인 형상으로 되어 있는, 반도체 장치
  4. 제1항에 있어서,
    상기 제1부분, 상기 제2부분 및 상기 제3부분은, 상기 복수의 내부 단자와 같은 배선층에 형성되어 있는, 반도체 장치
  5. 제1항에 있어서,
    상기 제1배선 및 상기 제2배선 각각은, 상기 제3부분에서, 서로 떨어지는 방향을 향해서 사행(蛇行)하고 있는, 반도체 장치
  6. 제1항에 있어서,
    상기 제1배선 및 상기 제2배선이 각각 가지는 상기 제3부분은, 상기 제1부분에 대하여 교차하는 방향으로 이어지는 교차 부분과, 상기 제1부분 또는 상기 제2부부과 병행하도록 이어지는 병행 부분을 더 가지는, 반도체 장치
  7. 제1항에 있어서,
    상기 제3부분의 임피던스는, 상기 반도체 칩의 임피던스보다도 작은, 반도체 장치
  8. 제1항에 있어서,
    상기 제1 이격 거리와 상기 제2 이격 거리는 서로 같은, 반도체 장치
  9. 제1항에 있어서,
    상기 복수의 배선은, 상기 제1배선의 옆에 상기 제1배선을 따라 마련되며, 상기 반도체 칩에 기준 전위를 공급하는 제1기준전위배선과, 상기 제2배선의 옆에 상기 제2배선을 따라 마련되며, 상기 반도체 칩에 기준 전위를 공급하는 제2기준전위배선을 가지며,
    상기 제1배선 및 상기 제2배선은, 상기 제1기준전위배선 및 제2기준전위배선 사이에 배치되어 있는 반도체 장치
  10. 제1항에 있어서,
    상기 복수의 도전성 부재는, 와이어인 반도체 장치
  11. 제10항에 있어서,
    상기 제3부분의 임피던스는, 상기 와이어의 임피던스보다도 작은, 반도체 장치
  12. 제1항에 있어서,
    상기 제1배선 및 상기 제2배선 각각은,
    상기 제1부분과 상기 제3부분 사이에 마련되며, 제3의 이격 거리로 서로 병행하는 제4부분과,
    상기 제4부분과 상기 제1부분 사이에 마련되며, 서로의 이격 거리가 상기 제1 이격 거리, 상기 제2 이격 서리 및 상기 제3 이격 거리보다도 크게 되는 방향으로 마련된 제5부분을 더 가지는, 반도체 장치
  13. 제12항에 있어서,
    상기 제1부분, 상기 제2부분, 상기 제3부분, 상기 제4부분, 상기 제5부분은, 상기 복수의 내부 단자와 같은 배선층에 형성되어 있는, 반도체 장치
  14. 제13항에 있어서,
    상기 제1배선 및 제2배선이 각각 가지는 상기 제3부분 및 상기 제5부분은, 상기 제1부분에 대해서 교차하는 방향으로 이어지는 교차 부분과, 상기 제1부분, 상기 제2부분, 또는 상기 제4부분과 병행하도록 이어지는 병행부분을 더 가지는, 반도체 장치
  15. 제14항에 있어서,
    상기 제5부분은, 상기 제3부분보다도 상기 제1내부단자 또는 상기 제2내부단자에 가까운 위치에 마련되며,
    상기 제5부분의 병행 부분의 길이는, 상기 제3부분의 병행 부분의 길이보다도 긴, 반도체 장치
  16. 청구항 9에 있어서,
    상기 제1배선 및 상기 제2배선이 각각 가지는 상기 제3부분의 사이에는, 상기 제1배선 및 상기 제2배선과 분리한 제1도체패턴이 형성되어 있는, 반도체 장치
  17. 제1면, 상기 제1면에 형성된 복수의 내부 단자, 상기 제1면과는 반대측의 제2면 및 상기 제2면에 형성되고, 또한, 상기 복수의 내부 단자와 각각 전기적으로 접속된 복수의 외부 단자 및 상기 복수의 내부 단자와 상기 복수의 외부 단자를 각각 이어주는 복수의 배선을 가지는 배선 기판과.
    복수의 패드를 갖고, 상기 배선 기판의 상기 제1면 상에 탑재된 반도체 칩과,
    상기 복수의 패드와, 상기 복수의 내부 단자를 각각 전기적으로 접속하는 복수의 도전성 부재를 포함하며,
    상기 복수의 패드는, 제1패드와, 상기 제1패드의 옆에 위치하는 제2패드를 가지며,
    상기 복수의 내부 단자는, 상기 복수의 도전성 부재 중 제1도전성 부재를 통해서 상기 제1패드와 전기적으로 접속되는 제1내부단자와, 상기 복수의 도전성 부재 중 제2도전성 부재를 통해서 제2패드와 전기적으로 접속되며, 또한, 상기 제1내부단자의 옆에 위치하는 제2내부단자를 가지며,
    상기 복수의 배선은, 차동 신호를 전송하는 차동쌍을 구성하고, 상기 제1내부단자에 이어지는 제1배선과, 상기 제2내부단자에 이어지는 제2배선을 가지며,
    평면에서 보아, 상기 제1배선 및 상기 제2배선 각각은,
    제1 이격 거리로 상호 병행하는 제1부분과,
    상기 제1부분과 같은 배선층에 마련되며, 서로의 이격 거리가 상기 제1 이격 거리보다도 크게 되는 방향으로 우회하여 마련된 제2부분을 가지며,
    상기 제1배선 및 상기 제2배선 각각은, 상기 제2부분에서, 서로 떨어지는 방향을 향하여 사행하고 있는, 반도체 장치
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