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KR20160100182A - Semiconductor device - Google Patents

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KR20160100182A
KR20160100182A KR1020150072640A KR20150072640A KR20160100182A KR 20160100182 A KR20160100182 A KR 20160100182A KR 1020150072640 A KR1020150072640 A KR 1020150072640A KR 20150072640 A KR20150072640 A KR 20150072640A KR 20160100182 A KR20160100182 A KR 20160100182A
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layer
nitride semiconductor
group iii
iii nitride
semiconductor layer
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KR1020150072640A
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Korean (ko)
Inventor
겐 사토
Original Assignee
산켄덴키 가부시키가이샤
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides

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Abstract

(과제) 본 발명은, 버퍼층 내에 있어서 2차원 전자가스의 발생을 억제 또는 저지할 수 있는 반도체 장치를 제공한다.
(해결수단) 반도체 장치는, 기판과, 기판 위에 3족 질화물로 이루어지는 제1층과 제1층 위에 배치되고 3족 질화물로 이루어지는 제2층이 교대로 배치된 버퍼층을 포함하고, 제2층에 있어서의 변형 격자 사이의 거리가 제2층을 구성하는 재료가 완화된 상태의 격자 사이의 거리보다 작다.The present invention provides a semiconductor device capable of suppressing or preventing generation of two-dimensional electron gas in a buffer layer.
A semiconductor device includes a substrate, a first layer of Group III nitride on the substrate, a second layer of Group III nitride disposed on the first layer, and a buffer layer alternately arranged on the substrate, Is less than the distance between the gratings in the relaxed state of the material constituting the second layer.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은, 반도체 장치(半導體 裝置)에 관한 것으로서 특히 질화물 반도체층(窒化物 半導體層)을 구비하는 반도체 장치에 관한 것이다.
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a nitride semiconductor layer

질화물 반도체층은 저렴한 실리콘 기판(silicon 基板) 위에 또는 사파이어 기판(sapphire 基板) 위에 형성되는 것이 일반적이다. 그러나 이들 기판의 격자정수(格子定數)와 3족 질화물 반도체층의 격자정수는 서로 많이 다르고 또한 기판과 3족 질화물 반도체층의 열팽창계수(熱膨脹係數)도 서로 다르다. 이 때문에 기판 위에 에피택셜 성장(epitaxial 成長)에 의하여 형성된 3족 질화물 반도체층에 큰 변형 에너지(strain energy)가 발생한다. 그 결과 3족 질화물 반도체층에 크랙(crack)의 발생이나 결정품질(結晶品質)의 저하가 발생하기 쉽다. 상기 문제를 해결하기 위하여 실리콘 기판과 3족 질화물 반도체로 이루어지는 능동층(能動層)과의 사이에 3족 질화물 반도체층을 적층한 버퍼층(buffer層)을 배치하는 방법이 제안되어 있다(예를 들면 특허문헌1을 참조). 특허문헌1의 버퍼층을 구비하는 반도체 장치를 도2에 나타낸다. 도2에 있어서, 버퍼층(2)은 실리콘 기판(1)과 능동층(3)의 사이에 배치되어 있고, 버퍼층(2)은, AIN으로 이루어지는 제1층(8)과 GaN으로 이루어지는 제2층(9)을 구비한다. 제2층(9)의 두께를 제1층(8)의 두께보다 두껍게 하면, 제1층(8)과 제2층(9)의 격자부정(格子不整) 차이 및 제1층(8)과 기판(1)의 열팽창계수 차이에 기인하여 제1층(8)에 발생하는 변형의 크기를 제2층(9)에 크랙이 발생하지 않을 정도로 억제하는 것 및 채널층(10)의 전자농도(電子濃度)를 고농도로 유지하는 것에 있어서 유리하게 되는 것이 기재되어 있다.
The nitride semiconductor layer is generally formed on an inexpensive silicon substrate or on a sapphire substrate. However, the lattice constants of these substrates and the lattice constants of the Group III nitride semiconductor layers are very different from each other, and the thermal expansion coefficients (thermal expansion coefficients) of the substrate and the Group III nitride semiconductor layers are also different from each other. Therefore, large strain energy is generated in the Group III nitride semiconductor layer formed by epitaxial growth on the substrate. As a result, generation of cracks and deterioration of crystal quality (crystal quality) are likely to occur in the Group III nitride semiconductor layer. In order to solve the above problem, a method has been proposed in which a buffer layer (a buffer layer) is formed by laminating a Group III nitride semiconductor layer between a silicon substrate and an active layer (active layer) made of a Group III nitride semiconductor Patent Document 1). A semiconductor device having a buffer layer of Patent Document 1 is shown in Fig. 2, the buffer layer 2 is disposed between the silicon substrate 1 and the active layer 3, and the buffer layer 2 includes a first layer 8 made of AIN and a second layer 8 made of GaN. (9). If the thickness of the second layer 9 is made thicker than the thickness of the first layer 8, the difference in lattice mismatch between the first layer 8 and the second layer 9, The amount of deformation occurring in the first layer 8 due to the difference in thermal expansion coefficient of the substrate 1 is suppressed to such an extent that cracks do not occur in the second layer 9 and the electron density of the channel layer 10 Electron concentration) at a high concentration.

: 일본국 공개특허 특개2003-059948호 공보Japanese Patent Application Laid-Open No. 2003-059948

그러나 선행문헌에서는, AIN으로 이루어지는 제1층(8)과 GaN으로 이루어지는 제2층(9)의 계면(界面) 근방의 제2층(9) 내에 발생하는 2차원 전자가스(2次元 電子gas)의 발생을 억제 또는 저지할 수 없었다. 그 결과 반도체 장치에 있어서 두께방향의 내압(耐壓)이 원하는 정도까지 얻어지지 않고 또 기판과 전극 사이의 용량이 증대되어 고속동작을 실현할 수 없었다.However, in the prior art, a two-dimensional electron gas (two-dimensional electron gas) generated in the second layer 9 near the interface between the first layer 8 made of AIN and the second layer 9 made of GaN, Can not be suppressed or prevented. As a result, in the semiconductor device, the withstand voltage in the thickness direction can not be obtained to the desired degree, and the capacity between the substrate and the electrode is increased, and high speed operation can not be realized.

본 발명은 상기 문제점을 해결하여, 2차원 전자가스의 발생을 억제 또는 저지할 수 있는 반도체 장치를 제공하는 것이다.
The present invention solves the above problems and provides a semiconductor device capable of suppressing or preventing the generation of two-dimensional electron gas.

상기 과제를 해결하여 상기 목적을 달성하기 위한 본 발명은, 기판과, 기판 위에 3족 질화물로 이루어지는 제1층과 제1층 위에 배치되고 3족 질화물로 이루어지는 제2층이 교대로 배치된 버퍼층을 포함하고, 제2층에 있어서의 변형 격자 사이 거리가 상기 제2층을 구성하는 재료가 완화된 상태의 격자 사이 거리보다 작은 것을 특징으로 하는 반도체 장치에 관한 것이다.
According to an aspect of the present invention, there is provided a nitride semiconductor light emitting device including a substrate, a first layer formed of a Group III nitride on the substrate, and a second layer disposed on the first layer and made of a Group III nitride, And the distance between the strain gauges in the second layer is smaller than the distance between gratings in which the material constituting the second layer is relaxed.

본 발명에 의하면, 2차원 전자가스의 발생을 억제 또는 저지할 수 있는 반도체 장치를 제공할 수 있다.
According to the present invention, it is possible to provide a semiconductor device capable of suppressing or preventing generation of two-dimensional electron gas.

도1은, 본 발명의 실시예1에 관한 구조의 도면이다.
도2는, 종래의 구조에 관한 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing a structure according to a first embodiment of the present invention. Fig.
2 is a diagram related to a conventional structure.

이하에서는, 본 발명의 실시형태가 되는 구조에 대하여 설명한다. 이하에 나타내는 실시형태는 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은 각 구성부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허청구범위에 있어서 다양한 변경을 할 수 있다.Hereinafter, the structure of the embodiment of the present invention will be described. The embodiments described below illustrate an apparatus and method for embodying the technical idea of the present invention, and the technical idea of the present invention does not specify the arrangement of the respective constituent parts and the like. The technical spirit of the present invention can make various changes in the claims.

(실시예1)(Example 1)

도1에 나타내는 본 발명의 실시예1에 관한 HEMT(High Electron Mobility Transistor)(100)는, 실리콘(Si)으로 구성되는 기판(基板)(1)과, 기판(1) 위에 형성되고 AIXGa1 - XN으로 구성되는 제1의 3족 질화물 반도체층(20)과 AIYGa1 - YN으로 구성되는 제2의 3족 질화물 반도체층(30)을 교대로 적층(積層)하여 형성되는 버퍼층(buffer層)(40)(다층 버퍼층(多層 buffer層))과, 버퍼층(40) 위에 형성되고 예를 들면 GaN 등의 3족 질화물 반도체층으로 구성되는 채널층(channel層)(10)과, 채널층(10) 위에 형성되고 AIGaN 등의 3족 질화물 반도체층으로 구성되는 배리어층(barrier層)(12)과, 배리어층(12) 위에 형성되고 소정의 개구(開口)를 구비하는 실리콘 산화막 또는 실리콘 질화막 등의 절연막(絶緣膜)(7)과, 절연막(7)의 개구를 통하여 배리어층(12) 위에 형성되는 게이트 전극(gate 電極)(6), 소스 전극(source 電極)(4) 및 드레인 전극(drain 電極)(5)을 구비한다. 채널층(10)과 배리어층(12)은 헤테로 접합(hetero 接合)되고, 채널층(10)에 있어서 배리어층(12)에 가까운 영역은, 헤테로 접합에 의거하여 2차원 전자가스(2次元 電子gas)(2DEG)를 발생시키고 있다. 본 실시예에 있어서, 채널층(10)과 배리어층(12)을 합하여 주반도체 영역(主半導體 領域)(3)이라고 바꾸어 말할 수 있다. 다만 AIGaN으로 구성되는 스페이서 층(spacer層)(11)이, 채널층(10)과 배리어층(12)의 사이에 형성되더라도 좋다. 그 경우에는 스페이서층(11)을 포함시켜서 주반도체 영역(3)이라고 바꾸어 말할 수 있다.HEMT (High Electron Mobility Transistor) (100) according to the first embodiment of the present invention shown in Figure 1, is formed on a substrate (基板) (1) and the substrate (1) consisting of a silicon (Si) AI X Ga 1 - Group III nitride semiconductor layer 20 of the first consisting of the X N and AI Y Ga 1 - Y 3 group of the second consisting of N which is formed by laminating (積層) alternately a nitride semiconductor layer 30 A buffer layer 40 (a multilayer buffer layer), a channel layer 10 formed on the buffer layer 40 and composed of a group III nitride semiconductor such as GaN, A barrier layer 12 formed on the channel layer 10 and made of a Group III nitride semiconductor such as AIGaN and a silicon oxide film 12 formed on the barrier layer 12 and having a predetermined opening, A gate electrode 6 formed on the barrier layer 12 through the opening of the insulating film 7 and a gate electrode 6 formed on the source electrode s (anode electrode) 4 and a drain electrode (drain electrode) 5. The channel layer 10 and the barrier layer 12 are heterojunctioned and the region near the barrier layer 12 in the channel layer 10 is a two dimensional electron gas based on the heterojunction gas (2DEG). In this embodiment, the channel layer 10 and the barrier layer 12 are collectively referred to as a main semiconductor region (main semiconductive region) 3. However, a spacer layer (11) composed of AIGaN may be formed between the channel layer (10) and the barrier layer (12). In this case, the spacer layer 11 may be included and be referred to as a main semiconductor region 3.

본 실시예에 관한 HEMT(100)에 있어서, AIXGa1 - XN으로 구성되는 제1의 3족 질화물 반도체층(20)과 AIYGa1 - YN으로 구성되는 제2의 3족 질화물 반도체층(30)은 0 ≤ Y < X ≤ 1의 관계에 있다. 제1의 3족 질화물 반도체층(20)은 예를 들면 AIN으로 구성되고, 결정축(結晶軸) a 및 c의 격자정수(格子定數)는 실리콘으로 이루어지는 기판(1)의 격자정수보다 작은 값(예를 들면 a축에서 0.311nm, c축에서 0.498nm)이다. 제1의 3족 질화물 반도체층(20)의 두께는 3nm∼10nm이며 예를 들면 5nm이다. 또한 제2의 3족 질화물 반도체층(30)은 밴드 갭 에너지(band gap energy)가 제1의 3족 질화물 반도체층(20)보다 작은 예를 들면 GaN으로 구성되고, 제2의 3족 질화물 반도체층(30)의 두께는 제1의 3족 질화물 반도체층(20)보다 얇게 형성되어 있어, 1nm∼5nm이며 예를 들면 3nm이다. 제2의 3족 질화물 반도체층(30)의 두께를 제1의 3족 질화물 반도체층(20)보다 얇게 형성함으로써 제1의 3족 질화물 반도체층(20)에 인장 변형(tensile strain)을 억제하고, 반대로 제2의 3족 질화물 반도체층(30)에 압축 변형을 발생시킨다. 제2의 3족 질화물 반도체층(30)의 결정축 a 및 c의 격자정수는, 제1의 3족 질화물 반도체층(20)의 격자정수보다 크고 또한 기판(1)의 격자정수보다 작은 값이지만, 제2의 3족 질화물 반도체층(30)의 격자가 완화된 상태(완화된 상태에 있어서 예를 들면 a축에서 0.318nm, c축에서 0.518nm)보다 작은 변형 격자 사이의 거리를 구비하고 있다.In the HEMT (100) of the present example, AI X Ga 1 - 3 group of the first consisting of the X N nitride semiconductor layer 20 and the AI Y Ga 1 - 3-nitride of the second consisting of Y N The semiconductor layer 30 has a relationship of 0? Y <X? 1. The first Group III nitride semiconductor layer 20 is made of, for example, AIN, and the lattice constants of the crystal axes a and c are smaller than the lattice constant of the substrate 1 made of silicon (For example, 0.311 nm in the a-axis and 0.498 nm in the c-axis). The first Group III nitride semiconductor layer 20 has a thickness of 3 nm to 10 nm, for example, 5 nm. In addition, the second III-nitride semiconductor layer 30 is made of, for example, GaN having a band gap energy smaller than that of the first III-nitride semiconductor layer 20, and the second III- The layer 30 is formed to be thinner than the first Group III nitride semiconductor layer 20, and is 1 nm to 5 nm, for example, 3 nm. By forming the second III-nitride semiconductor layer 30 to be thinner than the first III-nitride semiconductor layer 20, the tensile strain of the first III-nitride semiconductor layer 20 is suppressed On the other hand, compressive deformation occurs in the second Group III nitride semiconductor layer 30. The lattice constants of the crystal axes a and c of the second Group III nitride semiconductor layer 30 are larger than the lattice constant of the first Group III nitride semiconductor layer 20 and smaller than the lattice constant of the substrate 1, And a distance between the strain gauges in which the lattice of the second Group III nitride semiconductor layer 30 is relaxed (in the relaxed state, for example, 0.318 nm in the a-axis and 0.518 nm in the c-axis).

이에 따라 AIN으로 구성되는 제1의 3족 질화물 반도체층(20)이 받는 인장 변형이, 제1의 3족 질화물 반도체층(20)과 제2의 3족 질화물 반도체층(30)의 계면(界面) 근방에 발생하는 2차원 전자가스층을 형성하지 않을 정도로 완화된다. 한편 GaN으로 구성되는 제2의 3족 질화물 반도체층(30)에 있어서 압축 변형이 발생함으로써 피에조 전계(piezo 電界)는 제2의 3족 질화물 반도체층(30)의 자발분극(自發分極)과 역방향으로 발생한다. 따라서 AIN으로 구성되는 제1의 3족 질화물 반도체층(20)과 GaN으로 구성되는 제2의 3족 질화물 반도체층(30)의 계면 근방의 제2의 3족 질화물 반도체층(30) 내에 2차원 전자가스층이 형성되는 것을 억제 또는 저지할 수 있다.As a result, tensile deformation of the first Group III nitride semiconductor layer 20 made of AIN is suppressed at the interface between the first Group III nitride semiconductor layer 20 and the second Group III nitride semiconductor layer 30 The two-dimensional electron gas layer is not formed. On the other hand, when compressive deformation is generated in the second III-nitride semiconductor layer 30 made of GaN, the piezoelectric field is opposite to the spontaneous polarization of the second III-nitride semiconductor layer 30 . Therefore, in the second III-nitride semiconductor layer 30 in the vicinity of the interface between the first III-nitride semiconductor layer 20 made of AIN and the second III-nitride semiconductor layer 30 made of GaN, The formation of the electron gas layer can be suppressed or prevented.

또 제2의 3족 질화물 반도체층(30)은 GaN층인 예를 나타내었지만, AIYGa1 -YN(단 0 ≤ Y < X ≤ 1)이더라도 좋다. 이 경우에 제2의 3족 질화물 반도체층(30)이 GaN인 경우와 비교하여 제2의 3족 질화물 반도체층(30)에 발생하는 변형은 작아지게 되지만, 본 실시예의 효과를 얻을 수 있다. 또한 제1의 3족 질화물 반도체층(20)은 임계막(臨界膜) 두께 이상인 것이 바람직하다. 또한 제2의 3족 질화물 반도체층(30)은 임계막 두께 이하인 것이 바람직하다.In addition, although the second Group III nitride semiconductor layer 30 is an example of a GaN layer, AI Y Ga 1 -Y N (where 0? Y? X? 1) may be used. In this case, the strain generated in the second Group III nitride semiconductor layer 30 becomes smaller as compared with the case where the second Group III nitride semiconductor layer 30 is GaN, but the effect of the present embodiment can be obtained. In addition, the first Group III nitride semiconductor layer 20 is preferably thicker than the critical film thickness. Further, the second Group III nitride semiconductor layer 30 preferably has a critical thickness or less.

또한 기판(1) 위에 초기층(初期層)(1a)을 형성하고, 그 위에 버퍼층(40)을 형성하더라도 좋다. 초기층(1a)이 AIN으로 구성되는 경우에 버퍼층에 있어서의 격자정수는 AIN에 가깝게 되기 때문에, GaN으로 구성되는 제2의 3족 질화물 반도체층(30)은 큰 변형이 형성된다. 따라서 제2의 3족 질화물 반도체층(30)의 두께를 제1의 3족 질화물 반도체층(20)보다 얇게 형성함으로써, 제1의 3족 질화물 반도체층(20)과 제2의 3족 질화물 반도체층(30)의 계면 근방의 제2의 3족 질화물 반도체층(30) 내에 2차원 전자가스층이 형성되는 것을 억제 또는 저지할 수 있다. 버퍼층(40)으로서 제1의 3족 질화물 반도체층(20)과 제2의 3족 질화물 반도체층(30)이 교대로 적층되어 형성되는 다층 버퍼를 예로 들어 설명하였지만, 기판(1) 위에 복수의 다층 버퍼를 구비하고, 상측 다층 버퍼와 하측 다층 버퍼의 사이에 GaN 등의 두꺼운 단층(單層)을 삽입한 주지의 간헐 버퍼(間歇 buffer)에 있어서의 다층 버퍼로서, 본 발명에 적용하더라도 좋다.
The initial layer (initial layer) 1a may be formed on the substrate 1, and the buffer layer 40 may be formed thereon. In the case where the initial layer 1a is made of AIN, the lattice constant in the buffer layer is close to AIN, so that a large deformation is formed in the second III-nitride semiconductor layer 30 made of GaN. Therefore, by forming the second III-nitride semiconductor layer 30 to be thinner than the first III-nitride semiconductor layer 20, the first III-nitride semiconductor layer 20 and the second III- The formation of the two-dimensional electron gas layer in the second Group III nitride semiconductor layer 30 in the vicinity of the interface of the layer 30 can be suppressed or prevented. Layer buffer in which the first Group III nitride semiconductor layer 20 and the second Group III nitride semiconductor layer 30 are alternately stacked and formed as the buffer layer 40 has been described as an example, Layer buffers in a known intermittent buffer having a multilayer buffer and a thick single layer such as GaN inserted between the upper multilayer buffer and the lower multilayer buffer may be applied to the present invention.

1 : 기판
3 : 주반도체 영역
4 : 소스 전극
5 : 드레인 전극
6 : 게이트 전극
7 : 절연막
10 : 채널층
11 : 스페이서층
12 : 배리어층
20 : 제1의 3족 질화물 반도체층
30 : 제2의 3족 질화물 반도체층
40 : 버퍼층1: substrate
3: main semiconductor area
4: source electrode
5: drain electrode
6: gate electrode
7: Insulating film
10: channel layer
11: spacer layer
12: barrier layer
20: a first Group III nitride semiconductor layer
30: a second group III nitride semiconductor layer
40: buffer layer

Claims (4)

기판(基板)과, 상기 기판 위에 3족 질화물로 이루어지는 제1층과 상기 제1층 위에 배치되고 3족 질화물로 이루어지는 제2층이 교대로 배치된 버퍼층(buffer層)을 포함하고, 상기 제2층에 있어서의 변형 격자 사이의 거리가 상기 제2층을 구성하는 재료가 완화된 상태의 격자 사이의 거리보다 작은 것을 특징으로 하는 반도체 장치(半導體 裝置).
A semiconductor device comprising: a substrate (substrate); and a buffer layer (buffer layer) on which a first layer of Group III nitride and a second layer of Group III nitride disposed on the first layer are alternately arranged, Wherein the distance between the strain gaps in the layer is smaller than the distance between the gratings in the material in which the material constituting the second layer is relaxed.
제1항에 있어서,
상기 제2층은, 상기 제1층보다 격자정수(格子定數)가 크고, 상기 제1층보다 얇은 두께를 구비하는 것을 특징으로 하는 반도체 장치.
The method according to claim 1,
Wherein the second layer has a larger lattice constant than the first layer and a thickness thinner than the first layer.
기판과, 상기 기판 위에 3족 질화물로 이루어지는 제1층과 상기 제1층 위에 배치되며 상기 제1층보다 격자정수가 크고 상기 제1층보다 얇은 두께를 구비하는 3족 질화물로 이루어지는 제2층이 교대로 배치된 버퍼층(buffer層)을 구비하는 반도체 장치.
And a second layer of Group III nitride disposed on the first layer and having a lattice constant greater than that of the first layer and having a thickness less than that of the first layer, A semiconductor device comprising a buffer layer (buffer layer) arranged alternately.
제1항 내지 제3항 중 어느 하나의 항에 있어서,
상기 제1층이 임계막(臨界膜) 두께 이상이고, 상기 제2층이 임계막 두께 이하인 것을 특징으로 하는 반도체 장치.4. The method according to any one of claims 1 to 3,
Wherein the first layer is at least a critical film thickness and the second layer is at or below a critical film thickness.
KR1020150072640A 2015-02-13 2015-05-26 Semiconductor device Ceased KR20160100182A (en)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (en) 2001-08-20 2003-02-28 Sanken Electric Co Ltd Semiconductor device and production method therefor

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