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KR20160050121A - 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터 - Google Patents

다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터 Download PDF

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KR20160050121A
KR20160050121A KR1020140147066A KR20140147066A KR20160050121A KR 20160050121 A KR20160050121 A KR 20160050121A KR 1020140147066 A KR1020140147066 A KR 1020140147066A KR 20140147066 A KR20140147066 A KR 20140147066A KR 20160050121 A KR20160050121 A KR 20160050121A
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KR
South Korea
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target
memory
distance
sampling clock
dds
Prior art date
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Ceased
Application number
KR1020140147066A
Other languages
English (en)
Inventor
이일근
이종필
Original Assignee
한남대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한남대학교 산학협력단 filed Critical 한남대학교 산학협력단
Priority to KR1020140147066A priority Critical patent/KR20160050121A/ko
Publication of KR20160050121A publication Critical patent/KR20160050121A/ko
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Abstract

본 발명은 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터에 관한 것으로서, 더욱 상세하게는 ADC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사되며, 거리제어 해상도도 기존방식에 비하여 크게 개선된 성능을 제공할 수 있는 고해상도 레이더 표적 시뮬레이터에 관한 것이다.

Description

다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터{High Resolution Target simulator with Dual Sampling Clock Rates.}
본 발명은 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터에 관한 것으로서, 더욱 상세하게는 ADC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사되며, 거리제어 해상도도 기존방식에 비하여 크게 개선된 성능을 제공할 수 있는 고해상도 레이더 표적 시뮬레이터에 관한 것이다.
20Km 이상의 상공에서 수 십 센티미터 해상도의 영상 획득이 요구되는 SAR(Synthetic Aperture Radar)와 같은 성능이 요구되는 레이더 개발과정에서 사용되는 레이더 성능 검증용 시험장비 중 하나인 레이더 시험용 모의표적장치는 표적의 거리 및 레이더와 표적과의 상대속도에 따른 도플러주파수를 정확하게 모사하여야 한다.
하지만 표적거리 모의기에서 실제 이용되고 있는 거리 및 도플러 주파수 모사방식은 ADC(Analog To Digital Converter)로 샘플링하여 메모리에 저장된 데이터를 저장한 후, 샘플링 클럭 단위로 지연시킨 후 메모리 데이터를 읽어내어 신호를 발생함에 따라 지연시간 제어단위가 ADC샘플링 클럭의 주기보다 더 정밀하게 제어할 수 없다.
또한, 도플러 주파수 모사는 표적의 거리 모사와 독립된 국부발생기에서 주파수를 변경함으로써 표적의 거리가 변경되는 시간영역에서는 위상왜곡이 발생하여 레이더 모의표적신호 품질이 저하된다.
최근에는 거리제어 값에 따른 위상보정에 의한 단점 보완을 시도한 방식들이 제안되었으나 계산과 보정방법이 복잡하여 구현하는데 어려움이 따른다.
도 1은 종래의 단일 샘플링 클럭을 사용한 표적거리 모의기의 블록도이다.
도 1에 도시한 바와 같이, 레이더 시험용 모의표적장치는 표적의 거리, 이동속도에 따라 표적신호의 지연시간, 도플러 주파수 및 신호세기를 모사하여야 한다.
종래에는 이러한 표적거리 모의기 구현 시 동일한 값의 ADC 클럭과 DAC 클럭을 사용하도록 구성된 방식이 주로 사용되어 왔다.
즉, 레이더 신호가 입력되면 500MHz의 ADC 클럭으로 샘플링한 후, 획득된 데이터를 FPGA 내부에 있는 메모리에 저장한다.
그 다음 일정시간 지연 후 동일 클럭 값을 가지는 DAC를 이용하여 모의표적신호를 발생시킨다.
이동표적신호를 모사 시 표적신호의 지연시간이 ADC 샘플링 클럭의 1 주기보다 작을 때에는 지연시간에 변화가 없고, 표적신호의 지연시간이 누적되어 ADC 샘플링 클럭의 1 주기보다 커지면 1개의 지연시간 셀을 변화시킨다.
표적신호는 초기거리 및 이동속도에 따라 지연시간을 변화시켜야 하며, 표적의 거리에 따른 표적신호의 지연시간을 계산하는 하기의 수식 1을 사용할 수 있다.
Figure pat00001
<수식1>
도 2와 같이 표적정보가 주어졌을 때 수식 1을 이용하여 이동표적의 지연시간 모의를 위한 시나리오 계산을 수행하면 도 3과 같은 이론적인 결과를 얻을 수 있다.
하지만 이와 같은 계산방식은 모의기의 하드웨어 특성인 DAC의 샘플링 클럭 정보가 반영되지 않은 이상적인 방법에 의해 얻어진 결과를 제공하게 되는데 실제 이 방식을 이용하여 지연시간을 계산하면 이상적인 지연시간과 상당한 차이의 오차가 발생한다.
도 4는 DAC의 샘플링 클럭을 500MHz로 정의된 하드웨어에서의 전파지연 시간이 2usec가 발생되어 이로 인해 모의표적신호의 이동거리 및 표적거리 오차가 야기됨을 확인할 수 있다.
구체적인 적용 예제로서 표적이 3초 동안 이동할 때에 실제 적용된 기존의 단일 샘플링 클럭 이용방식에 의한 표적 거리 모의기에 의한 지연시간과 이상적인 계산 결과와의 차이를 구해보면 도 5 및 도 6과 같이 펄스번호 변화에 따른 지연시간과 지연시간 오차가 각각 발생하게 된다.
기존의 모의표적장치에서 이용하고 있는 단일 샘플링 클럭 방식의 거리 및 도플러 주파수 모의기는 지연시간 오차로 인한 표적 거리 오차를 발생시키게 된다. 즉, 기존의 표적거리 모의기는 ADC로 획득하여 디지털 메모리에 저장된 데이터 복원 시 DAC클럭을 기준으로 시간을 지연시킨 후 거리변화에 따라 지연시간을 변
경하는 방식으로 표적신호의 이동거리를 모사함으로써, 근본적으로 표적신호의 거리제어를 DAC 클럭 단위보다 더 작은 단위로는 제어하기가 어려워 최근 개발되는 고해상도의 레이더 시험에 적합하지 않았다.
따라서, ADC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사할 수 있는 시뮬레이터의 제공이 필요하였다.
대한민국 특허출원번호 10-2011-0022611호(2011.03.15)
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 감안하여 제안된 것으로서, 본 발명의 목적은 DC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사되며, 거리제어 해상도도 기존방식에 비하여 크게 개선된 성능을 제공할 수 있는 고해상도 레이더 표적 시뮬레이터를 제공하는데 있다.
본 발명이 해결하고자 하는 과제를 달성하기 위하여, 본 발명의 일실시예에 따른 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터는,
레이더 신호가 입력되면 500MHz의 샘플링 클럭으로 아날로드 신호를 디지털 데이터로 변환하여 메모리에 저장시키기 위한 ADC(200)와;
지연 시간을 계산하여 시간 지연을 수행하기 위한 Range Delay 컨트롤블록(110)과,
메모리의 데이터를 DAC로 제공하기 위한 메모리 컨트롤블록(120)과,
상기 ADC에서 제공된 디지털 데이터를 저장하기 위한 메모리(130)와,
제1DDS와 제2DDS에 주파수 제어데이터를 제공하기 위한 DDS 컨트롤블록(140)을 포함하여 구성되는 에프피지에이(FPGA, 100)와;
상기 DDS 컨트롤블록으로부터 주파수 제어데이터를 제공받아 서로 다른 샘플링 클럭을 발생시켜 ADC와 DAC에 각각 공급하기 위한 제1DDS(300) 및 제2DDS(400)와;
상기 메모리의 디지털 데이터를 아날로그 신호로 변환하기 위한 DAC(500);을 포함하여 구성되어 본 발명의 과제를 해결하게 된다.
이상의 구성 및 작용을 지니는 본 발명에 따른 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터는,
DC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사하는 효과와, 거리제어 해상도도 기존방식에 비하여 크게 개선된 성능을 제공할 수 있게 된다.
도 1은 종래의 단일 샘플링 클럭 사용시 표적거리 시뮬레이터의 블록도이다.
도 2는 표적 정보의 예이며, 도 3은 이론적 표적의 지연시간 계산 결과값이다.
도 4는 종래의 단일 샘플링 클럭 이용 방식에 의한 지연시간 시뮬레이션 결과값이며, 도 5는 종래의 단일 샘플링 클럭 방식의 표적거리 시뮬레이터를 이용한 지연시간을 모사한 도면이다.
도 6은 종래 단일 샘플링 클럭 방식의 표적거리 시뮬레이터 이용시 발생한 지연시간의 오차 도면이다.
도 7은 본 발명의 일실시예에 따른 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터의 블록도이며, 도 8은 FPGA를 이용한 표적거리 발생용 메모리 제어기 상세 블록도이며, 도 9는 본 발명의 고해상도 표적거리 시뮬레이터 형상이다.
도 10은 기본적 표적의 거리 제어 방식이며, 도 11은 본 발명의 표적거리 시뮬레이터 이동거리 제어 방식이다.
도 12는 종래 및 본 발명 방식의 표적거리 시뮬레이터를 이용한 지연시간 모사를 비교한 도면이며, 도 13은 종래 및 본 발명 방식의 표적거리 시뮬레이터를 이용한 지연시간 오차를 비교한 도면이다.
이하, 본 발명에 의한 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터의 실시예를 통해 상세히 설명하도록 한다.
일반적으로 고해상도 표적거리 모의기는 모의표적발생장치의 핵심 구성품으로서 모의표적신호의 거리에 따른 지연시간과 이동속도에 따른 이동 지연시간 및 도플러 주파수를 적용한다.
도 7은 본 발명의 일실시예에 따른 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터의 블록도이다.
도 7에 도시한 바와 같이, 본 발명인 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터는 ADC(200), 에프피지에이(FPGA, 100), 제1DDS(300) 및 제2DDS(400), DAC(500)를 포함하여 구성된다.
즉, ADC(200)는 레이더 신호가 입력되면 500MHz의 샘플링 클럭으로 아날로그 신호를 디지털 데이터로 변환하여 메모리에 저장시키게 된다.
상기 에프피지에이(FPGA, 100)는 지연 시간을 계산하여 시간 지연을 수행하기 위한 Range Delay 컨트롤블록(110)과, 메모리의 데이터를 DAC로 제공하기 위한 메모리 컨트롤블록(120)과, 상기 ADC에서 제공된 디지털 데이터를 저장하기 위한 메모리(130)와, 제1DDS와 제2DDS에 주파수 제어데이터를 제공하기 위한 DDS 컨트롤블록(140)을 포함하여 구성되게 된다.
이때, 제1DDS(300) 및 제2DDS(400)는 상기 DDS 컨트롤블록으로부터 주파수 제어데이터를 제공받아 서로 다른 샘플링 클럭을 발생시켜 ADC와 DAC에 각각 공급하게 된다.
상기 DAC(500)는 메모리의 디지털 데이터를 아날로그 신호로 변환하게 되는 것이다.
동작 과정을 설명하자면, 레이더 신호가 입력되면 ADC에서 500MHz의 샘플링 클럭으로 아날로드 신호를 디지털 데이터로 변환하여 메모리에 저장한 다음 Range Delay Control 블록을 이용하여 수식 1에서 계산된 지연시간 만큼 시간지연을 수행한다.
지연된 데이터는 Memory control 블록의 제어를 받아 메모리의 데이터를 DAC에 전달하여 아날로그 신호로 변환함으로써 표적의 거리에 따른 지연시간이 적용된 표적신호가 만들어지게 된다.
이때, 제1DDS(300) 및 제2DDS(400)는 DDS Control 블록으로부터 각각의 주파수 제어데이터를 입력받아 서로 다른 샘플링 클럭을 발생하여 ADC와 DAC에 공급하게 된다.
다음은 본 시뮬레이터의 주요 파트로서 FPGA로 구현되어 있는 표적거리 발생용 메모리 제어기의 구성 및 동작원리를 설명한다.
도 8은 본 발명의 레이더 표적 시뮬레이터를 구성하는 표적거리 발생용 메모리 제어기인 에프피지에이 상세블록도이다.
즉, 파형저장 메모리, 거리지연회로 등으로 되어있으며, 파형저장 메모리를 제어하기 위해서 메모리 쓰기용 Address Counter와 읽기용 Address Counter로 이원화하여 메모리기에 저장된 시간과 읽어내는 시간의 차이를 이용하여 표적의 거리지연시간을 적용한다.
또한, 메모리 읽기주소용 Address Counter는 시작거리용 address counter와 이동거리용 address counter 분리하여 표적의 이동에 따른 지연시간 변화를 적용할 수 있도록 설계하였다.
시작거리용 address counter 값에 이동거리용 address counter의 데이터를 가산하게 되면 표적의 거리가 증가하고, 그와 반대로 시작거리용 address counter에서 이동거리용 address counter 값을 감산하게 되면 표적의 거리가 감소하게 된다.
여기에 사용하는 메모리 주소지정용 Address Counter는 최대값까지 반복적으로 계수되는 Ring buffer 형태로 구현된다.
지금까지 설명한 원리와 방식을 이용하여 제작된 이중샘플링 클럭을 이용한 고해상도 표적거리 시뮬레이터의 형상은 도 9와 같다.
다음은 표적거리 시뮬레이터를 활용한 표적거리구현 방안 및 성능분석 결과를 설명하기 위하여 먼저 도 10과 같이 표현되는 기본적 표적의 거리 제어 방식을 언급한다.
도 10의 (A)와 같이, 레이더 송신펄스가 시뮬레이터에 입력되면 ADC에서 500MHz의 샘플링 클럭의 1주기인 2nsec 마다 데이터를 획득하여 메모리에 저장한다.
본 시뮬레이터에서 사용된 메모리는 (B)와 같이 데이터가 계속 순환 저장되는 Ring buffer 방식으로 구현되었다.
이 경우 저장된 데이터를 읽어내기 전에 다시 쓰기동작이 이루어지면 표적신호 발생을 할 수 없게 된다.
따라서, 저장된 데이터가 덮어 써지기 전에 데이터를 읽어내어 신호를 발생해야 한다.
따라서, 메모리 최대 저장시간보다 더 긴 표적의 거리지연은 모사할 수 가 없다.
(C)는 모의표적신호를 1.5km의 거리모사를 할 경우 10usec 시간 지연 후 메모리의 데이터를 읽기 시작하고, (D)의 경우는 모의표적신호를 150km의 거리 모사를 할 때 1msec의 시간 지연 후 메모리의 데이터를 읽기 시작함을 설명하고 있다.
표적거리 시뮬레이터의 설계에서 최대 지연시간(최대 저장시간)은 메모리의 용량과 ADC 샘플링 클럭에 의해 결정되며, 수식 2와 같이 계산된다.
최대저장시간 = (11,700,000 bit / 18bit) * 2nsec = 1,300,000nsec <수식2>
다음은 도 11을 이용하여 본 발명에서 구성된 표적거리 시뮬레이터에서 표적의 이동에 따른 거리모의 방식에 대하여 설명한다.
거리 시뮬레이터로 입력된 레이더 송신 신호는 도 11 (A)에 보이는 바와 같이 ADC를 이용하여 500MHz 샘플링주파수로 데이터를 획득한 후 디지털 메모리에 저장한다.
도 11 (B)에서와 같이 저장된 데이터는 레이더 표적의 시작거리에 따라 시간을 지연한 후 데이터를 읽어내어 DAC를 이용하여 아날로그 신호로 변환한다.
이때, DAC클럭을 ADC클럭과 동일하게 제어하면 표적신호의 거리가 고정되며 도 11 (C)와 같이 DAC의 샘플링 클럭을 표적의 속도에 따라 표적의 수식 3과 같이 계산하여 제어하면 ADC샘플링 클럭과 DAC 샘플링 클럭의 시간 차이가 누적되어 거리가 이동하는 표적신호를 발생하게 된다.
마지막으로 도 11 (D)에 보이는 DAC의 샘플링 클럭은 수식 3과 같이 계산하여 얻어진다.
Figure pat00002
<수식3>
본 발명의 표적거리 시뮬레이터의 성능 분석을 위하여 앞의 도 2의 표적 관련 조건을 동일하게 적용한 후, 기존 방식의 시뮬레이터와 본 발명의 시뮬레이터를 각각 이용하여 시뮬레이션을 수행하였다.
즉, 표적이 3초 동안 이동할 때에 기존 방식과 본 발명의 방식의 표적 거리 시뮬레이터들을 이용하여 펄스번호 변화에 따른 지연시간과 지연시간 오차를 구한 결과가 도 12와 도 13에 각각 나타나 있다.
도 12에 도시한 바와 같이, 기존의 단일 샘플링 클럭을 이용하여 모사된 전파지연시간이 계단형태로 증가하는 것과 다르게 본 이중 샘플링 클럭을 이용한 표적거리 시뮬레이터는 도 13에 도시한 바와 같이, 전파지연시간이 선형특성을 가지고 증가되는 것을 확인할 수 있다.
도 13은 기존방식과 개선된 방식에 의해 모사된 전파지연시간의 오차가 그래프로 표현된 결과를 비교하여 보여주고 있다.
기존의 방식은 거리증가에 따른 전파지연시간이 제어 가능한 최소단위 주기로 반복적으로 증가/감소됨을 확인할 수 있으며 이에 반하여 이중 샘플링 클럭을 이용한 본 발명의 방식에서는 전파지연시간 오차가 기존방식에 비하여 상대적으로 매우 작게 발생됨을 확인할 수 있다.
즉, 기존에 방식으로 전파지연시간을 모사 했을 경우의 오차 RMS 값은 0.5859*10-9sec이고, 본 발명의 방식으로 전파지연시간을 모사 했을 경우의 오차 RMS 값은 0.0001*10-9sec이므로 본 발명 방식의 이중 샘플링 클럭을 이용한 고해상도 표적거리 시뮬레이터의 특성이 크게 개선됨을 확인할 수 있었다.
기존의 단일 샘플링 클럭 방식을 이용한 표적거리 시뮬레이터는 ADC로 획득하여 디지털 메모리에 저장된 데이터 복원 시 DAC클럭을 기준으로 시간을 지연시킨 후 거리변화에 따라 지연시간을 변경하는 방식으로 표적신호의 이동거리를 모사하게 되어 표적신호의 거리제어를 DAC 클럭 단위보다 더 작은 단위로의 제어가 어렵고, 거리 및 도플러 주파수 시뮬레이터는 지연시간 오차로 인한 표적 거리 오차를 발생시키게 된다.
따라서, 본 발명에서는 ADC 샘플링 클럭과 DAC 샘플링 클럭을 서로 다르게 제어하여 두 클럭의 누적된 차이에 의해서 표적의 이동거리가 자동으로 모사되며, 거리제어 해상도도 기존방식에 비하여 크게 개선된 성능을 보이는 고해상도 표적거리 시뮬레이터를 제공하게 된다.
본 발명을 활용하게 되면, 기존의 탐색 레이더뿐만 아니라, 고해상도 거리분해능이 요구되는 합성개구레이더, FMCW레이더 및 기상레이더 분야에서 레이더 개발 시 레이더 성능평가에 활용될 수 있을 것이다.
상기와 같은 내용의 본 발명이 속하는 기술분야의 당업자는 본 발명의 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시된 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구 범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 에프피지에이
200 : ADC
300 : 제1DDS
400 : 제2DDS
500 : DAC

Claims (3)

  1. 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터에 있어서,
    레이더 신호가 입력되면 500MHz의 샘플링 클럭으로 아날로드 신호를 디지털 데이터로 변환하여 메모리에 저장시키기 위한 ADC(200)와;
    지연 시간을 계산하여 시간 지연을 수행하기 위한 Range Delay 컨트롤블록(110)과,
    메모리의 데이터를 DAC로 제공하기 위한 메모리 컨트롤블록(120)과,
    상기 ADC에서 제공된 디지털 데이터를 저장하기 위한 메모리(130)와,
    제1DDS와 제2DDS에 주파수 제어데이터를 제공하기 위한 DDS 컨트롤블록(140)을 포함하여 구성되는 에프피지에이(FPGA, 100)와;
    상기 DDS 컨트롤블록으로부터 주파수 제어데이터를 제공받아 서로 다른 샘플링 클럭을 발생시켜 ADC와 DAC에 각각 공급하기 위한 제1DDS(300) 및 제2DDS(400)와;
    상기 메모리의 디지털 데이터를 아날로그 신호로 변환하기 위한 DAC(500);을 포함하여 구성됨으로써, 표적의 거리에 따른 지연시간이 적용된 표적 신호를 생성하는 것을 특징으로 하는 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터.
  2. 제 1항에 있어서,
    상기 DAC(500)의 샘플링 클럭은,
    하기의 계산식에 의해 계산되는 것을 특징으로 하는 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터.
    Figure pat00003

  3. 제 1항에 있어서,
    상기 에프피지에이(FPGA, 100)는,
    파형저장 메모리, 거리지연회로를 포함하고 있으며, 파형저장 메모리를 제어하기 위해서 메모리 쓰기용 Address Counter와 읽기용 Address Counter로 이원화하여 메모리에 저장된 시간과 읽어내는 시간의 차이를 이용하여 표적의 거리지연 시간을 적용하는 것을 특징으로 하는 다중 샘플링 클럭 주파수를 이용한 레이더 표적 시뮬레이터.
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