KR20160008973A

KR20160008973A - 신호 생성 장치, 액티브 케이블, 및 신호 생성 방법

Info

Publication number: KR20160008973A
Application number: KR1020150099052A
Authority: KR
Inventors: 마모루 오타케; 카즈요시 타케시타; 요시노리 아라이
Original assignee: 가부시키가이샤후지쿠라
Priority date: 2014-07-15
Filing date: 2015-07-13
Publication date: 2016-01-25
Anticipated expiration: 2035-07-13
Also published as: CN105323469B; JP5785643B1; CN105323469A; KR101619506B1; JP2016021709A

Abstract

본 신호 생성 장치는 PLL 회로 및 상기 PLL 회로를 제어하는 제어 회로를 포함하고, 상기 PLL 회로는 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하며, 각 동작 대역에서 록 했을 때, PLL 회로로의 입력 클럭 신호에 따른 출력 클럭 신호를 생성하고, 상기 제어 회로는 상기 파라미터의 설정을 PLL 회로가 록 될 때까지 순차적으로 변경한다.

Description

신호 생성 장치, 액티브 케이블, 및 신호 생성 방법{SIGNAL GENERATING DEVICE, ACTIVE CABLE, AND METHOD FOR SIGNAL GENERATING}

본 발명은 PLL 회로를 이용한 신호 생성 장치에 관한 것이다.

외부 기기로부터의 화상 신호 등을 취급하는 장치(예를 들면, 특허문헌 1의 전송 장치)에는 입력 클럭 신호에 따른 출력 클럭 신호를 생성하는 PLL(Phase Looked Loop) 회로가 널리 이용되고 있다.

일본 특허 공개 제2012－60522호 공보(2012년 3월 22일 공개)

상기와 같은 PLL 회로에는 다양한 외부 기기(카메라 등)의 입력 신호에 대응 가능한 것이 요구된다. 이에 대해서, PLL 회로의 동작 대역을 가변하여, 외부 기기로부터의 입력(주파수 등)을 판정하여 PLL 회로의 동작 대역을 설정하는 구성도 생각할 수 있으나, 외부 기기로부터의 입력을 판정하는 회로 등이 필요하게 되어 사이즈 및 비용의 증가를 초래한다.

본 발명에서는, 다양한 외부 기기의 입력에 대응할 수 있으며 사이즈 및 비용의 억제가 가능한 신호 생성 장치를 제공한다.

본 발명에 따른 신호 생성 장치는 PLL 회로 및 상기 PLL 회로를 제어하는 제어 회로를 포함하고, 상기 PLL 회로는 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하며, 각 동작 대역에서 록(lock) 했을 때 PLL 회로로의 입력 클럭 신호에 따른 출력 클럭 신호를 생성하고, 상기 제어 회로는 상기 파라미터의 설정을 PLL 회로가 록 될 때까지 순차적으로 변경하는 것을 특징으로 한다.

상기 구성에서는, 파라미터의 설정의 순차 변경에 의해 PLL 회로의 동작 대역이 순차적으로 변경되어 PLL 회로가 록 된다. 즉, 외부로부터 PLL 회로로의 입력 클럭 신호와 동작 대역이 적합한 파라미터의 설정에 있어서, 이 입력 클럭 신호에 따른 출력 클럭 신호를 얻을 수 있다. 이에 따라, 외부로부터의 입력을 판정하는 회로 등이 불필요해지고, 외부로부터의 다양한 입력에 대응할 수 있으며 사이즈 및 비용의 억제가 가능한 신호 생성 장치를 실현할 수 있다.

도 1은 실시 형태 1에 따른 전송 장치의 구성을 나타내는 블록도이다.
도 2는 제1 지터 클리너의 구성을 나타내는 블록도이다.
도 3은 파라미터의 구체적인 예를 나타내는 표이다.
도 4는 실시 형태 1에 따른 제1 지터 클리너의 최적화 처리를 나타내는 플로우차트이다.
도 5는 실시 형태 2에 따른 제1 지터 클리너의 최적화 처리를 나타내는 플로우 차트이다.
도 6은 실시 형태 3에 따른 제1 지터 클리너의 최적화 처리를 나타내는 플로우차트이다.
도 7은 실시 형태 3에 따른 제1 지터 클리너의 최적화 처리의 다른 예를 나타내는 플로우 차트이다.
도 8은 실시 형태 4에 따른 액티브 광케이블의 구성을 나타내는 블록도이다.
도 9는 실시 형태 4에 따른 최적화 처리의 필요 여부의 판단을 나타내는 플로우 차트이다.
도 10은 실시 형태 5에 따른 액티브 광케이블의 구성을 나타내는 블록도이다.
도 11은 실시 형태 6에 따른 최적화 처리를 나타내는 플로우 차트이다.

본 발명의 실시 형태에 대하여 도 1 내지 도 11에 기초하여 설명하면 이하와 같다.

[실시 형태 1]

도 1은 실시 형태 1에 따른 전송 장치의 구성을 나타내는 블록도이다. 도 1에 나타낸 바와 같이, 전송 장치(1)는 전송원 디바이스(2)(예를 들면, 카메라 또는 카메라에 탑재되는 카메라 보드)에 접속되는 송신부(10)(예를 들면, 카메라측 커넥터), 전송처 디바이스(3)(예를 들면, 그래버 또는 그래버에 탑재되는 그래버 보드)에 접속되는 수신부(20)(예를 들면, 그래버측 커넥터), 및 송신부(10) 및 수신부(20)를 접속하는 케이블(30)을 구비하며 전송 장치(1)가 액티브 케이블로서 기능한다.

여기서, 액티브 케이블이란, 액티브 소자(외부로부터 공급되는 전력에 의해 동작하는 소자)를 구비하는 케이블을 가리킨다. 액티브 소자의 예로서는, 패러렐(P)/시리얼(S) 변환 회로(시리얼라이저), 시리얼(S)/패러렐(P) 변환 회로(디시리얼라이저), 전기/광(E/O) 변환 회로, 광/전기(O/E) 변환 회로 등을 들 수 있다. 전송 장치(1)에서는 송신부(10) 및 수신부(20)가 액티브 소자를 구비하고 있다.

송신부(10)는, 송신기(11), 제1 지터 클리너(12), 송신기(11) 및 제1 지터 클리너(12)를 제어하는 제1 프로세서(13)(제어 회로)를 구비하고 있고, 제1 지터 클리너(12) 및 제1 프로세서(13)는 지터 제거 기능을 가지는 신호 생성 장치를 구성한다. 또한, 수신부(20)는 수신기(21), 제2 지터 클리너(22), 수신기(21) 및 제2 지터 클리너(22)를 제어하는 제2 프로세서(23)를 구비하고 있고, 제2 지터 클리너(22) 및 제2 프로세서(23)는 지터 제거 기능을 가지는 신호 생성 장치를 구성한다.

송신기(11)에는 전송원 디바이스(2)로부터 데이터 신호(X)가 입력되고, 제1 지터 클리너(12)에는 전송원 디바이스(2)로부터 클럭 신호(ck1)가 입력된다. 제1 지터 클리너(12)는 제1 프로세서(13)의 제어를 받아 클럭 신호(ck1)의 지터를 제거한 클럭 신호(CK1)를 송신기(11)로 출력한다. 송신기(11)는 클럭 신호(CK1) 및 데이터 신호(X)로부터 전송 신호(TS)를 생성하여 케이블(30) 내의 전송로로 출력한다.

수신기(21)는 전송로로부터 받은 전송 신호(TS)로부터 데이터 신호(X) 및 클럭 신호(ck2)를 생성하여, 데이터 신호(X)를 전송처 디바이스(3)로 출력함과 함께, 클럭 신호(ck2)를 제2 지터 클리너(22)로 출력한다. 제2 지터 클리너(22)는 제2 프로세서(23)의 제어를 받아 클럭 신호(ck2)의 지터를 제거한 클럭 신호(CK2)를 전송처 디바이스(3)로 출력한다.

송신부(10)의 제1 지터 클리너(12)의 구성을 도 2에 나타낸다. 도 2에 나타낸 바와 같이, 제1 지터 클리너(12)는 PLL 회로(40), 레지스터(50), 록 검출 회로(60) 및 록 검출핀(70)(적절히 LD로 약칭한다)을 구비한다. PLL 회로(40)는, 제1 분주 회로(41, 1/A 분주 회로), 제2 분주 회로(42, 1/B 분주 회로), 제3 분주 회로(43, 1/C 분주 회로), 제4 분주 회로(44, 1/D 분주 회로), 위상 비교기(45), 루프 필터(46) 및 VCO(47, 전압 제어 발진 회로)를 구비한다.

제1 분주 회로(41)는 레지스터(50)에 기입된 값(A)을 분주비로 하는 분주비 가변의 분주 회로이며, 제2 분주 회로(42)는 레지스터(50)에 기입된 값(B)을 분주비로 하는 분주비 가변의 분주 회로이고, 제3 분주 회로(43)는 레지스터(50)에 기입된 값(C)을 분주비로 하는 분주비 가변의 분주 회로이며, 제4 분주 회로(44)는 레지스터(50)에 기입된 값(D)을 분주비로 하는 분주비 가변의 분주 회로이다.

제1 분주 회로(41)는 전송원 디바이스(2)로부터 입력되는 클럭 신호(ck1)의 A분의 1배 주파수를 가지는 클럭 신호를 위상 비교기(45)로 출력한다. 제2 분주 회로(42)는 제3 분주 회로(43)로부터 입력되는 클럭 신호의 B분의 1배의 주파수를 가지는 클럭 신호를 위상 비교기(45)로 출력한다. 위상 비교기(45)는, 제1 분주 회로(41)로부터 출력된 클럭 신호와 제2 분주 회로(42)로부터 출력된 클럭 신호의 위상차에 비례한 값을 가지는 위상차 신호(구체적으로는, 그 전압이 위상차에 비례하는 전압 신호)를 생성한다. 위상 비교기(45)에서 생성된 위상차 신호는 루프 필터(46)에 의해 평활화된 후 VCO(47)로 입력된다. VCO(47)는, 평활화된 위상차 신호의 값에 비례한 주파수를 가지는 클럭 신호를 제3 분주 회로(43)로 출력한다. 제3 분주 회로(43)는, VCO(47)로부터 입력되는 클럭 신호의 C분의 1배의 주파수를 가지는 클럭 신호를 제2 분주 회로(42)로 출력한다. 제4 분주 회로(44)는, 제3 분주 회로(43)로부터 입력되는 클럭 신호의 D분의 1배의 주파수를 가지는 클럭 신호(CK1)를 송신기(11)로 출력한다.

이와 같이, PLL 회로(40)는 제1 분주 회로(41)로부터 출력된 클럭 신호와 제2 분주 회로(42)로부터 출력된 클럭 신호의 위상차(주파수차)를 0으로 하는 부귀환 회로에 의해 구성되어 있다. 이 때문에, 제1 분주 회로(41)에 입력되는 클럭 신호(ck1)의 주파수를 Fck1로 하고, VCO(47)로부터 출력되는 클럭 신호의 주파수를 Fvco로 하면, 입력되는 클럭 신호(ck1)가 동작 대역이면, Fck1/A=Fｖco/(B×C)가 되도록 동작한다. 즉, 각 동작 대역에서 B=A×D를 만족하도록 분주비 A, B, D가 설정되어 있으면, PLL 회로(40)로부터 출력되는 클럭 신호(CK1)의 주파수 FCK1=Fvco/(C×D)는, PLL 회로(40)에 입력되는 클럭 신호(ck1)의 주파수(Fck1)에 일치(PLL 회로(40)가 록 되는 것)하게 된다.

여기서, 루프 필터(46)의 대역을 좁게 하여 완화 시간을 크게 하면, PLL 회로(40)에 입력되는 클럭 신호(ck1)의 흔들림(지터)이 PLL 회로(40)로부터 출력되는 클럭 신호(CK1)에 포함되지 않게 된다. 즉, 클럭 신호(ck1)에 포함되는 지터를 제거하는 것이 가능해진다.

한편, 제1 지터 클리너(12)에는, 위상 비교기(45)에 접속하는 록 검출 회로(60)와 록 검출 회로(60)에 접속하는 록 검출 핀(70, LD 핀)이 마련되어 있어, 록 검출 회로(60)가 PLL 회로(40)의 록 완료를 검출하면, 록 검출 핀(70)의 출력이 「Low(0)」에서 「High(1)」로 높아지게 되어 있다.

또한, PLL 회로(40)의 동작 대역의 절환은, 레지스터(50)에 기입된 분주비 A, B, C, D의 바꿔쓰기에 의해 실현된다. 도 3에 나타낸 바와 같이, 분주비 A, B, C 및 D의 조합인 파라미터는 11조(설정 번호 1~11)이며, 제1 프로세서(13)에 내장된 메모리(예를 들면, EEPROM(등록상표))에 기억되어 있다.

예를 들면, 설정 번호 1의 파라미터(A=100, B=5000, C=2, D=50)는, 입력 클럭 주파수 19-21(MHz)에 대응하고, 설정 번호 2의 파라미터(A=100, B=4200, C=2, D=50)는 입력 클럭 주파수 22－25(MHz)에 대응하며, 설정 번호 11의 파라미터(A=200, B=2400, C=2, D=12)는 입력 클럭 주파수 78-90(MHz)에 대응한다. 도 3의 11조의 파라미터에 의해 19~90MHz의 입력 클럭 신호가 커버되어 카메라 링크 규격의 입력 주파수(20~85MHz)에 대응 가능하다. 　

제1 지터 클리너(12)의 PLL 회로(40)의 동작 대역을 전송원 디바이스(2)로부터의 클럭 신호(ck1)의 주파수에 적합시키는 처리(이하, 최적화 처리)는 도 4와 같이 행하여진다.

제1 프로세서(13)는 메모리로부터 설정 번호 i(도 3 참조)=1의 파라미터를 독출하여(S1), 레지스터(50)에 A=100, B=5000, C=2, D=50을 기입한다(S2). 이어서, 제1 프로세서(13)는 제1 지터 클리너(12)의 LD 핀(70)의 출력을 n회 독출하여(S3), n회 연속으로 「High」가 되어 있는지 아닌지를 판정하여(S4), n회 연속으로 「High」가 되어 있으면(Yes) 최적화 처리를 완료하고, n회 중 1회라도 「Low」가 되어 있으면(No) S1으로 돌아가 레지스터(50)에 A=100, B=4200, C=2, D=42를 기입한다(S2). 그 다음, 제1 프로세서(13)는 LD 핀(70)의 출력을 n회 독출하여(S3), n회 연속으로 「High」가 되어 있는지 아닌지를 판정하여(S4), n회 연속으로 「High」가 되어 있으면(Yes) PLL 회로(40)가 정상적으로 록 되었다고 판단하여 최적화 처리를 완료하고, n회중 1회라도 「Low」가 되어 있으면(No) S1로 돌아가 메모리로부터 설정 번호 i(도 3 참조)=3의 파라미터를 독출하여(S1) 레지스터(50)에 기입한다(S2). 이것을 i=11까지 반복한다. 이 최적화 처리에 의해, 클럭 신호(ck1)의 지터를 제거하여 얻어진 클럭 신호(CK1)를 송신기(11)에 출력할 수 있다. 한편, LD 핀(70)의 출력을 n회(n은 2 이상의 정수(整數)이며, 예를 들면 1000) 독출하는 것은, 1회의 독출로는 제1 프로세서(13)가 LD 핀(70)의 출력을 오검출하거나 파라미터의 설정의 절환 직후에 LD 핀(70)이 「High」를 오출력할 우려가 있기 때문이다. 이 때문에, 제1 프로세서(13)는 상기 최적화 처리에 있어서, LD 핀(70)의 출력이 n회 연속으로 「High」가 되었을 때 PLL 회로(40)가 록 되었다고 판단한다.

상기 최적화 처리가 완료되면, 제1 프로세서(13)는 정상 상태에 들어가, 일정 간격으로 최적화 처리를 반복 실행한다. 즉, 일정 간격으로 LD 핀(70)의 출력을 확인하여, 「L(0)」일 때에는 전송원 디바이스(2)로부터의 입력 클럭 신호의 주파수가 변경되거나 또는 전송원 디바이스(2)로부터의 클럭 신호의 입력이 끊어졌다고 판단하여, 최적화 처리를 다시 실행한다.

또한, i=11까지 모든 파라미터를 설정하여도 최적화 처리가 완료되지 않는 경우, 전송원 디바이스(2)로부터의 클럭 신호가 미입력 상태이거나 또는 전송원 디바이스(2)로부터의 클럭 신호의 주파수가 규격 외라고 판단하여, 정상적인 클럭 신호가 입력될 때까지 최적화 처리를 반복한다.

수신부(20)의 제2 지터 클리너(23)는 제1 지터 클리너(12)와 동일한 구성이며, 제2 지터 클리너(23)의 PLL 회로의 동작 대역을 수신기(21)로부터의 클럭 신호(ck2)의 주파수에 적합시키는 처리(최적화 처리)는, 제2 프로세서(23)가 송신부(10)로부터 독립적으로 행한다. 제2 프로세서(23)가 행하는 최적화 처리는, 제1 프로세서(13)가 도 4와 같이 행하는 것과 동일하며, 이 최적화 처리에 의해 클럭 신호(ck2)의 지터를 제거하여 얻어진 클럭 신호(CK2)를 전송처 디바이스(3)로 출력할 수 있다.

도 1에서는, 송신부(10)에 제1 지터 클리너(12)를 마련하고, 수신부(20)에 제2 지터 클리너(22)를 마련하고 있으나 이에 한정되지 않는다. 제1 지터 클리너(12)만 마련하는(제2 지터 클리너(22)는 마련하지 않는) 구성도 가능하며, 반대로 제2 지터 클리너(22)만 마련하는(제1 지터 클리너(12)는 마련하지 않는) 구성도 가능하다. 단, 송신원 디바이스(2)로부터의 클럭 신호(ck1)의 지터를 제거하는 것이 주된 목적인 경우는, 송신부(10)의 제1 지터 클리너(12)만 마련하는 것을 생각할 수 있다. 제1 지터 클리너(12)에 의해 클럭 신호(ck1)의 지터가 제거되면, 전송 장치(1) 내에서 지터가 부가되지 않는 한 전송처 디바이스(3)로의 클럭 신호(CK2)에는 지터가 포함되지 않기 때문이다.

실시 형태(1)에 의하면, 카메라 등으로부터의 입력 클럭 신호의 주파수 등을 판정하는 회로, 예를 들면 FPGA(Field Programmable Gate Array) 등을 필요로 하지 않고, 즉, 사이즈 및 비용의 증대를 초래하지 않고, 다양한 입력 클럭 신호에 대응 가능한 지터 제거 기능을 가지는 전송 장치를 실현할 수 있다.

한편, 지터 제거 기능을 가지지 않는 종래의 액티브 케이블에도 신호 변환 회로의 제어나 내부 링크 신호를 송수신하는 프로세서가 마련되어 있다. 따라서, 종래의 액티브 케이블에 지터 클리너를 마련함과 함께, 그 프로세서에 도 4에 나타낸 최적화 처리 기능을 가지게 하는 것만으로 지터 제거 기능을 가지는 액티브 케이블(전송 장치(1))를 실현할 수 있다. 이와 같이, 실시 형태(1)에서는 지터 클리너 이외의 부품을 추가할 필요가 없기 때문에, 액티브 케이블(특히 커넥터 부분)의 사이즈 및 비용의 대폭적인 증대를 피할 수 있다.

　카메라 링크 규격으로는, 카메라로부터의 클럭 신호의 주파수(입력 주파수)가 범위(20~85 MHz)로 규정되어 있으며, 카메라로부터의 클럭 신호의 주파수는 이 범위 내의 임의의 값을 취할 수 있다. 또한, 카메라로부터의 클럭 신호의 지터에 관한 규제도 없다(±1.6% 정도의 지터가 큰 카메라에 대해서는 지터 제거 기능을 가지지 않는 종래의 액티브 케이블에서는 적절한 신호 전송을 할 수 없는 경우가 있다). 이 점, 전송 장치(1)는, 변경 가능한 11가지 동작 대역에 의해 카메라 링크 규격의 입력 주파수의 범위를 커버하는 지터 제거 기능(예를 들면, 지터를 ±1.0% 이내로 저감시킴)을 가지며, 상기와 같이 커넥터 부분의 사이즈도 제한된 것이기 때문에, 카메라 링크 규격의 액티브 케이블로서 적합하다고 할 수 있다.

　[실시 형태 2]

　실시 형태 1에서의 최적화 처리는 도 5와 같이 실시할 수도 있다. 즉, 제1 프로세서(13)는, 내장 메모리로부터 파라미터의 설정 이력을 독출하여(S11), 설정 횟수가 많은 순으로 파라미터를 바꿔 나열하여 설정 횟수가 가장 많은 파라미터를 설정 번호 i=1, 설정 횟수가 가장 적은 파라미터를 설정 번호 i=11로 한다(S12).

그리고, 설정 번호 i(도 3 참조)=1의 파라미터를 독출하여(S13), 레지스터(50)에 기입한다(S14). 이어서, 제1 프로세서(13)는, 제1 지터 클리너(12)의 LD 핀(70)의 출력을 n회 독출하여(S15), n회 연속으로 「High」로 되어 있는지 아닌지를 판정하여(S16), n회 연속으로 「High」가 되어 있으면(Yes) 메모리에 이번에 설정한 파라미터를 이력으로서 저장하고(S17) 최적화 처리를 완료한다. 단계 S16에서 n회중 1회라도 「Low」가 되어 있으면(No), S13으로 돌아가 메모리로부터 설정 번호 i=2의 파라미터를 독출하여 레지스터(50)에 기입한다(S14). 이것을 i=11까지 반복한다.

실시 형태 2에 의하면, 접속하는 카메라가 동일한 경우, 최적화에 필요한 시간을 단축할 수 있다.

[실시 형태 3]

실시 형태 1에서의 최적화 처리는 도 6과 같이 행할 수도 있다. 여기서는, 11조의 파라미터 각각에 유효 또는 무효의 플래그를 미리 추가해 둔다. 플래그의 추가는 유저에게 전달하기 전(제조 단계)에 행하여져도 되며, 유저에 의해 행하여져도 된다. 또한, 전송원 디바이스(2)로부터의 정보에 기초하여 행하여져도 된다. 제1 프로세서(13)는, 메모리로부터 설정 번호 i의 파라미터를 독출하여(S21) 그 플래그의 유효·무효를 판정한다(S22). 무효이면 S21로 돌아가 설정 번호(i＋1)의 파라미터를 독출하여 그 플래그의 유효/무효를 판정한다(S22). 단계 S22에서 유효이면 제1 프로세서(13)는 그 파라미터를 레지스터(50)에 기입하고(S23), 이어서 제1 지터 클리너(12)의 LD 핀(70)의 출력을 n회 독출하여(S24), n회 연속으로 「High」가 되어 있는지 아닌지를 판정한다(S25). 제1 프로세서(13)는 단계 S25에서 n회 연속으로 「High」가 되어 있으면(Yes) 최적화 처리를 완료하고, n회중 1회라도 「Low」가 되어 있으면 단계 S21로 돌아간다. 이것을 i=11까지 반복한다.

실시 형태 1에서의 최적화 처리는 도 7과 같이 행할 수도 있다. 여기서는, 11조의 파라미터 각각에 유효 또는 무효의 플래그를 미리 추가해 둔다. 유효·무효의 판단은, 예를 들면 전송원 디바이스(2)로부터의 정보에 기초하여 결정한다. 제1 프로세서(13)는 내장 메모리로부터 파라미터의 설정 이력을 독출하여(S31), 설정 횟수가 많은 순으로 파라미터를 바꿔 나열하여 설정 횟수가 가장 많은 파라미터를 설정 번호 i=1, 설정 횟수가 가장 적은 파라미터를 설정 번호 i=11로 한다(S32).

그리고, 설정 번호 i(도 3 참조)=1의 파라미터를 독출하여(S33) 그 플래그의 유효·무효를 판정한다(S34). 무효이면 S33으로 돌아가 설정 번호(i＋1)의 파라미터를 독출하여 그 플래그의 유효/무효를 판정한다(S34). 단계 S34에서 유효이면, 제1 프로세서(13)는 그 파라미터를 레지스터(50)에 기입한다(S35). 이어서, 제1 프로세서(13)는 제1 지터 클리너(12)의 LD 핀(70)의 출력을 n회 독출하여(S36), n회 연속으로 「High」가 되어 있는지 아닌지를 판정하여(S37), n회 연속으로 「High」가 되어 있으면(Yes) 메모리에 이번에 설정한 파라미터를 이력으로서 저장하고(S38), 최적화 처리를 완료한다. 단계 S37에서 n회 중 1회라도 「Low」가 되어 있으면(No), 단계 S33으로 돌아간다. 이것을 i=11까지 반복한다. 　

실시 형태 3에 의하면, 제1 프로세서(13)의 메모리의 사용을 억제하면서, 최적화에 필요로 하는 시간을 단축할 수 있다.

[실시 형태 4]

본 전송 장치를 광카메라 링크 케이블(카메라 링크 규격에 준거한 액티브 광케이블)에 적용한 경우의 구성예를 도 8에 나타낸다. 도 8에 나타낸 바와 같이, 광카메라 링크 케이블(101)은, 카메라에 접속되는 카메라측 커넥터(110), 프레임 그래버 보드(103)에 접속되는 그래버측 커넥터(120), 및 카메라측 커넥터(110) 및 그래버측 커넥터(120)를 접속하는 케이블(130)을 구비한다.

케이블(130)에는, 광신호 전송로(131, 광섬유), 내부 링크 신호 전송로(132), 제어 신호(CC1~CC4) 전송로(133), 및 상승 및 하강 시리얼 신호 전송로(134)가 포함된다. 내부 링크 신호란, 카메라 링크 규격에 의해 정해진 제어 신호(CC1~CC4) 이외의 내부적인 제어 정보를 나타내는 신호이다.

카메라측 커넥터(110)는 시리얼라이저(111), 제1 지터 클리너(12), 시리얼라이저(111) 및 제1 지터 클리너(12)를 제어하는 제1 프로세서(13)(제어 회로)를 구비하고 있고, 제1 지터 클리너(12) 및 제1 프로세서(13)는 지터 제거의 기능을 가지는 신호 생성 장치를 구성한다. 또한, 그래버측 커넥터(120)는, 디시리얼라이저(121)와 디시리얼라이저(121)를 제어하는 제2 프로세서(24)를 구비하고 있다.

시리얼라이저(111)에는 카메라(102)로부터 데이터 신호 x0~x3(패러렐 신호)가 입력되고, 제1 지터 클리너(12)에는 카메라(102)로부터 클럭 신호(ck1)가 입력된다. 여기서, 제1 지터 클리너(12)는 제1 프로세서(13)의 제어를 받아 클럭 신호(ck1)의 지터를 제거한 클럭 신호(CK1)를 시리얼라이저(111)로 출력한다. 이 공정은, 실시 형태 1~3에서 설명한 최적화 처리에 의해 실현된다.

시리얼라이저(111)는, 클럭 신호(CK1) 및 데이터 신호 x0~x3(패러렐 신호)로부터 광신호(시리얼 신호)를 생성하여, 케이블(130) 내의 광신호 전송로(131, 광섬유)로 출력한다. 　

디시리얼라이저(121)는 케이블(130) 내의 광신호 전송로(131)로부터 받은 광신호로부터 데이터 신호(x0~x3) 및 클럭 신호(CK2)를 생성하고, 이것을 프레임 그래버 보드(103)로 출력한다.

디시리얼라이저(121)에는, 클럭 신호(CK2)를 생성하는 PLL 회로(도시 생략) 및 이 PLL 회로의 록 상태를 출력하는 록 검출핀(LD)이 마련된다. 제2 프로세서(24)는 디시리얼라이저(121)의 록 검출핀(LD)의 출력을 독출하여, PLL 회로의 록 상태를 내부 링크 신호 전송로(132)를 통하여 제1 프로세서(13)로 통지한다. 한편, 제1 프로세서(13)가, 내부 링크 신호 전송로(132) 및 제2 프로세서(24)를 통하여 디시리얼라이저(121)의 록 검출핀(LD)의 출력을 읽으러 가는 구성도 가능하다.

제1 프로세서(13)는, 최적화 처리 후의 정상 상태에서, 디시리얼라이저(121)의 PLL 회로의 록 상태를 고려하여 최적화 처리의 필요 여부를 판단한다. 즉, 도 9에 나타낸 바와 같이, 제1 지터 클리너(12)의 LD 핀(70)의 출력을 확인하여(S41) 「H」이면(Yes) 단계 S42로 진행되고, 「L」이면(No) 제1 지터 클리너(12)의 최적화 처리가 필요하다고 판단하여 최적화 처리를 행한다(S43). 단계 S42에서는 디시리얼라이저(121)의 PLL 회로가 록 되어 있는지를 판정하여, 록 되어 있으면(Yes) 제1 지터 클리너(12)의 최적화 처리가 불필요하다고 판단하고, 록 되어 있지 않으면(No) 제1 지터 클리너(12)의 최적화 처리가 필요하다고 판단하여 최적화 처리를 행한다(S43).

실시 형태 4에 의하면, 디시리얼라이저(121)의 PLL 회로의 록이 해제되는 등의 그래버측 커넥터(120)의 이상에 대해서도 카메라측 커넥터(110)의 제1 지터 클리너(12)의 최적화 처리가 가능해진다.

[실시 형태 5]

본 전송 장치를 광카메라 링크 케이블에 적용한 경우의 다른 구성예를 도 10에 나타낸다. 도 10에 나타낸 바와 같이, 광카메라 링크 케이블(101)은, 카메라에 접속되는 카메라측 커넥터(110), 프레임 그래버 보드(103)에 접속되는 그래버측 커넥터(120), 카메라측 커넥터(110) 및 그래버측 커넥터(120)를 접속하는 케이블(130)을 구비한다.

케이블(130)에는, 광신호 전송로(광섬유)(131), 내부 링크 신호 전송로(132), 제어 신호(CC1~CC4) 전송로(133), 및 상승 및 하강 시리얼 신호 전송로(134)가 포함된다.

카메라측 커넥터(110)는, 시리얼라이저(111), 제1 지터 클리너(12), 시리얼라이저(111) 및 제1 지터 클리너(12)를 제어하는 제1 프로세서(13)(제어 회로)를 구비하고 있으며, 제1 지터 클리너(12) 및 제1 프로세서(13)는 지터 제거의 기능을 가지는 신호 생성 장치를 구성한다.

그래버측 커넥터(120)는, 디시리얼라이저(121), 제2 지터 클리너(22), 디시리얼라이저(121) 및 제2 지터 클리너(22)를 제어하는 제2 프로세서(23)(제어 회로)를 구비하고 있으며, 제2 지터 클리너(22) 및 제2 프로세서(23)는 지터 제거의 기능을 가지는 신호 생성 장치를 구성한다.

시리얼라이저(111)에는 카메라(102)로부터 데이터 신호 x0~x3(패러렐 신호)가 입력되고, 제1 지터 클리너(12)에는 카메라(102)로부터 클럭 신호(ck1)가 입력된다. 여기서, 제1 지터 클리너(12)는, 제1 프로세서(13)의 제어를 받아 클럭 신호(ck1)의 지터를 제거한 클럭 신호(CK1)를 시리얼라이저(111)로 출력한다. 이 공정은, 실시 형태 1~3에서 설명한 최적화 처리에 의해 실현된다.

시리얼라이저(111)는 클럭 신호(CK1) 및 데이터 신호(x0~x3, 패러렐 신호)로부터 광신호(시리얼 신호)를 생성하여, 케이블(130) 내의 광신호 전송로(131, 광섬유)로 출력한다.

디시리얼라이저(121)는 케이블(130) 내의 광신호 전송로(131)로부터 받은 광신호로부터 데이터 신호(x0~x3) 및 클럭 신호(ck2)를 생성하여, 데이터 신호(x0~x3)를 프레임 그래버 보드(103)로 출력함과 함께, 클럭 신호(ck2)를 제2 지터 클리너(22)로 출력한다. 제2 지터 클리너(22)는, 제2 프로세서(23)의 제어를 받아 클럭 신호(ck2)의 지터를 제거한 클럭 신호(CK2)를 프레임 그래버 보드(103)로 출력한다.

여기서는, 제1 프로세서(13)가, 제1 지터 클리너(12)의 최적화 처리에서 설정된 파라미터를 내부 링크 신호 전송로(132)를 통하여 제2 프로세서(23)에 통지하고 있고, 제2 프로세서(23)는 이 통지된 파라미터를 제2 지터 클리너(22)에 설정함으로써, 클럭 신호(ck2)의 지터를 제거한 클럭 신호(CK2)가 생성된다.

한편, 그래버측 커넥터(120)에, 카메라측 커넥터(110)에 마련된 제1 지터 클리너(12)와는 다른 주파수의 클럭 신호를 생성하는 지터 클리너(파라미터의 설정 변경에 따른 동작 대역의 변경이 가능한 것)가 마련되어, 이 지터 클리너의 동작 대역을 변경하는 경우도 있다. 여기서, 다른 주파수란, 예를 들면 제1 지터 클리너(12)에서 생성되는 CK1의 N/M배(N, M는 정수)의 주파수이다(N, M은 그래버측 커넥터(120) 또는 카메라측 커넥터(110) 내부의 분주 회로나 체배 회로 등에 의해 정해지며, 최종적으로는 M/N배가 되어 CK1과 동일한 주파수인 CK2로서 그래버로 출력된다). 이 경우, 제2 프로세서(23)는, 제1 프로세서(13)로부터 통지된 파라미터에 기초하여 결정된 파라미터(제1 지터 클리너(12)에 설정되는 파라미터와는 다른 파라미터)를 이 지터 클리너에 설정함으로써, 이 지터 클리너에서도 지터가 제거된 클럭 신호가 생성된다.

실시 형태 4에 의하면, 그래버측에서는 카메라측과 같은 최적화 처리가 불필요해지기 때문에, 그래버측에서의 처리 속도를 높일 수 있다.

[실시 형태 6]

상기 각 실시 형태에서는, 최적화 처리를 지터 제거의 목적으로 행하고 있지만, 이에 한정되지 않는다. 예를 들면, 도 8이나 도 10의 시리얼라이저(111)에, 레지스터로의 파라미터 설정에 의해 동작 대역이 변경 가능한 PLL 회로 및 그 록의 유무를 출력하는 LD 핀이 마련되어 있는 경우, 시리얼라이저(111)의 PLL 회로의 동작 대역을 카메라로부터 입력되는 클럭 신호(ck1)에 적합시키는 목적으로, 도 11의 최적화 처리를 행할 수도 있다.

즉, 제1 프로세서(13)는, 메모리로부터 설정 번호 i(도 3 참조)=1의 파라미터를 독출하여(S1), 레지스터(50)에 A=100, B=5000, C=2, D=50을 기입한다(S2). 이어서, 제1 프로세서(13)는 시리얼라이저(111)의 LD 핀의 출력을 n회 독출하여(S3), n회 연속으로 「High」가 되어 있는지 아닌지를 판정하여(S4), n회 연속으로 「High」가 되어 있으면(Yes) 최적화 처리를 완료하고, n회중 1회라도 「Low」가 되어 있으면(No) S1로 돌아가 레지스터에 A=100, B=4200, C=2, D=42를 기입한다(S2). 그 다음, 제1 프로세서(13)는 시리얼라이저(111)의 LD 핀의 출력을 n회 독출하여(S3), n회 연속으로 「High」가 되어 있는지 아닌지를 판정하여(S4), n회 연속으로 「High」가 되어 있으면(Yes) 최적화 처리를 완료하고, n회중 1회라도 「Low」가 되어 있으면(No) S1로 돌아가 메모리로부터 설정 번호 i(도 3 참조)=3의 파라미터를 독출하여(S1), 레지스터에 기입한다(S2). 이것을 i=11까지 반복한다. 이 최적화 처리에 의해, 시리얼라이저(111)의 PLL 회로의 동작 대역을 카메라로부터 입력되는 클럭 신호(ck1)에 적합시킬 수 있다.

[정리]

본 발명에 따른 신호 생성 장치는, PLL 회로 및 상기 PLL 회로를 제어하는 제어 회로를 포함하고, 상기 PLL 회로는 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하며, 각 동작 대역에서 록 되었을 때, PLL 회로로의 입력 클럭 신호에 따른 출력 클럭 신호를 생성하고, 상기 제어 회로는 상기 파라미터의 설정을 PLL 회로가 록 될 때까지 순차적으로 변경하는 것을 특징으로 한다.

상기 구성에서는, 파라미터의 설정의 순차 변경에 의해 PLL 회로의 동작 대역이 순차적으로 변경되어 PLL 회로가 록 된다. 즉, 외부로부터 PLL 회로로의 입력 클럭 신호와 동작 대역이 적합한 파라미터의 설정에서, 이 입력 클럭 신호에 따른 출력 클럭 신호를 얻을 수 있다.

이에 따라, 외부로부터의 입력을 판정하는 회로 등이 불필요해져, 외부로부터의 다양한 입력에 대응할 수 있으며, 사이즈 및 비용의 억제가 가능한 신호 생성 장치를 실현할 수 있다.

본 신호 생성 장치에서는, 변경 가능한 복수의 동작 대역에 의해 상기 입력 클럭 신호가 상정되는 주파수 대역이 커버되고 있는 것이 바람직하다.

예를 들면, 카메라 링크 규격의 입력 클럭 신호는 20~85 MHz이며, 복수의 동작 대역에 의해 이것이 커버됨으로써, 규격에 따른 다양한 입력 클럭 신호에 대응 가능해진다.

본 신호 생성 장치에서는, 상기 출력 클럭 신호에서는 입력 클럭 신호의 지터가 제거되어 있는 구성으로 할 수도 있다.

PLL 회로는, 회로 특성(예를 들면, 완화 시간)의 조정에 의해 지터 제거 기능을 가지기 때문에, 상기 구성을 가지는 신호 생성 장치는 다양한 입력 클럭 신호에 대응 가능한 지터 제거 장치로서 이용할 수 있다.

본 신호 생성 장치에서는, 상기 PLL 회로는 복수의 분주기를 포함하며, 상기 파라미터는 이들 분주기의 분주비의 조합인 구성으로 할 수도 있다.

이와 같이, 상기 파라미터를 분주비의 조합으로 함으로써 PLL 회로의 동작 대역의 변경이 용이해진다.

본 신호 생성 장치에서는, 상기 제어 회로는 과거의 록 횟수가 많은 파라미터 순으로 설정하는 구성으로 할 수도 있다.

이와 같이 하면, 파라미터의 설정에 필요한 시간을 단축할 수가 있다.

본 신호 생성 장치에서는, 상기 제어 회로는 각 파라미터에 미리 부가된 정보에 기초하여 각 파라미터의 설정의 필요 여부를 판단하는 구성으로 할 수도 있다.

이와 같이 하면, 제어 회로의 메모리 사용을 억제하면서 설정에 필요한 시간을 단축할 수 있다.

본 액티브 케이블은, 송신부, 케이블 및 상기 케이블을 통하여 상기 송신부에 접속하는 수신부를 포함하며, 상기 송신부 및 상기 수신부의 적어도 일방에 상기 신호 생성 장치가 포함되는 것을 특징으로 한다.

액티브 케이블에는 다양한 클럭 신호가 입력되기 때문에, 상기 신호 생성 장치를 매우 적합하게 이용할 수가 있다.

본 액티브 케이블에서는, 상기 송신부에 상기 신호 생성 장치가 포함되고, 상기 수신부에 상기 신호 생성 장치의 PLL 회로와는 다른 PLL 회로가 포함되며, 상기 수신부에 포함되는 상기 다른 PLL 회로의 록 상황이 상기 송신부에 통지되고, 상기 송신부에 포함되는 상기 신호 생성 장치의 제어 회로는 이 통지된 록 상황에 기초하여 상기 신호 생성 장치의 PLL 회로의 파라미터 설정을 다시 하는지 아닌지를 판단하는 구성으로 할 수도 있다. 　

상기 구성에 의하면, 수신부의 록이 해제되는 등의 수신부측의 이상에 대해서도 송신부의 PLL 회로의 파라미터를 설정하는 것이 가능해진다.

본 액티브 케이블에서는, 상기 송신부에 상기 신호 생성 장치가 포함되고, 상기 수신부에 상기 신호 생성 장치의 PLL 회로와는 다른, 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능한 PLL 회로가 포함되며, 상기 송신부에 포함되는 상기 신호 생성 장치의 제어 회로는 이 신호 생성 장치의 PLL 회로가 록한 파라미터를 상기 수신부에 통지하고, 이 통지된 파라미터에 기초하여 상기 수신부에 포함되는 상기 다른 PLL 회로를 설정하는 구성으로 할 수도 있다.

상기 구성에 의하면, 수신측에서는 송신부측과 동일한 PLL 회로의 설정이 불필요해지기 때문에, 수신부측에서의 처리 속도를 높일 수 있다.

본 액티브 케이블은 카메라 링크(등록상표)의 규격(이하, 「카메라 링크 규격」으로 기재)에 적합한 것이 바람직하다. 카메라 링크 규격에서는 카메라로부터의 클럭 신호의 주파수 범위가 정해져 있으며, 카메라에 따라 주파수가 다르게 되어 있다. 본 액티브 케이블의 신호 생성 장치에 의하면, 변경 가능한 복수의 동작 대역에 의해 카메라 링크 규격의 입력 주파수의 범위를 커버할 수 있어 다양한 카메라에 대응할 수 있다.

또한, 카메라 링크 규격에는 지터 규제가 없으며, 카메라로부터의 입력에 큰 지터가 포함되어 있는 경우도 있다. 본 액티브 케이블의 신호 생성 장치에는 지터 제거 기능을 가지게 할 수 있기 때문에, 카메라로부터의 입력에 큰 지터가 포함되어 있는 경우에도 적절한 신호 전송이 가능해진다.

본 신호 생성 방법은, 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하며, 각 동작 대역에서 록 되었을 때 입력 클럭 신호에 따른 출력 클럭 신호를 생성하는 PLL 회로를 이용한 신호 생성 방법으로서, 상기 파라미터의 설정을 PLL 회로가 록 될 때까지 순차적으로 변경하는 것을 특징으로 한다.

상기 구성에서는, 파라미터의 설정의 순차 변경에 의해 PLL 회로의 동작 대역이 순차적으로 변경되어 PLL 회로가 록 된다. 즉, 외부로부터 PLL 회로로의 입력 클럭 신호와 PLL 회로의 동작 대역이 적합한 파라미터의 설정에서, 이 입력 클럭 신호에 따른 출력 클럭 신호를 얻을 수 있다. 　

　본 발명은, 클럭 신호를 이용한 전송 시스템(예를 들면, 카메라 링크)에 적용할 수 있다.

1: 전송 장치 2: 전송원 디바이스
3: 전송처 디바이스 10: 송신부
11: 송신기 12: 제1 지터 클리너
13: 제1 프로세서(제어 회로) 20: 수신부
21: 수신기 22: 제2 지터 클리너
23: 제2 프로세서 40: PLL 회로

Claims

PLL 회로 및 상기 PLL 회로를 제어하는 제어 회로를 포함하고,
상기 PLL 회로는 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하며, 각 동작 대역에서 록 했을 때 상기 PLL 회로로의 입력 클럭 신호에 따른 출력 클럭 신호를 생성하고,
상기 제어 회로는 상기 파라미터의 설정을 상기 PLL 회로가 록 될 때까지 순차적으로 변경하는 것을 특징으로 하는 신호 생성 장치.
제1항에 있어서,
변경 가능한 복수의 동작 대역에 의해 상기 입력 클럭 신호가 상정되는 주파수 대역이 커버되고 있는 것을 특징으로 하는 신호 생성 장치.
제1항 또는 제2항에 있어서,
상기 출력 클럭 신호에서는 입력 클럭 신호의 지터가 제거되어 있는 신호 생성 장치.
제1항 또는 제2항에 있어서,
상기 PLL 회로는 복수의 분주기를 포함하며, 상기 파라미터는 이들 분주기의 분주비의 조합인 것을 특징으로 하는 신호 생성 장치.
제1항 또는 제2항에 있어서,
상기 제어 회로는 과거의 록 횟수가 많은 파라미터 순으로 설정하는 것을 특징으로 하는 신호 생성 장치.
제1항 또는 제2항에 있어서,
상기 제어 회로는 각 파라미터에 미리 부가된 정보에 기초하여 각 파라미터의 설정의 필요 여부를 판단하는 것을 특징으로 하는 신호 생성 장치.
송신부, 케이블 및 상기 케이블을 통하여 상기 송신부에 접속되는 수신부를 포함하고,
상기 송신부 및 상기 수신부의 적어도 일방에 제1항 또는 제2항에 기재된 신호 생성 장치가 포함되는 것을 특징으로 하는 액티브 케이블.
제7항에 있어서,
상기 송신부에 상기 신호 생성 장치가 포함되고, 상기 수신부에 상기 신호 생성 장치의 PLL 회로와는 다른 PLL 회로가 포함되며,
상기 수신부에 포함되는 상기 다른 PLL 회로의 록 상황이 상기 송신부에 통지되고, 상기 송신부에 포함되는 상기 신호 생성 장치의 제어 회로는 이 통지된 록 상황에 기초하여 상기 신호 생성 장치의 PLL 회로의 파라미터 설정을 다시 하는지 아닌지를 판단하는 것을 특징으로 하는 액티브 케이블.
제7항에 있어서,
상기 송신부에 상기 신호 생성 장치가 포함되고, 상기 수신부에 상기 신호 생성 장치의 PLL 회로와는 다른, 파라미터의 설정 변경에 따른 동작 대역의 변경이 가능한 PLL 회로가 포함되며,
상기 송신부에 포함되는 상기 신호 생성 장치의 제어 회로는 이 신호 생성 장치의 PLL 회로가 록 파라미터를 상기 수신부에 통지하고, 이 통지된 파라미터에 기초하여 수신부에 포함되는 상기 다른 PLL 회로를 설정하는 것을 특징으로 하는 액티브 케이블.
제7항에 있어서,
카메라 링크 규격에 적합한 것을 특징으로 하는 액티브 케이블.
파라미터의 설정 변경에 따른 동작 대역의 변경이 가능하고, 각 동작 대역에서 록 했을 때, 입력 클럭 신호에 따른 출력 클럭 신호를 생성하는 PLL 회로를 이용한 신호 생성 방법으로서,
상기 파라미터의 설정을 PLL 회로가 록 될 때까지 순차적으로 변경하는 것을 특징으로 하는 신호 생성 방법.