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KR20160005535A - 반도체 장치의 리시버 회로 - Google Patents

반도체 장치의 리시버 회로 Download PDF

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KR20160005535A
KR20160005535A KR1020140084574A KR20140084574A KR20160005535A KR 20160005535 A KR20160005535 A KR 20160005535A KR 1020140084574 A KR1020140084574 A KR 1020140084574A KR 20140084574 A KR20140084574 A KR 20140084574A KR 20160005535 A KR20160005535 A KR 20160005535A
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differential output
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Application number
KR1020140084574A
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Inventor
황진하
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에스케이하이닉스 주식회사
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Publication date
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Abstract

본 기술은 차동 입력단과 차동 출력단을 포함하는 래치; 및 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 이전 데이터에 따라 선택적으로 리셋시키도록 구성된 제어부를 포함할 수 있다.

Description

반도체 장치의 리시버 회로{RECEIVER CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 리시버 회로에 관한 것이다.
반도체 장치는 외부에서 입력되는 데이터를 수신하기 위한 리시버 회로가 구비된다.
반도체 장치의 성능을 향상시키기 위해서는 리시버 회로를 입력 노이즈에 둔감하여 수신 효율이 우수하고, 저 전류 동작하도록 설계하는 것이 중요하다.
본 발명의 실시예는 수신 효율을 증가시키고, 소비 전류 또한 감소시킬 수 있는 반도체 장치의 리시버 회로를 제공한다.
본 발명의 실시예는 차동 입력단을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단의 로직 레벨을 천이시키도록 구성된 래치부; 제어 신호들에 응답하여 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 선택적으로 리셋시킴으로써 등화 기능을 수행하도록 구성된 리셋부; 및 리셋 조건 및 이전 입력 데이터에 따라 상기 제어 신호들을 생성하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예는 차동 입력단과 차동 출력단을 포함하는 래치; 및 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 이전 데이터에 따라 선택적으로 리셋시키도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예는 차동 입력단을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단의 로직 레벨을 천이시키도록 구성된 래치부; 상기 차동 출력단의 출력을 래치한 신호를 차동 피드백 신호로서 출력하도록 구성된 피드백 신호 생성부; 제어 신호들에 응답하여 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 선택적으로 리셋시킴으로써 등화 기능을 수행하도록 구성된 리셋부; 및 상기 차동 피드백 신호 및 클럭 신호에 응답하여 상기 제어 신호들을 생성하도록 구성된 제어부를 포함할 수 있다.
본 기술은 리시버 회로의 수신 효율을 증가시키고 소비 전류를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 리시버 회로(100)의 회로도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 리시버 회로(101)의 회로도이고,
도 3은 도 2의 동작을 설명하기 위한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 리시버 회로(100)는 래치부(200), 리셋부(300), 등화부(400) 및 피드백 신호 생성부(500)를 포함할 수 있다.
래치부(200)는 클럭 신호(CLK)가 활성화되면 즉, 하이 레벨이면 차동 입력단(IN/INB)을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단(LAT/LATB)의 로직 레벨을 천이시키도록 구성될 수 있다.
래치부(200)는 클럭 신호(CLK)가 비 활성화되면 즉, 로우 레벨이면 접지단(VSS)과의 연결이 차단되도록 구성될 수 있다.
래치부(200)는 크로스 커플드 래치로 구성할 수 있으며, 제 1 내지 제 8 트랜지스터(201 - 208)를 포함할 수 있다.
전원단(VDD)과 차동 출력단(LAT/LATB) 사이에 제 1 트랜지스터(201)와 제 3 트랜지스터(203)가 각각 연결될 수 있다.
제 2 트랜지스터(202)의 소오스와 드레인이 제 1 트랜지스터(201)의 게이트와 제 3 트랜지스터(203)의 게이트에 연결될 수 있다.
제 2 트랜지스터(202)의 게이트에 클럭 신호(CLK)가 입력될 수 있다.
차동 출력단(LAT/LATB)과 중간 노드들(MIDB/MID) 사이에 제 4 트랜지스터(204)와 제 5 트랜지스터(205)가 각각 연결될 수 있다.
이때 중간 노드들(MIDB/MID)은 출력단과 입력단 사이 즉, 차동 출력단(LAT/LATB)과 차동 입력단(IN/INB) 사이의 노드들일 수 있다.
중간 노드들(MIDB/MID)은 출력단(LAT)과 입력단(IN) 사이의 제 1 중간 노드(MIDB) 및 출력단(LATB)과 입력단(INB) 사이의 제 2 중간 노드(MID)를 포함할 수 있다.
중간 노드들(MIDB/MID)에 제 6 트랜지스터(206)와 제 7 트랜지스터(207)가 각각 연결될 수 있다.
차동 입력단(IN/INB)이 제 6 트랜지스터(206)와 제 7 트랜지스터(207) 각각의 게이트에 연결될 수 있다.
제 6 트랜지스터(206)와 제 7 트랜지스터(207)의 소오스에 공통으로 제 8 트랜지스터(208)의 드레인이 연결될 수 있다.
제 8 트랜지스터(208)의 게이트에 클럭 신호(CLK)가 입력되고, 소오스에 접지단(VSS)이 연결될 수 있다.
리셋부(300)는 클럭 신호(CLK)가 비 활성화되면 차동 출력단(LAT/LATB) 및 중간 노드들(MIDB/MID)을 전원단(VDD) 레벨로 리셋시키도록 구성될 수 있다.
리셋부(300)는 제 1 내지 제 4 트랜지스터(301 - 304)를 포함할 수 있다.
제 1 트랜지스터(301)와 제 2 트랜지스터(302)가 전원단(VDD)과 차동 출력단(LAT/LATB) 사이에 각각 연결될 수 있다.
제 3 트랜지스터(303)와 제 4 트랜지스터(304)가 전원단(VDD)과 중간 노드들(MIDB/MID) 사이에 각각 연결될 수 있다.
등화부(400)는 차동 피드백 신호(FEED/FEEDB)에 응답하여 차동 출력단(LAT/LATB)의 전압 레벨을 조정함으로써 등화(Equalization) 기능을 수행하도록 구성될 수 있다.
등화부(400)는 제 1 내지 제 3 트랜지스터(401 - 403)를 포함할 수 있다.
차동 출력단(LAT/LATB)에 제 1 트랜지스터(401)와 제 2 트랜지스터(402)가 각각 연결될 수 있다.
제 1 트랜지스터(401)의 게이트에 차동 피드백 신호(FEED/FEEDB) 중에서 FEED가 입력되고, 제 2 트랜지스터(402)의 게이트에 차동 피드백 신호(FEED/FEEDB) 중에서 FEEDB가 입력될 수 있다.
제 3 트랜지스터(403)는 드레인이 제 1 트랜지스터(401)의 소오스 및 제 2 트랜지스터(402)의 소오스와 공통 연결되고, 소오스가 접지단(VSS)과 연결되며, 게이트에 클럭 신호(CLK)가 입력될 수 있다.
피드백 신호 생성부(500)는 이전 입력 데이터를 래치한 신호 즉, 차동 출력단(LAT/LATB)의 출력을 래치한 신호를 차동 피드백 신호(FEED/FEEDB)로서 생성하도록 구성될 수 있다.
피드백 신호 생성부(500)는 제 1 내지 제 4 인버터(501, 502, 505, 508) 및 제 1 내지 제 4 트랜지스터(503, 504, 506, 507)를 포함할 수 있다.
제 1 및 제 2 인버터(501, 502)는 차동 출력단(LAT/LATB)의 로직 레벨을 반전시켜 출력하도록 구성될 수 있다.
제 3 인버터(505) 및 제 1 내지 제 4 트랜지스터(503, 504, 506, 507)는 차동 출력단(LAT/LATB)의 로직 레벨과 이를 반전시킨 신호들(LAT1B, LAT1)의 로직 레벨에 응답하여 차동 피드백 신호(FEED/FEEDB)의 레벨을 천이시키도록 구성될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 리시버 회로(101)는 래치부(200), 리셋부(700), 피드백 신호 생성부(800) 및 제어부(900)를 포함할 수 있다.
래치부(200)는 클럭 신호(CLK)가 활성화되면 즉, 하이 레벨이면 차동 입력단(IN/INB)을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단(LAT/LATB)의 로직 레벨을 천이시키도록 구성될 수 있다.
래치부(200)는 클럭 신호(CLK)가 비 활성화되면 즉, 로우 레벨이면 접지단(VSS)과의 연결이 차단되도록 구성될 수 있다.
래치부(200)는 크로스 커플드 래치로 구성할 수 있으며, 제 1 내지 제 8 트랜지스터(201 - 208)를 포함할 수 있다.
전원단(VDD)과 차동 출력단(LAT/LATB) 사이에 제 1 트랜지스터(201)와 제 3 트랜지스터(203)가 각각 연결될 수 있다.
제 2 트랜지스터(202)의 소오스와 드레인이 제 1 트랜지스터(201)의 게이트와 제 3 트랜지스터(203)의 게이트에 연결될 수 있다.
제 2 트랜지스터(202)의 게이트에 클럭 신호(CLK)가 입력될 수 있다.
차동 출력단(LAT/LATB)과 중간 노드들(MIDB/MID) 사이에 제 4 트랜지스터(204)와 제 5 트랜지스터(205)가 각각 연결될 수 있다.
이때 중간 노드들(MIDB/MID)은 출력단과 입력단 사이 즉, 차동 출력단(LAT/LATB)과 차동 입력단(IN/INB) 사이의 노드들일 수 있다.
중간 노드들(MIDB/MID)에 제 6 트랜지스터(206)의 드레인과 제 7 트랜지스터(207)의 드레인이 각각 연결될 수 있다.
제 6 트랜지스터(206)와 제 7 트랜지스터(207) 각각의 게이트에 차동 입력단(IN/INB)이 연결될 수 있다.
제 6 트랜지스터(206)와 제 7 트랜지스터(207)의 소오스에 공통으로 제 8 트랜지스터(208)의 드레인이 연결될 수 있다.
제 8 트랜지스터(208)의 게이트에 클럭 신호(CLK)가 입력되고, 소오스에 접지단(VSS)이 연결될 수 있다.
리셋부(700)는 제어 신호들(OUTFEED/OUTBFEED)에 응답하여 중간 노드들(MIDB/MID)을 선택적으로 리셋시킴으로써 등화 기능을 수행하도록 구성될 수 있다.
리셋부(700)는 제어 신호들(OUTFEED/OUTBFEED)에 응답하여 중간 노드들(MIDB/MID) 중에서 어느 하나만을 선택적으로 전원단(VDD) 레벨로 리셋시킴으로써 등화 기능을 수행하도록 구성될 수 있다.
리셋부(700)는 클럭 신호(CLK)에 응답하여 차동 출력단(LAT/LATB)을 전원단(VDD) 레벨로 리셋시키도록 구성될 수 있다.
리셋부(700)는 제 1 내지 제 4 트랜지스터(701 - 704)를 포함할 수 있다.
제 1 트랜지스터(701)는 소오스가 전원단(VDD)과 연결되고, 드레인이 차동 출력단(LAT/LATB) 중에서 LAT에 연결되며, 게이트에는 클럭 신호(CLK)가 입력된다.
제 2 트랜지스터(702)는 소오스가 전원단(VDD)과 연결되고, 드레인이 차동 출력단(LAT/LATB) 중에서 LATB에 연결되며, 게이트에는 클럭 신호(CLK)가 입력된다.
제 3 트랜지스터(703)는 소오스가 전원단(VDD)과 연결되고, 드레인이 중간 노드들(MID/MIDB) 중에서 MIDB에 연결되며, 게이트에는 제어 신호들(OUTFEED/OUTBFEED) 중에서 OUTFEED가 입력된다.
제 4 트랜지스터(704)는 소오스가 전원단(VDD)과 연결되고, 드레인이 중간 노드들(MID/MIDB) 중에서 MID에 연결되며, 게이트에는 제어 신호들(OUTFEED/OUTBFEED) 중에서 OUTBFEED가 입력된다.
피드백 신호 생성부(800)는 이전 입력 데이터를 래치한 신호 즉, 차동 출력단(LAT/LATB)의 출력을 래치한 신호를 차동 피드백 신호(OUT/OUTB)로서 출력하도록 구성될 수 있다.
피드백 신호 생성부(800)는 제 1 내지 제 4 인버터(801, 802, 805, 808) 및 제 1 내지 제 4 트랜지스터(803, 804, 806, 807)를 포함할 수 있다.
제 1 및 제 2 인버터(801, 802)는 차동 출력단(LAT/LATB)의 로직 레벨을 반전시켜 출력하도록 구성될 수 있다.
제 3 인버터(805) 및 제 1 내지 제 4 트랜지스터(803, 804, 806, 807)는 차동 출력단(LAT/LATB)의 로직 레벨과 이를 반전시킨 신호들(LAT1B, LAT1)의 로직 레벨에 응답하여 차동 피드백 신호(OUT/OUTB)의 레벨을 천이시키도록 구성될 수 있다.
제어부(900)는 리시버 회로(101)의 리셋 조건 시, 이전 입력 데이터에 따라 중간 노드들(MID/MIDB)을 선택적으로 리셋시키기 위한 제어 신호들(OUTFEED/OUTBFEED)을 생성하도록 구성될 수 있다.
제어부(900)는 이전 입력 데이터로서 차동 피드백 신호(OUT/OUTB)를 사용할 수 있다.
차동 피드백 신호(OUT/OUTB)는 이전 입력 데이터를 래치한 신호이다.
제어부(900)는 리시버 회로(101)의 리셋 조건으로서 반전된 클럭 신호(CLKB)를 사용할 수 있다.
리시버 회로(101)의 리셋은 클럭 신호(CLK)의 비 활성화 즉, 로우 레벨 구간에 이루어지며, 클럭 신호(CLK)의 로우 레벨 구간 동안 반전된 클럭 신호(CLKB)는 하이 레벨을 유지할 수 있다.
제어부(900)는 차동 피드백 신호(OUT/OUTB)와 반전된 클럭 신호(CLKB)를 조합하여 제어 신호들(OUTFEED/OUTBFEED)을 생성할 수 있다.
제어부(900)는 제 1 낸드 게이트(901) 및 제 2 낸드 게이트(902)를 포함할 수 있다.
제 1 낸드 게이트(901)는 피드백 신호(OUTB)와 반전된 클럭 신호(CLKB)를 부정 논리곱하여 제어 신호(OUTFEED)를 생성한다.
제 2 낸드 게이트(902)는 피드백 신호(OUT)와 반전된 클럭 신호(CLKB)를 부정 논리곱하여 제어 신호(OUTBFEED)를 생성한다.
이와 같이 구성된 본 발명의 리시버 회로(101)의 동작을 도 3을 참조하여 설명하면 다음과 같다.
도 3과 같이, 입력단(IN)을 통해 데이터가 입력되고, 클럭 신호(CLK) 및 반전된 클럭 신호(CLKB)가 입력된다.
제 1 타이밍(t0)을 보면, 반전된 클럭 신호(CLKB)가 하이 레벨로 천이된다.
제 1 타이밍(t0)에 이전 데이터 즉, 피드백 신호(OUT)는 로우 레벨이며, 피드백 신호(OUTB)는 하이 레벨이다.
반전된 클럭 신호(CLKB)가 하이 레벨이고 피드백 신호(OUT)가 로우 레벨이며, 피드백 신호(OUTB)가 하이 레벨이므로 제어부(900)는 제어 신호(OUTFEED)를 하이 레벨로 그리고 제어 신호(OUTBFEED)를 로우 레벨로 출력한다.
제어 신호(OUTFEED)가 하이 레벨이고, 제어 신호(OUTBFEED)가 로우 레벨이므로 리셋부(700)는 제 1 중간 노드(MIDB)와 제 2 중간 노드(MID) 중에서 제 2 중간 노드(MID) 만을 전원단(VDD) 레벨로 리셋시킨다.
한편, 제 1 중간 노드(MIDB)의 전압 레벨은 래치부(200)의 입력 데이터 수신 동작에 따른 전압 변동 값만큼 강하되어 전원단(VDD) 레벨에 비해 낮은 레벨이 된다.
즉, 제 1 중간 노드(MIDB)의 전압 레벨은 도 2의 출력단(LAT)과 입력단(IN) 및 이들과 연결된 트랜지스터들(601, 604, 606)의 전압 변화에 따라 전원단(VDD) 레벨에 비해 낮은 레벨이 된다.
제 2 중간 노드(MID)는 전원단(VDD) 레벨로 리셋되는 한편, 제 1 중간 노드(MIDB)의 전압 레벨은 전원단(VDD) 레벨에 비해 낮은 레벨이 됨으로써 등화 기능 즉, DFE(Decision Feedback Equalization) 기능이 수행될 수 있다.
이후, 제 2 타이밍(t1)을 보면, 제 1 타이밍(t0)에 입력된 하이 레벨 데이터를 래치한 피드백 신호(OUT)가 하이 레벨로 천이되고, 피드백 신호(OUTB)는 로우 레벨로 천이된다.
제 3 타이밍(t2)을 보면, 반전된 클럭 신호(CLKB)가 하이 레벨로 천이되고 피드백 신호(OUT)는 하이 레벨이며, 피드백 신호(OUTB)는 로우 레벨이므로 제어부(900)는 제어 신호(OUTFEED)를 로우 레벨로 그리고 제어 신호(OUTBFEED)를 하이 레벨로 출력한다.
제어 신호(OUTFEED)가 로우 레벨이고, 제어 신호(OUTBFEED)가 하이 레벨이므로 리셋부(700)는 제 1 중간 노드(MIDB)와 제 2 중간 노드(MID) 중에서 제 1 중간 노드(MIDB) 만을 전원단(VDD) 레벨로 리셋시킨다.
한편, 제 2 중간 노드(MID)의 전압 레벨은 래치부(200)의 입력 데이터 수신 동작에 따른 전압 변동 값만큼 강하되어 전원단(VDD) 레벨에 비해 낮은 레벨이 된다.
즉, 제 2 중간 노드(MID)의 전압 레벨은 도 2의 출력단(LATB)과 입력단(INB) 및 이들과 연결된 트랜지스터들(603, 605, 607)의 전압 변화에 따라 전원단(VDD) 레벨에 비해 낮은 레벨이 된다.
상술한 바와 같이, 본 발명의 리시버 회로(101)는 별도의 등화 기능을 위한 트랜지스터를 차동 출력단(LAT/ALTB)에 추가하지 않고, 리셋 기능을 위한 회로 구성을 이용하여 이전 데이터 레벨에 따라 제 1 중간 노드(MIDB)와 제 2 중간 노드(MID) 중에서 어느 하나만을 선택적으로 리셋시킴으로써 리셋 및 등화 기능을 한번에 수행할 수 있다.
리셋 기능을 위한 회로 구성을 이용하여 리셋 및 등화 기능을 한번에 수행하므로 수신 효율 향상 및 소비 전류 절감 또한 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 차동 입력단을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단의 로직 레벨을 천이시키도록 구성된 래치부;
    제어 신호들에 응답하여 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 선택적으로 리셋시킴으로써 등화 기능을 수행하도록 구성된 리셋부; 및
    리셋 조건 및 이전 입력 데이터에 따라 상기 제어 신호들을 생성하도록 구성된 제어부를 포함하는 반도체 장치의 리시버 회로.
  2. 제 1 항에 있어서,
    상기 리셋부는
    상기 제 1 중간 노드와 상기 제 2 중간 노드 중에서 선택된 어느 하나의 중간 노드를 전원단 레벨로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
  3. 제 2 항에 있어서,
    다른 하나의 중간 노드의 전압 레벨은 상기 전원단 레벨에 비해 낮은 레벨로 강하되는 반도체 장치의 리시버 회로.
  4. 제 1 항에 있어서,
    상기 리셋부는
    클럭 신호에 응답하여 상기 차동 출력단을 전원단 레벨로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
  5. 제 1 항에 있어서,
    상기 제어부는
    상기 리셋 조건으로서 클럭 신호를 이용하는 반도체 장치의 리시버 회로.
  6. 제 1 항에 있어서,
    상기 제어부는
    상기 이전 입력 데이터로서 상기 차동 출력단의 출력을 래치한 신호를 이용하는 반도체 장치의 리시버 회로.
  7. 제 1 항에 있어서,
    상기 제어부는
    클럭 신호와 상기 차동 출력단의 출력을 래치한 신호를 조합하여 상기 제어 신호들을 생성하도록 구성되는 반도체 장치의 리시버 회로.
  8. 차동 입력단과 차동 출력단을 포함하는 래치; 및
    상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 이전 데이터에 따라 선택적으로 리셋시키도록 구성된 제어부를 포함하는 반도체 장치의 리시버 회로.
  9. 제 8 항에 있어서,
    상기 제어부는
    상기 제 1 중간 노드와 상기 제 2 중간 노드 중에서 어느 하나의 중간 노드를 전원단 레벨로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
  10. 제 9 항에 있어서,
    다른 하나의 중간 노드의 전압 레벨은 상기 전원단 레벨에 비해 낮은 레벨로 강하되는 반도체 장치의 리시버 회로.
  11. 제 8 항에 있어서,
    상기 차동 출력단은 클럭 신호에 응답하여 전원단 레벨로 리셋되는 반도체 장치의 리시버 회로.
  12. 제 8 항에 있어서,
    상기 제어부는
    상기 차동 출력단의 출력을 래치한 신호에 따라 상기 이전 데이터를 판단하도록 구성되는 반도체 장치의 리시버 회로.
  13. 제 12 항에 있어서,
    상기 제어부는
    클럭 신호와 상기 차동 출력단의 출력을 래치한 신호를 조합한 결과에 응답하여 상기 제 1 중간 노드와 상기 제 2 중간 노드를 선택적으로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
  14. 차동 입력단을 통해 입력된 두 입력 데이터의 차이에 따라 차동 출력단의 로직 레벨을 천이시키도록 구성된 래치부;
    상기 차동 출력단의 출력을 래치한 신호를 차동 피드백 신호로서 출력하도록 구성된 피드백 신호 생성부;
    제어 신호들에 응답하여 상기 차동 입력단과 상기 차동 출력단 사이의 제 1 중간 노드와 제 2 중간 노드를 선택적으로 리셋시킴으로써 등화 기능을 수행하도록 구성된 리셋부; 및
    상기 차동 피드백 신호 및 클럭 신호에 응답하여 상기 제어 신호들을 생성하도록 구성된 제어부를 포함하는 반도체 장치의 리시버 회로.
  15. 제 14 항에 있어서,
    상기 리셋부는
    상기 제 1 중간 노드와 상기 제 2 중간 노드 중에서 선택된 어느 하나의 중간 노드를 전원단 레벨로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
  16. 제 15 항에 있어서,
    다른 하나의 중간 노드의 전압 레벨은 상기 전원단 레벨에 비해 낮은 레벨로 강하되는 반도체 장치의 리시버 회로.
  17. 제 14 항에 있어서,
    상기 리셋부는
    상기 클럭 신호에 응답하여 상기 차동 출력단을 전원단 레벨로 리셋시키도록 구성되는 반도체 장치의 리시버 회로.
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