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KR20150109409A - 온 전류를 제어하는 수직 nand 스트링 및 셀 필러 제조를 위한 텅스텐 살리사이드 게이트 소스 - Google Patents

온 전류를 제어하는 수직 nand 스트링 및 셀 필러 제조를 위한 텅스텐 살리사이드 게이트 소스 Download PDF

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KR20150109409A
KR20150109409A KR1020157022183A KR20157022183A KR20150109409A KR 20150109409 A KR20150109409 A KR 20150109409A KR 1020157022183 A KR1020157022183 A KR 1020157022183A KR 20157022183 A KR20157022183 A KR 20157022183A KR 20150109409 A KR20150109409 A KR 20150109409A
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크리슈나 케이. 파라트
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인텔 코포레이션
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Abstract

비휘발성 메모리 디바이스 및 비휘발성 메모리 디바이스를 형성하기 위한 방법이 개시된다. 메모리 디바이스의 제조 동안, 텅스텐 살리사이드는 고종횡비를 갖는 채널 필러들을 형성하기 위해 통상적으로 사용되는 알루미늄 산화물 대신에 에치 정지층으로서 활용된다. 텅스텐 살리사이드의 이용은 Al 산화물 에치 정지층이 통상적으로 사용될 때 형성되는 바람직하지 않은 에치 정지 리세스와 바람직하지 않은 플로팅 게이트를 제거하는데 유용하다.

Description

온 전류를 제어하는 수직 NAND 스트링 및 셀 필러 제조를 위한 텅스텐 살리사이드 게이트 소스{TUNGSTEN SALICIDE GATE SOURCE FOR VERTICAL NAND STRING TO CONTROL ON CURRENT AND CELL PILLAR FABRICATION}
본 명세서에서 기술되는 기술들의 실시예들은 반도체 제조에 관한 것으로, 특히, 수직 NAND 스트링들을 제조하는 것에 관한 것이다.
종래의 수직 NAND 스트링은 고종횡비 필러(트렌치) 에치를 정지시키기 위한 알루미늄 산화물(Al 산화물) 에치-정지층을 사용한다. Al 산화물 에치-정지층이 충분한 에치 선택도를 가지고 있지 않기 때문에, 에치의 정지를 제어할 수 있도록 하기 위해 비교적 두꺼운 Al 산화물층이 요구된다. 이 비교적 두꺼운 Al 산화물층은 NAND 스트링의 선택 게이트(SG)와 제1 워드라인(WL) 간의 채널 길이를 바람직하지 않게 더 길어지게 함으로써, NAND 스트링 채널의 전체 길이를 충분히 활용하지 못하게 한다. 또한, 전형적인 습식 에치는 건식 에치 폴리머를 세정하기 위해 Al 산화물 고속 에치에 사용되는, HF(Hydrofluoric) 산, BOE(Buffered Oxide Etch) 화학 및 인산과 같은 화학 약품을 세정하고, Al 산화물을 쉽게 에칭하여 바람직하지 않은 FG(floating gate)를 형성하는 Al 산화물층에서의 채널의 측벽에 리세스를 생성함으로써, NAND 스트링의 온 전류가 열화하게 된다.
본 명세서에 개시된 실시예들은 유사한 참조 번호들이 유사한 구성요소들을 지칭하는 첨부 도면들의 도들에서, 제한적으로가 아니라 예시적으로 설명된다.
도 1은 NAND 스트링의 제조 동안 통상적으로 형성된 수직 NAND 스트링의 예시적인 실시예의 측면 단면도를 나타낸다;
도 2는 본 명세서에 개시된 과제에 따른 제조 동안 수직 NAND 스트링의 제1 예시적인 실시예의 측면 단면도를 나타낸다;
도 3은 본 명세서에 개시된 과제에 따른 제조 동안 수직 NAND 스트링의 제1 예시적인 실시예의 측면 단면도를 나타낸다;
도 4는 본 명세서에 개시된 과제에 따른 도 2의 수직 NAND 스트링의 예시적인 실시예를 형성하기 위한 예시적인 프로세스를 위한 흐름도를 나타낸다;
도 5a 내지 도 5i는 본 명세서에 개시된 과제에 따른 도 4의 예시적인 프로세스의 다양한 단계를 나타낸다.
예시의 간략성 및/또는 명확성을 위해, 도면들에 도시된 구성요소들이 반드시 축척대로 그려진 것은 아니라는 점이 이해될 것이다. 예를 들어, 일부 구성요소들의 치수들은 명확성을 위해 다른 구성요소들에 비해 과장되었을 수 있다. 도면들의 축척은 본 명세서에 도시된 다양한 구성요소들의 정확한 치수들 및/또는 치수 비율들을 나타내지는 않는다. 또한, 대응하는 및/또는 유사한 구성요소들을 나타내기 위해, 적합하다고 생각된 경우, 도면들 간에 참조 번호들이 반복되었다.
본 명세서에서 기술되는 기술들의 실시예들은 반도체 제조에 관한 것으로, 특히 수직 NAND 스트링들을 제조하는 것에 관한 것이다. 이하의 설명에서는, 본 명세서에 개시된 실시예들의 전체적인 이해를 제공하기 위해 수많은 특정 상세들이 개시된다. 그러나, 관련 기술의 숙련된 자라면 본 명세서에 개시된 실시예들이 하나 이상의 특정 상세없이, 또는 다른 방법들, 컴포넌트들, 재료들, 및 기타 등등과 함께 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 공지된 구조들, 재료들, 또는 동작들은 명세서의 양태들을 모호하게 하는 것을 회피하기 위해 상세하게 도시 또는 기술되지 않는다.
이 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 기술된 특정 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸쳐 여러 곳들에서 어구들 "일 실시예에서" 또는 "실시예에서"가 나온다고 해서 반드시 모두 동일한 실시예를 참조하는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 또한, 용어 "예시적인"은 본 명세서에서 "예, 경우, 또는 예시로서의 역할을 하는"을 의미하기 위해 사용된다. "예시적인" 것으로서 본 명세서에 기술된 임의의 실시예는 반드시 기타 실시예들보다 바람직하거나 유리한 것으로서 해석되지 않아야 한다.
다양한 동작들이 복수의 이산 동작으로서 차례로, 및 청구된 과제의 이해의 이해에 가장 많이 도움이 되는 방식으로 기술될 수 있다. 그러나, 설명의 순서는 이이들 동작들이 반드시 순서 의존적임을 시사하는 것으로 해석되지 않아야 한다. 특히, 이들 동작들은 표시된 순서로 수행될 필요는 없다. 기술된 동작들은 기술된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가의 동작들은 수행될 수 있고 및/또는 기술된 동작들은 부가의 실시예들에서 생략될 수 있다.
도 1은 NAND 스트링의 제조 동안 통상적으로 형성된 수직 NAND 스트링(100)의 예시적인 실시예의 측면 횡단면도를 나타낸다. 도 1에 도시된 제조의 특정 포인트에서, 수직 NAND 스트링(100)은 소스(101), 제1 산화물층(102), p형 폴리실리콘 재료로부터 형성된 선택 게이트 소스(SGS)층(103), 알루미늄-산화물(Al 산화물) 에치-정지층(104), 제2 산화물층(105), 제1 n형 폴리실리콘층(106), 제3 산화물층(107), 제2 n형 폴리실리콘층(108), 제4 산화물층(109), 제3 n형 폴리실리콘층(110), 제5 산화물층(111), 제4 n형 폴리실리콘층(112), 제6 산화물층(113), 제5 n형 폴리실리콘층(114), 제7 산화물층(115), 및 실리콘 질화물층과 같은 CMP(chemical-mechanical planarization)층(116)을 포함한다. 수직 NAND 스트링(100)은 또한 (몇몇 플래시 셀들(117)만이 도 1에 나타나 있는) 복수의 개별적 플래시 셀들(117)과 폴리실리콘 채널(118)을 포함한다.
NAND 스트링(100)의 폴리실리콘층(106)은 워드라인 WL0이 될 것이다. 유사하게, 폴리실리콘층들(108, 110, 112 및 114)은 각각 워드라인들 WL1-WL4이 될 것이다. 도 1의 명료성을 위해 수직 NAND 스트링(100)을 포함하는 구조들 모두가 도시되어 있는 것이 아니라는 것을 이해하여야 한다. 또한, 폴리실리콘층들(106, 108, 110, 112 및 114)이 대안적으로 p형 폴리실리콘 재료로부터 형성될 수 있다는 것을 이해하여야 한다. 또한, 수직 NAND 스트링(100)의 도시된 다양한 층들과 구조들은 공지된 방식으로 형성된다는 것을 이해하여야 한다.
유전체 에치-정지층(104)이 수직 NAND 스트링(100)의 제조 동안 통상적으로 사용될 때, 바람직하지 않게 큰 거리 X는 선택 게이트 소스(SGS)(103)와 제1 워드라인(WL0)(106) 사이에 생성된다. 예를 들어, 거리 X가 선택 게이트 SG(103)와 WL0(106) 사이의 거리에 대해 바람직한 50nm보다 작은 경우, Al 산화물 에치 정지층(104)을 사용하는 종래 기술은, 필러 에치에 대한 프로세스 제어가 45nm Al 산화물 두께 초과를 요구하기 때문에 바람직한 50nm보다 큰 SG 대 WL0 거리 X가 되기 때문에 수용될 수 없다. 또한, 프로세스 제어는 CVD(chemical vapor deposition)에 의해 적층되는, 20nm TEOS(tetraethyl orthosilicate) 산화물을 요구한다. Al 산화물층(104)에 대한 습식-에치율은 SG(103)와 WL0(106) 사이의 바람직한 거리에 비해 너무 빠르다. 또한, 필러 에치 프로세스가 채널(118)에 대한 고종횡비 에치를 달성하기 위해 높은 중합율(polymerization rate)을 갖기 때문에, 차후 습식 세정에 대한 옵션이 제한된다. 또한, 약 7nm의 채널 측벽의 Al 산화물내의 리세스는 필러 습식 에치 세정동안 불가피하게 형성된다. 이 리세스는 Al 산화물 에치 정지층(104) 내에 바람직하지 않은 FG(floating gate)(119)를 형성하여, 디바이스(100)를 위한 "온(on)" 전류에 악영향을 미친다. 즉, 온 전류는 채널의 측벽들을 따르고, Al 산화물 리세스 -또는 Al 산화물 영역내의 플로팅 게이트의 존재- 는 전류 경로를 바꾼다. 이것 및/또는 거리 X의 증가는 수직 NAND 스트링을 턴온하고 제어하는 것을 어렵게 한다.
도 2는 본 명세서에 개시된 과제에 따른 제조 동안 수직 NAND 스트링(200)의 제1 예시적인 실시예의 측면 단면도를 나타낸다. 예시적인 실시예에서, 수직 NAND 스트링(200)은 예를 들어, 고체 상태 메모리 또는 SSD(solid-state drive)에 대한 NAND 스트링들의 어레이의 일부를 형성할 수 있다. 도 2에 도시된 제조의 특정 포인트에서, 수직 NAND 스트링(200)은 소스(201), 도핑된 폴리실리콘 버퍼층(202), 제1 산화물층(203), p형 폴리실리콘 재료로부터 형성된 선택 게이트 소스(SGS)층(204), 텅스텐 살리사이드(WSix)층(205), 제2 산화물층(206), 제1 n형 폴리실리콘층(207), 제3 산화물층(208), 제2 n형 폴리실리콘층(209), 제4 산화물층(210), 제3 n형 폴리실리콘층(211), 제5 산화물층(212), 제4 n형 폴리실리콘층(213), 제6 산화물층(214), 제5 n형 폴리실리콘층(215), 제7 산화물층(216), 및 실리콘 질화물층을 포함하지만 이에 제한되지 않는 CMP층(217)을 포함한다. 수직 NAND 스트링(200)은 또한 (몇몇 플래시 셀들만이 도 2에 나타나 있는) 복수의 개별적 플래시 셀들(218)과 폴리실리콘 채널(219)을 포함한다. 소스(201)의 반대편의 폴리실리콘 채널(219)의 단부는 결국에 비트 라인(BL)(도시 생략)에 결합될 것이다.
도 2에 도시된 예시적인 실시예에서, 폴리실리콘(207)은 워드라인 WL0이 될 것이다. 유사하게, 폴리실리콘층들(209, 211, 213 및 215)은 각각 워드라인들 WL1-WL4이 될 것이다. 도 2의 명료성을 위해 수직 NAND 스트링(200)을 포함하는 구조들 모두가 도시되어 있는 것이 아니라는 것을 이해하여야 한다. 또한, 폴리실리콘층들(207, 209, 211, 213 및 215)이 p형 폴리실리콘 재료로부터 형성될 수 있다는 것을 이해하여야 한다. 또한, 수직 NAND 스트링(200)의 도시된 다양한 층들과 구조들은 공지된 방식으로 형성된다는 것을 이해하여야 한다. 또한, 본 명세서에 개시된 과제는 플로팅 게이트(FG) 수직 NAND 디바이스들에 제한되지 않지만, CTF(Charge Trap Flash) NAND 디바이스들과 같은 다른 수직 트랜지스터 아키텍처들에도 적용가능하고, 고체 상태 메모리 또는 SSD를 포함하지만 이에 제한되지 않는 적층형 필러 수직 NAND 스케일링 접근법의 성능을 향상시킬 수 있다.
도 2에 도시된 예시적인 실시예에서, WSix층(205)은 약 30:1의 종횡비를 갖는 필러들(예를 들어, 채널들)을 형성하기 위해 약 20nm 두께가 되도록 형성될 수 있고 에치 정지층으로서 사용될 수 있다. 따라서, WSix층(205)은 선택 게이트(SGS)(204)의 일부가 되고, SGS 대 WL0 거리 Y1은 감소되어 약 30nm가 되고, 디바이스(200)에 대한 온 전류를 또한 감소시킨다. 또한, WSix층(205)은 플래시 셀(218)을 형성하기 위해 이용되는 IPD 측벽 제거 기술과 호환되기 때문에 Al 산화물 에치 정지층이 통상적으로 사용될 때 형성된 바람직하지 않은 에치 정지 리세스 및 바람직하지 않은 플로팅 게이트(즉, 도 1)는 사실상 제거된다.
도 3은 본 명세서에 개시된 과제에 따른 제조 동안 수직 NAND 스트링(300)의 제1 예시적인 실시예의 측면 단면도를 나타낸다. 예시적인 실시예에서, 수직 NAND 스트링(300)은 예를 들어, 고체 상태 메모리 또는 SSD에 대한 NAND 스트링들의 어레이의 일부를 형성할 수 있다. 도 3에 도시된 제조의 포인트에서, 수직 NAND 스트링(300)은 소스(301), n+형 폴리실리콘 버퍼층(302), 제1 산화물층(303), p형 폴리실리콘 재료로부터 형성된 제1 선택 게이트 소스(SGS)층(304), 텅스텐 살리사이드(WSix)층(305), p형 폴리실리콘 재료로부터 형성된 제2 선택 게이트(SGS)층(306), 제2 산화물층(307), 제1 n형 폴리실리콘층(308), 제3 산화물층(309), 제2 n형 폴리실리콘층(310), 제4 산화물층(311), 제3 n형 폴리실리콘층(312), 제5 산화물층(313), 제4 n형 폴리실리콘층(314), 제6 산화물층(315), 제5 n형 폴리실리콘층(316), 제7 산화물층(317), 및 실리콘 질화물층을 포함하지만 이에 제한되지 않는 CMP층(318)을 포함한다. 수직 NAND 스트링(300)은 또한 (몇몇 플래시 셀들(319)만이 도 3에 나타나 있는) 복수의 개별적 플래시 셀들(319)과 폴리실리콘 채널(320)을 포함한다. 소스(301)의 반대편의 폴리실리콘 채널(320)의 단부는 결국에 비트 라인(BL)(도시 생략)에 결합될 것이다.
도 3에 도시된 예시적인 실시예에서, 폴리실리콘(308)은 워드라인 WL0이 될 것이다. 유사하게, 폴리실리콘층들(310, 312, 314 및 316)은 각각 워드라인들 WL1-WL4이 될 것이다. 도 3의 명료성을 위해 수직 NAND 스트링(300)을 포함하는 구조들 모두가 도시되어 있는 것이 아니라는 것을 이해하여야 한다. 또한, 폴리실리콘층들(308, 310, 312, 314 및 316)이 p형 폴리실리콘 재료로부터 형성될 수 있다는 것을 이해하여야 한다. 또한, 수직 NAND 스트링(300)의 도시된 다양한 층들과 구조들은 공지된 방식으로 형성된다는 것을 이해하여야 한다. 또한, 본 명세서에 개시된 과제는 플로팅 게이트(FG) 수직 NAND 디바이스들에 제한되지 않지만, CTF NAND 디바이스들과 같은 다른 수직 트랜지스터 아키텍처들에도 적용가능하고, 고체 상태 메모리 또는 SSD를 포함하지만 이에 제한되지 않는 적층형 필러 수직 NAND 스케일링 방법의 성능을 향상시킬 수 있다.
도 3에 도시된 예시적인 실시예에서, WSix층(305)은 제1 SGS층(304)와 제2 SGS층(306) 사이에 형성되고, 도 2에 도시된 예시적인 실시예(200)에 의해 제공된 모든 이득을 제공한다. 즉, WSix층(305)은 약 30:1의 종횡비를 갖는 필러들(즉, 채널들)을 형성하기 위해 약 20nm 두께가 되도록 형성될 수 있으며 에치 정지층으로서 사용될 수 있다. 따라서, WSix층(305)은 SGS들(304 및 306)의 일부가 되고, SGS 대 WL0 거리 Y2는 감소되어 약 30nm가 된다. 또한, WSix층(305)은 플래시 셀(319)을 형성하기 위해 이용되는 IPD 측벽 제거 기술과 호환되기 때문에 Al 산화물 에치 정지층이 통상적으로 사용될 때 형성된 바람직하지 않은 에치 정지 리세스 및 바람직하지 않은 플로팅 게이트(즉, 도 1)는 사실상 제거된다. 또한, 이 예시적인 실시예에서의 WSix층(305)이 2개의 폴리실리콘층 사이에 형성되기 때문에, WSix층(305)과 SG층들(304 및 306)의 표면들 간의 인터페이스 접착력은 예시적인 실시예(200)(도 2)의 WSix층(205)과 제2 산화물층(206)간의 인터페이스 접착력보다 강하다.
도 4는 본 명세서에 개시된 과제에 따른 수직 NAND 스트링(200)(도 2)을 형성하기 위한 예시적인 프로세스(400)에 대한 흐름도를 나타낸다. 도 5a 내지 도 5i는 예시적인 프로세스(400)의 다양한 단계들을 나타낸다.
도 4의 블록(401)은 프로세스(400)로의 예시적인 진입점을 나타낸다. 도 5a는 도 2에 도시된 예시적인 수직 NAND 스트링의 실시예(500)를 제조하기 위한 하나의 예시적인 진입점을 나타낸다. 도 5a에 도시된 바와 같이, 다양한 층들은 공지된 방식을 이용하여 적층되었다. 특히, 디바이스(500)는 도핑된 폴리실리콘 재료층으로부터 또는 WSix 재료층으로부터 형성된 소스층(501)을 포함한다. n+형 버퍼 폴리실리콘 재료층(502)은 소스층(501)이 WSix로부터 형성될 경우에 소스층(501) 상에 형성된다. 소스층(501)이 도핑된 폴리실리콘으로부터 형성될 경우, 버퍼층(502)은 필요하지 않다. 제1 산화물층(503)은 버퍼 폴리실리콘층(502) 상에 형성된다. 산화물층(503)에 대한 적절한 재료들로는 TEOS 산화물과, 오존/테트라에틸 오르소실리케이트(O3/TEOS)와 같은 고종횡비 프로세스(HARP) 산화물막을 포함하지만, 이에 제한되지 않는다. 선택 소스 게이트(SGS)층(504)은 제1 산화물층(503) 상에 형성된다. WSix-SGS층(505)은 SGS층(504) 상에 형성된다. (이 포인트에서, 도 3에 도시된 예시적인 수직 NAND 스트링의 실시예가 바람직하다면, 제2 SGS층은 WSix-SGS층(505) 상에 형성될 것이다.)
도 4의 프로세스의 예시적인 진입점(블록(401))과 도 5a의 디바이스(500)로 되돌아가면, 제2 산화물층(506)은 WSix층(505) 상에 형성되고, 제1 n형 폴리실리콘층(507)은 산화물층(506) 상에 형성된다. 산화물과 n형 폴리실리콘의 교호층들은 수직 NAND 스트링이 포함하게 될 플래시 셀들의 수에 따라 형성된다. 도 5a 내지 도 5i에 도시된 예시적인 수직 NAND 스트링은 5개의 플래시 셀들을 가질 것이기에, 산화물층들(508, 510, 512 및 514)과 n형 폴리실리콘층들(509, 511, 513 및 515)은 교호하면서 산화물층(506) 상에 형성된다. 본 명세서에 개시된 과제에 따른 수직 NAND 스트링의 실시예들이 5개의 플래시 셀들보다 많거나 적은 플래시 셀들을 가질 수 있다는 것을 이해하여야 한다. 산화물층(516)은 n형 폴리실리콘층(515) 상에 형성된다. 질화물 캡층(517)은 산화물층(516) 상에 형성된다. 산화물 캡층(518)은 질화물 캡층(517) 상에 형성된다. 탄소와 같은 하드 마스크층(519)은 산화물 캡층(518) 상에 형성되고, 레지스트층(520)은 하드 마스크층(519) 상에 형성된다. 대안적인 실시예들에서, 캡층(518)은 질화물 재료, 폴리실리콘 재료 또는 Hi-K 유전체 재료로부터 형성될 수 있다.
도 5b에서, 필러 에치(도 4에서의 블록(402))는 결국에 디바이스(500)의 채널이 되게 될 고종횡비 트렌치(521)를 형성하기 위해 WSix층(505)에서 정지하는 공지된 방식으로 수행된다. 도 5b는 또한 제거된 하드 마스크 층(519)과 레지스트층(520)을 나타낸다. 디바이스(500)가 5 계층의 플래시 셀들만을 가지게 된다고 할지라도, 본 명세서에 개시된 과제는 거기에 제한되지 않고, 더 많은 계층(약 40개)의 플래시 셀들을 가질 수 있다는 것을 이해하여야 한다.
도 5c에서, 도 5c의 명료성을 위해 몇몇 위치들만이 표시되어 있는 (522)에서 n형 폴리실리콘층들(507, 509, 511, 513 및 515)을 에치 백하기 위한 테트라메틸암모늄 하이드록사이드(TMAH) 에치는 트렌치(521)에서 수행된다(블록(403)). WSix층(505)은 TMAH 에치에 의해 영향을 받지 않기 때문에, Al 산화물 에치 정지층이 수직 NAND 스트링을 형성하기 위해 통상적으로 사용될 때 형성되는 바람직하지 않은 에치 정지 리세스 및 플로팅 게이트를 회피한다. 도 5d에서, IPD(Inter Poly Dielectric) 재료(523)는 트렌치(521)와 에치 백된 위치들(522)에서 공지된 방식으로 형성된다(블록(404)). 플로팅 게이트(FG) 폴리실리콘 재료(524)는 에치 백된 위치들(523) 채우기 위해 형성된다(블록(405)).
도 5e에서, IPD 재료(523), 폴리실리콘 재료(524) 및 WSix층(505)을 통해 트렌치(521)의 하부(521a)를 에칭하여, 버퍼 폴리실리콘층(502) 바로 위의 산화물층(503)에서 정지하는 공지된 건식 에치 기술을 행한다(블록 (406)). 도 5f에서, 임의의 나머지 FG 폴리실리콘 재료(523)를 트렌치(521)로부터 제거하여 임의의 WL 대 WL 단락을 방지하는 공지된 습식 에치 기술을 행한다(블록(407)). 또한, IPD 재료(523)는 공지된 실리콘 질화물 식각제를 이용하여 제거된다. WSix층(505)은 온전하게 남아있지만, 종래의 프로세스에서는, Al 산화물은 온전하게 남아 있지 않고 바람직하지 않은 에치 정지 리세스 및 바람직하지 않은 플로팅 게이트가 형성될 것이다.
도 5g에서, 터널 산화물층(525)은 트렌치(521) 내에 공지된 방식으로 형성된다(블록(408)). 터널 산화물층(525)에 적합한 재료로는 공지된 고속 열 CVD(RTCVD) 프로세스에 의해 적층된 HTO(High-Temperature Oxide)를 포함하지만 이에 제한되지 않는다. 다음으로, 폴리실리콘 라이너(polysilicon liner)(526)는 트렌치(521)의 하부로부터 산화물층(502)과 폴리실리콘 라이너(526)를 클리어(clear)하는 후속 에치로부터 터널 산화물층을 보호하기 위해 터널 산화물층(525) 상에 형성된다(블록(409)). 도 5h에서, 후속 건식 에치는, 캡층(518)을 디바이스(500)의 상부로부터 또한 제거하면서, 폴리실리콘 라이너(526)를 제거하고(블록(410)), 산화물층(502)과 폴리실리콘 라이너(526)를 트렌치(521b)의 하부로부터 클리어한다. 또한, 보다 나은 채널 연속성을 위해, 채널과 소스층(501)간의 임의의 남겨진 SGS 산화물을 제거하는 다른 에칭(포스트 펀치 세정)을 행하여, 채널이 소스층(501)에 전기적으로 접촉하게 한다.
도 5i에서, 트렌치(521)는 폴리실리콘(527)으로 공지된 방식으로 채워서(블록(411)) 채널을 형성하고, 공지된 폴리 CMP 기술을 이용하여 채널로부터 초과된 폴리실리콘을 제거한다.
이러한 변형들은 상술한 상세한 설명의 견지에서 이루어질 수 있다. 하기의 청구항들에서 사용되는 용어들은 본 명세서 및 청구항들에 개시된 특정 실시예들의 범위를 제한하도록 해석되지 않아야 한다. 오히려, 본 명세서에 개시된 실시예들의 범위는 하기 청구항들에 의해 결정되어야 하며, 이는 특허청구범위 해석의 확립된 정책에 따라 해석되어야 한다.

Claims (20)

  1. 메모리 디바이스로서,
    제1 단부와 제2 단부를 포함하는 채널 -상기 채널의 제1 단부는 비트 라인에 결합되고 상기 채널의 제2 단부는 소스에 결합됨- ; 및
    상기 비트 라인과 상기 채널간의 도전성을 선택적으로 제어하기 위해 상기 채널의 제1 단부에 형성되며, 텅스텐 살리사이드의 층을 포함하는 선택 게이트
    를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 선택 게이트와 상기 채널의 제2 단부간의 상기 채널의 길이를 따라 형성된 적어도 하나의 비휘발성 메모리 셀을 더 포함하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 셀은 플로팅 게이트(FG) 메모리 셀 또는 CTF(charge trap flash) 메모리 셀을 포함하는, 메모리 디바이스.
  4. 제2항에 있어서,
    상기 메모리 디바이스는 SSD(solid-state drive)의 일부를 포함하는, 메모리 디바이스.
  5. 제2항에 있어서,
    상기 메모리 디바이스는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 선택 게이트는 2개의 폴리실리콘층들 사이에 형성된 텅스텐 살리사이드의 층을 포함하는, 메모리 디바이스.
  7. 제6항에 있어서,
    상기 선택 게이트와 상기 채널의 제2 단부간의 상기 채널의 길이를 따라 형성된 적어도 하나의 비휘발성 메모리 셀을 더 포함하는, 메모리 디바이스.
  8. 제7항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 셀은 플로팅 게이트(FG) 메모리 셀 또는 CTF 메모리 셀을 포함하는, 메모리 디바이스.
  9. 제7항에 있어서,
    상기 메모리 디바이스는 SSD의 일부를 포함하는, 메모리 디바이스.
  10. 제7항에 있어서,
    상기 메모리 디바이스는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
  11. 메모리 디바이스로서,
    제1 단부와 제2 단부를 포함하는 채널 -상기 채널의 제1 단부는 비트 라인에 결합되고 상기 채널의 제2 단부는 소스에 결합됨- ; 및
    상기 비트 라인과 상기 채널간의 도전성을 선택적으로 제어하기 위해 상기 채널의 제1 단부에 형성되고, 텅스텐 살리사이드의 층을 포함하며, 폴리실리콘의 층에 인접하는 선택 게이트
    를 포함하는, 메모리 디바이스.
  12. 제11항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 셀은 플로팅 게이트(FG) 메모리 셀 또는 CTF 메모리 셀을 포함하는, 메모리 디바이스.
  13. 제11항에 있어서,
    상기 메모리 디바이스는 SSD의 일부를 포함하는, 메모리 디바이스.
  14. 제11항에 있어서,
    상기 메모리 디바이스는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
  15. 제11항에 있어서,
    상기 선택 게이트는 2개의 폴리실리콘층들 사이에 형성된 텅스텐 살리사이드의 층을 포함하는, 메모리 디바이스.
  16. 수직 NAND 스트링을 형성하는 방법으로서,
    상기 수직 NAND 스트링에 대한 소스층을 형성하는 단계;
    상기 소스층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 선택 게이트층을 형성하는 단계;
    상기 선택 게이트층 상에 텅스텐 살리사이드층을 형성하는 단계;
    상기 텅스텐 살리사이드층 상에 산화물층들과 폴리실리콘층들의 복수의 교호층을 형성하는 단계 -상기 텅스텐 살리사이드층 상에는 산화물층이 형성됨- ; 및
    상기 텅스텐 살리사이드층을 에칭 정지(etch stop)로서 이용하여 상기 산화물층들과 폴리실리콘층들의 복수의 교호층을 통해 고종횡비 트렌치(high-aspect-ratio trench)를 에칭하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서,
    산화물층과 폴리실리콘층의 적어도 하나의 교호층 내에 비휘발성 메모리 셀을 고종횡비 트렌치를 따라 형성하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 셀은 플로팅 게이트(FG) 메모리 셀 또는 CTF 메모리 셀을 포함하는, 방법.
  19. 제17항에 있어서,
    상기 수직 NAND 스트링은 SSD의 일부를 포함하는, 방법.
  20. 제17항에 있어서,
    상기 수직 NAND 스트링은 메모리 디바이스들의 어레이의 일부를 포함하는, 방법.
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