KR20150077181A

KR20150077181A - 액정표시장치

Info

Publication number: KR20150077181A
Application number: KR1020130166112A
Authority: KR
Inventors: 박선우; 문성준; 이창균; 성창용
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2015-07-07
Anticipated expiration: 2033-12-27
Also published as: KR102134320B1

Abstract

본 발명은 액정표시장치에 관한 것이다. 이 액정표시장치의 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은 수평으로 이웃한 2 채널들을 통해 출력되는 데이터 전압들의 극성이 서로 반전되는 제1 2 채널 극성 패턴; 및 상기 제1 2 채널 극성 패턴의 우측에 위치하는 2 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 2 채널 극성 패턴과의 경계를 기준으로 상기 제1 2 채널 극성 패턴의 수평 극성 패턴에 대하여 좌우 대칭인 제2 2 채널 극성 패턴을 포함한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.

액정표시장치의 픽셀들은 컬러 구현을 위하여 적색(Red : R), 녹색(Green : G) 및 청색(Blue : B)의 서브 픽셀들로 나뉘어진다. 액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 서브 픽셀들(sub-pixel)에 충전되는 데이터전압의 극성을 서로 상반되게 하고 데이터전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. 대부분의 액정표시장치에는 수평 및 수직 1 도트 인버젼 방식이나, 수평 1 도트 및 수직 2 도트 인버젼 방식이 적용되고 있다. 1 도트(dot)는 1 서브 픽셀을 의미한다.

도트 인버젼의 극성 패턴과 입력 영상의 특정 패턴의 상호 관계에 따라 표시패널의 1 라인에서 극성이 어느 한 극성으로 치우칠 수 있다. 이 경우에 공통 전압이 시프트(shift)되어 화질이 저하될 수 있다. 이러한 문제를 개선하기 위하여, 대한민국 특허 출원 10-2008-0128823(2008. 12. 17.), 대한민국 특허 출원 10-2009-0075382(2009. 08. 14.) 등에서 입력 영상의 패턴과 도트 인버젼의 극성 패턴을 비교 분석하고 그 결과에 따라 극성 패턴을 적응적으로 다르게 제어하는 방법이 제안된 바 있다. 그런데 이러한 화질 개선 알고리즘을 구현하기 위하여 하드웨어가 더 복잡해지고 비용이 상승될 수 있다.

본 발명은 입력 영상과 극성 패턴을 비교 분석하지 않고 극성 치우침을 줄일 수 있는 액정표시장치를 제공한다.

본 발명의 액정표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 및 도트 인버젼 형태로 극성이 반전되는 픽셀들을 포함한 표시패널; 채널들을 통해 상기 데이터 라인들에 극성이 반전되는 데이터 전압들을 출력하는 데이터 구동부; 상기 게이트 라인들에 상기 게이트 펄스를 순차적으로 공급하는 게이트 구동부; 및 상기 데이터 구동부에 입력 영상의 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함한다.

상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은 이웃한 2 채널들을 통해 출력되는 데이터 전압들의 극성이 서로 반전되는 제1 2 채널 극성 패턴; 및 상기 제1 2 채널 극성 패턴의 우측에 위치하는 2 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 2 채널 극성 패턴과의 경계를 기준으로 상기 제1 2 채널 극성 패턴의 수평 극성 패턴에 대하여 좌우 대칭인 제2 2 채널 극성 패턴을 포함한다.

본 발명은 2 채널 단위로 극성이 반전되고, 2 채널 단위로 극성 패턴이 좌우 대층으로 반전되도록 데이터 구동부를 제어한다. 그 결과, 본 발명의 액정표시장치는 입력 영상과 극성 패턴을 비교 분석하지 않고 극성 균형을 구현하여 표시 품질을 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2 내지 도 4는 다양한 액정표시패널의 구조를 보여 주는 도면들이다.
도 5는 본 발명의 제1 실시예에 따른 극성 제어 방법을 보여 주는 도면이다.
도 6a 내지 도 8b는 다양한 데이터 패턴에서 도 5에 도시된 극성 패턴이 적용될 때 라인 극성이 균형을 이루는 효과를 보여 주는 도면들이다.
도 9a 및 도 9b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.
도 10은 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 4 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.
도 11a 및 도 11b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 8 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동부(102), 및 게이트 구동부(103)를 구비한다.

액정표시패널(100)은 두 장의 기판 사이에 형성된 액정층을 포함한다. 액정표시패널은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 액정셀들(Clc)을 포함한다.

액정표시패널(100)의 하부 기판에는 TFT 어레이가 형성된다. TFT 어레이는 데이터라인들(DL)과 게이트라인들(GL)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. TFT 어레이는 도 2 내지 도 4와 같이 다양한 형태로 구현될 수 있다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(100)의 상부 기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 액정표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(Timing controller, TCON)(101)는 호스트 시스템(Host system, HOST)(104)로부터 입력된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동부(102)으로 전송한다. 타이밍 콘트롤러(101)는 시스템 보드(104)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력 받는다. 타이밍 콘트롤러(101)는 타이밍신호를 바탕으로 데이터 구동부(102)와 게이트 구동부(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(SDC, GDC)을 발생한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(103)를 구성하는 게이트 드라이브 IC(Integrated Circuit)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호(SDC)는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 및 소스 출력 인에이블신호(SOE), 차지쉐어제어신호(CS) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(102)의 출력 타이밍을 제어한다. 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

극성제어신호(POL)는 도 5 내지 도 15에서 수직 극성 패턴을 반전시킨다. 도 5 내지 도 15와 같은 극성 패턴의 경우에, 극성제어신호(POL)는 2 수평 기간 주기로 로직 레벨(Logic level)이 반전된다. 소스 드라이브 IC는 극성제어신호의 하이 로직 레벨에 응답하여 정극성 데이터 전압을 출력하고, 극성제어신호의 로우 로직 레벨에 응답하여 부극성 데이터 전압을 출력한다. 데이터 타이밍 제어신호(SDC)는 소스 드라이브 IC들 각각에서 첫 번째 채널의 극성을 제어하는 POLC 옵션 신호, 소스 드라이브 IC들 각각에서 수평 극성 패턴을 제어하는 H2DOT 옵션 신호를 더 포함할 수 있다.

데이터 구동부(102)의 소스 드라이브 IC들 각각은 시프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 소스 드라이브 IC들은 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 발생하고 극성제어신호(POL)에 응답하여 그 데이터 전압의 극성을 반전시킨다. 소스 드라이브 IC들은 소스 출력 인에이블 신호(SOE)에 응답하여 데이터전압을 데이터라인들(DL)로 출력한다.

게이트 구동부(103)의 게이트 드라이브 IC들은 시프트 레지스터와 레벨 쉬프터를 포함한다. 게이트 구동부(103)는 게이트 타이밍 제어신호(GDC)에 응답하여 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.

호스트 시스템(104)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(104)은 입력 영상의 디지털 비디오 데이터(RGB)를 액정표시패널(100)의 해상도에 맞게 스케일링하나다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)로 전송한다.

도 2 내지 도 4는 TFT 어레이의 다양한 예들을 보여 주는 등가 회로들이다. 도 2 내지 도 4에는 TFT 어레이의 일부를 보여 준다. 도 2 내지 도 4에 있어서, D1~D6은 데이터라인, G1~G6은 게이트 라인, LINE#1~LINE#6은 픽셀 어레이의 라인 번호를 각각 나타낸다.

도 2에 도시된 TFT 어레이는 대부분의 액정표시장치에서 적용되는 TFT 어레이다. 이 TFT 어레이에는 데이터라인들(D1~D6)과 게이트라인들(G1~G4)이 교차된다. 이 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. TFT 각각은 게이트라인(G1~G4)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다. 도 3에 도시된 TFT 어레이에서 1 픽셀은 컬럼 방향과 직교하는 로우 방향(또는 라인 방향)을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. 도 2에 도시된 TFT 어레이의 해상도가 M × N(M 및 N 각각은 2 이상의 양의 정수) 일 때, M × 3 개의 데이터라인들과 N 개의 게이트라인들이 필요하다. M × 3에서, 3은 1 픽셀에 포함된 서브픽셀들의 개수이다.

도 3에 도시된 TFT 어레이는 도 2에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들의 개수를 1/2로 줄인 구조의 TFT 어레이이다. 이 TFT 어레이의 구동 주파수는 도 2에서 도시된 TFT 어레이에 비하여 2 배 높다. 이 때문에 도 3에 도시된 TFT 어레이를 가지는 액정표시패널을 DRD(Double rate driving) 패널로 칭하기도 한다. 이하에서, DRD 패널은 도 3과 같은 액정표시패널을 지칭한다. DRD 패널은 도 2에 도시된 TFT 어레이에 비하여 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다. DRD 패널의 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. DRD 패널의 TFT 어레이에서, 1 픽셀은 컬럼 방향과 직교하는 라인방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. DRD 패널의 TFT 어레이에서 좌우로 이웃하는 액정셀들은 동일한 데이터라인을 공유하여 그 데이터라인을 통해 시분할 방식으로 공급되는 데이터전압을 연속으로 충전한다. 데이터라인(D1~D4)의 좌측에 배치된 액정셀과 TFT를 각각 제1 액정셀과 제1 TFT(T1)라 하고, 데이터라인(D1~D4)의 우측에 배치된 액정셀과 TFT를 각각 제2 액정셀과 제2 TFT(T2)라 하여 TFT 어레이의 구조를 설명하면 다음과 같다. 제1 TFT(T1)는 기수 게이트라인(G1, G3, G5, G7)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제1 액정셀의 화소전극에 공급한다. 제1 TFT(T1)의 게이트전극은 기수 게이트라인(G1, G3, G5, G7)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제1 TFT(T1)의 소스전극은 제1 액정셀의 화소전극에 접속된다. 제2 TFT(T2)는 우수 게이트라인(G2, G4, G6, G8)로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제2 액정셀의 화소전극에 공급한다. 제2 TFT(T2)의 게이트전극은 우수 게이트라인(G2, G4, G6, G8)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제2 TFT(T2)의 소스전극은 제2 액정셀의 화소전극에 접속된다. DRD 패널의 TFT 어레이는 해상도가 M×N 일 때, (M×3)/2 개의 데이터라인들과 2N 개의 게이트라인들이 필요하다.

도 4에 도시된 TFT 어레이는 도 2에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들의 개수를 1/3로 줄인 구조의 TFT 어레이이다. 이 TFT 어레이의 구동 주파수는 도 2에서 도시된 TFT 어레이에 비하여 3 배 높다. 이 때문에 도 4에 도시된 TFT 어레이를 가지는 액정표시패널을 TRD(Triple rate driving) 패널로 칭하기도 한다. 이하에서, TRD 패널은 도 3과 같은 액정표시패널을 지칭한다. TRD 패널의 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 라인 방향을 따라 배치된다. TRD 패널의 TFT 어레이에서 1 픽셀은 컬럼 방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. TRD 패널의 TFT 어레이에서, TFT 각각은 게이트라인(G1~G6)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다. TRD 패널의 TFT 어레이는 해상도가 M×N 일 때, M/3 개의 데이터라인들과 3N 개의 게이트라인들이 필요하다.

타이밍 콘트롤러(101)는 소스 드라이브 IC들의 극성 패턴을 도 5 내지 도 15와 같이 제어한다 픽셀들의 극성은 수평 극성 패턴과, 수직 극성 패턴으로 나뉘어진다. 수평 극성 패턴은 도 5 내지 도 15에서 소스 드라이브 IC의 채널들을 통해 동시에 출력되는 데이터 전압들의 극성 패턴이다. 수직 극성 패턴은 소스 드라이브 IC의 채널들 각각을 통해 출력되는 데이터 전압의 극성이 시간적으로 변하는 극성 패턴이다. 이러한 타이밍 콘트롤러(101)는 입력 영상의 데이터 패턴과 극성 패턴을 비교 분석하는 알고리즘 없이 어떠한 입력 영상의 데이터 패턴에 대하여도 도 5 내지 도 15와 같은 극성 패턴을 동일하게 적용한다.

도 5를 참조하면, 소스 드라이브 IC들 각각(SIC#1, SIC#2)으로부터 출력되는 데이터 전압의 극성 패턴은 제1 2 채널 극성 패턴(21)과, 제2 2 채널 극성 패턴(22)을 포함한다.

제1 2 채널 극성 패턴(21)은 이웃한 2 채널들을 통해 출력되는 데이터 전압의 극성이 서로 반전되는 수평 극성 패턴을 포함한다. 제1 2 채널 극성 패턴(21)은 1 수평 기간 또는 2 수평 기간 마다 데이터 전압이 극성이 반전되는 수직 극성 패턴을 포함한다. 도 5의 경우에, 수직 극성 패턴은 2 수평 기간 마다 극성이 반전되는 수직 2 도트 인버젼 형태 수직 극성 패턴을 예시한 것이나 이에 한정되지 않는다. 제2 2 채널 극성 패턴(21)은 제1 2 채널 극성 패턴(21)의 우측 2 채널 극성 패턴으로서 제1 2 채널 극성 패턴(21)과의 경계를 기준으로 좌우 대칭이다. 따라서, 제1 2 채널 극성 패턴(21)과 제2 2 채널 극성 패턴(22)의 극성 패턴은 서로 반전된 극성 패턴이다. 예를 들어, 제1 2 채널 극성 패턴(21)의 수평 극성 패턴이 좌에서 우로 "+ -"이면, 제2 2 채널 극성 패턴(22)의 수평 극성 패턴은 좌에서 우로 "- +"이다. 제1 2 채널 극성 패턴(21)의 좌측 수직 극성 패턴은 위에서 아래로 "+ - - +"이면, 제2 2 채널 극성 패턴(22)의 좌측 수직 극성 패턴은 위에서 아래로 "- + + -"이다.

제1 및 제2 2 채널 극성 패턴(21, 22)은 제1 4 채널 극성 패턴(41)을 형성한다. 제2 4 채널 극성 패턴(42)은 제1 4 채널 극성 패턴(41)의 우측 4 채널 극성 패턴으로서 제1 4 채널 극성 패턴(41)과의 경계를 기준으로 좌우 대칭이다. 따라서, 제1 4 채널 극성 패턴(41)과 제2 4 채널 극성 패턴(42)의 극성 패턴은 서로 반전된 극성 패턴이다. 예를 들어, 제1 4 채널 극성 패턴(41)의 수평 극성 패턴이 좌에서 우로 "+ - - +"이면, 제2 4 채널 극성 패턴(42)의 수평 극성 패턴은 좌에서 우로 "- + + -"이다. 제1 4 채널 극성 패턴(41)의 최좌측 수직 극성 패턴은 위에서 아래로 "+ - - +"이면, 제2 2 채널 극성 패턴(22)의 최좌측 수직 극성 패턴은 위에서 아래로 "- + + -"이다.

소스 드라이브 IC들(SIC#1, SIC#2) 각각에서 제1 및 제2 4 채널 극성 패턴(41, 42)이 8 채널 주기로 반복된다. 예를 들어, 소스 드라이브 IC들(SIC#1, SIC#2) 각각은 제1 내지 제8 채널을 통해 제1 및 제2 4 채널 극성 패턴(41, 42)으로 극성이 반전되는 데이터 전압을 출력하고, 제9 내지 제16 채널을 통해 제1 및 제2 4 채널 극성 패턴(41, 42)으로 극성이 반전되는 데이터 전압을 출력한다. 도 5에서 1 ~ 12는 소스 드라이브 IC의 채널 번호이다.

도 6a 내지 도 8b는 다양한 데이터 패턴에서 도 5에 도시된 극성 패턴이 적용될 때 라인 극성이 균형을 이루는 효과를 보여 주는 도면들이다. 도 6a 내지 도 6b는 1 픽셀 단위로 수평 방향과 수직 방향 각각에서 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 7a 내지 도 7b는 1 픽셀 단위로 수평 방향을 따라 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 8a 내지 도 8b는 2 픽셀 단위로 수평 방향을 따라 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 6a 내지 도 8b에서, SIC#N은 제N 소스 드라이브 IC이고, SIC#N+1은 제N+1 소스 드라이브 IC이다.

도 6a 내지 도 8b에서, 어두운 색은 블랙 계조의 픽셀 데이터이고, 밝은 색은 화이트 계조의 픽셀 데이터이다. 화이트 계조의 픽셀 데이터에 한하여 라인별로 정극성 카운트와 부극성 카운트를 누적하여 그 차이를 계산하면 라인별 극성 균형 정도를 판단할 수 있다. 도 5와 같은 극성 패턴을 도 6a 내지 도 8b의 데이터 패턴들에 적용하면 라인별로 정극성 합계와 부극성 합계가 동일하여 극성이 균형을 이루어 공통 전압의 시프트를 방지할 수 있다.

도 9a 및 도 9b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.

도 9a 및 도 9b를 참조하면, 타이밍 콘트롤러(101)는 POLC 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 제어할 수 있다. 여기서, 대표 극성이란, 소스 드라이브 IC의 제1 채널에서 첫 번째 출력되는 데이터 전압의 극성을 의미한다. 대표 극성을 픽셀 어레이에서 보면, 최상단의 최좌측 픽셀에 충전되는 데이터 전압의 극성이다. POLC 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC의 대표 극성은 정극성(+)이다. POLC 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC의 대표 극성은 부극성(-)이다.

도 10은 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 4 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면이다.

도 10을 참조하면, 타이밍 콘트롤러(101)는 H2DOT 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 4 채널 단위로 제어할 수 있다. H2DOT 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC에서 이웃하는 4 채널의 대표 극성은 정극성(+)이다. H2DOT 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC에서 이웃한 4 채널의 대표 극성은 부극성(-)이다.

도 11a 및 도 11b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 8 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.

도 11a 및 도 11b를 참조하면, 타이밍 콘트롤러(101)는 H2DOT 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 8 채널 단위로 제어할 수 있다. H2DOT 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC에서 이웃하는 8 채널의 대표 극성은 정극성(+)이다. H2DOT 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC에서 이웃한 8 채널의 대표 극성은 부극성(-)이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널(LTD 패널) 102 : 데이터 구동부
104 : 게이트 구동부 101 : 타이밍 콘트롤러

Claims

다수의 데이터 라인들, 다수의 게이트라인들, 및 도트 인버젼 형태로 극성이 반전되는 픽셀들을 포함한 표시패널;
채널들을 통해 상기 데이터 라인들에 극성이 반전되는 데이터 전압들을 출력하는 데이터 구동부;
상기 게이트 라인들에 상기 게이트 펄스를 순차적으로 공급하는 게이트 구동부; 및
상기 데이터 구동부에 입력 영상의 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함하고,
상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은,
이웃한 2 채널들을 통해 출력되는 데이터 전압들의 극성이 서로 반전되는 제1 2 채널 극성 패턴; 및
상기 제1 2 채널 극성 패턴의 우측에 위치하는 2 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 2 채널 극성 패턴과의 경계를 기준으로 상기 제1 2 채널 극성 패턴의 수평 극성 패턴에 대하여 좌우 대칭인 제2 2 채널 극성 패턴을 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 및 제2 2 채널 극성 패턴들 각각은 수직 1 도트 또는 수직 2 도트 단위로 극성이 반전되는 수직 극성 패턴을 포함하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은,
제1 및 제2 채널 극성 패턴을 포함하는 제1 4 채널 극성 패턴; 및
상기 제1 4 채널 극성 패턴의 우측에 위치하는 4 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 4 채널 극성 패턴과의 경계를 기준으로 좌우 대칭인 제2 4 채널 극성 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.