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KR20150034212A - Bipolar transistor on high-resistivity substrate - Google Patents

Bipolar transistor on high-resistivity substrate Download PDF

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KR20150034212A
KR20150034212A KR20157002256A KR20157002256A KR20150034212A KR 20150034212 A KR20150034212 A KR 20150034212A KR 20157002256 A KR20157002256 A KR 20157002256A KR 20157002256 A KR20157002256 A KR 20157002256A KR 20150034212 A KR20150034212 A KR 20150034212A
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KR
South Korea
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resistivity
semiconductor die
substrate
high resistivity
silicon substrate
Prior art date
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Application number
KR20157002256A
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Korean (ko)
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KR102070477B1 (en
Inventor
마이클 조셉 맥파틀린
마크 엠. 도허티
Original Assignee
스카이워크스 솔루션즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Priority claimed from US13/536,609 external-priority patent/US20140001567A1/en
Priority claimed from US13/536,749 external-priority patent/US9048284B2/en
Priority claimed from US13/536,630 external-priority patent/US9761700B2/en
Priority claimed from US13/536,743 external-priority patent/US20140001602A1/en
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Abstract

기판의 고저항률 영역 상에 또는 그 위에 배치된 하나 이상의 쌍극성 트랜지스터를 이용하여 무선 주파수(RF) 신호를 처리하기 위한 시스템 및 방법이 개시된다. 기판은, 예를 들어, 벌크 실리콘을 포함하고, 벌크 실리콘의 적어도 일부는 고저항률 특성을 가진다. 예를 들어, 벌크 기판은, 약 1 kOhm*cm 등의, 500 Ohm*cm보다 큰 저항률을 가질 수 있다. 소정 실시예에서, 쌍극성 디바이스들 중 하나 이상은 고조파 및 기타의 간섭의 효과를 감소시키도록 구성된 저저항률 주입에 의해 둘러싸인다.A system and method for processing a radio frequency (RF) signal using one or more bipolar transistors disposed on or over a high resistivity region of a substrate is disclosed. The substrate includes, for example, bulk silicon, and at least a part of the bulk silicon has a high resistivity characteristic. For example, the bulk substrate may have a resistivity greater than 500 Ohm * cm, such as about 1 kOhm * cm. In some embodiments, at least one of the bipolar devices is surrounded by a low resistivity implant configured to reduce the effects of harmonics and other interference.

Figure P1020157002256
Figure P1020157002256

Description

고저항률 기판 상의 쌍극성 트랜지스터{BIPOLAR TRANSISTOR ON HIGH-RESISTIVITY SUBSTRATE}BIPOLAR TRANSISTOR ON HIGH-RESISTIVITY SUBSTRATE on a high resistivity substrate

본 개시는 일반적으로 전자기기 분야에 관한 것으로, 더 구체적으로는, 무선 주파수 프론트-엔드 모듈(radio frequency front-end module)에 관한 것이다.BACKGROUND I. Field [0002] The present disclosure relates generally to the field of electronics, and more particularly to a radio frequency front-end module.

무선 주파수(RF)는, 통상적으로 무선 파동을 생성하고 검출하는데 이용되는 전자기 복사의 주파수의 범위에 대한 일반적인 용어이다. 이러한 범위는 약 30 kHz 내지 300 GHz일 수 있다. 무선 통신 디바이스는 종종, 인입 또는 송출 주파수 또는 신호 포트에서 RF 신호를 처리 또는 조정하기 위한 프론트 엔드 회로(front-end circuitry)를 포함한다. RF 프론트-엔드 모듈은, 무선 디바이스와 연관된 수신기, 송신기 또는 트랜시버 시스템의 컴포넌트일 수 있다.Radio frequency (RF) is a general term for the range of frequencies of electromagnetic radiation that is typically used to generate and detect radio waves. This range may be between about 30 kHz and 300 GHz. Wireless communication devices often include front-end circuitry for processing or conditioning RF signals at incoming or outgoing frequencies or signal ports. The RF front-end module may be a component of a receiver, transmitter, or transceiver system associated with the wireless device.

RF 프론트 엔드 설계는, 복잡성, 기판 호환성, 성능, 및 통합을 포함한, 다수의 고려사항을 포함할 수 있다.The RF front-end design may include a number of considerations, including complexity, substrate compatibility, performance, and integration.

여기서 개시된 소정 실시예는, 고저항률 부분을 갖는 실리콘 기판과 실리콘 기판 상의 고저항률 부분 위에 배치된 쌍극성 트랜지스터를 포함하는 반도체 다이를 제공한다.Certain embodiments disclosed herein provide a semiconductor die comprising a silicon substrate having a high resistivity portion and a bipolar transistor disposed over the high resistivity portion of the silicon substrate.

여기서 개시된 소정 실시예는, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 기판 상에 하나 이상의 쌍극성 트랜지스터를 형성하는 단계를 포함하는 반도체 다이를 제작하는 방법을 제공한다.Certain embodiments disclosed herein provide a method of fabricating a semiconductor die comprising providing at least a portion of a high resistivity bulk silicon substrate and forming at least one bipolar transistor on the high resistivity substrate.

여기서 개시된 소정 실시예는, 복수의 컴포넌트를 수용하도록 구성된 팩키징 기판과 팩키징 기판 상에 탑재된 다이를 포함하는 무선 주파수 (RF) 모듈을 제공하며, 다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가진다. RF 모듈은 다이와 팩키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 더 포함할 수 있다.Certain embodiments disclosed herein provide a radio frequency (RF) module comprising a packaging substrate configured to accommodate a plurality of components and a die mounted on a packaging substrate, wherein the die comprises a high resistivity substrate portion, A power amplifier including a placed SiGe bipolar transistor, and at least one passive device. The RF module may further include a plurality of connectors configured to provide electrical connection between the die and the packaging substrate.

여기서 개시된 소정 실시예는, 고저항률 부분을 갖는 실리콘 기판과 고저항률 부분 위의 실리콘 기판 상에 배치된 FET 트랜지스터를 포함하는 반도체 다이를 제공한다.Certain embodiments disclosed herein provide a semiconductor die comprising a silicon substrate having a high resistivity portion and an FET transistor disposed on the silicon substrate over the high resistivity portion.

여기서 개시된 소정 실시예는, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 기판 상에 또는 그 위에 하나 이상의 FET 트랜지스터를 형성하는 단계를 포함하는 통합된 프론트-엔드 모듈을 제작하는 방법을 제공한다.Certain embodiments disclosed herein provide a method of fabricating an integrated front-end module that includes providing at least a portion of a high resistivity bulk silicon substrate and forming at least one FET transistor on or on a high resistivity substrate to provide.

여기서 개시된 소정 실시예는, 복수의 컴포넌트를 수용하도록 구성된 팩키징 기판과 팩키징 기판 상에 탑재된 다이를 포함하는 무선 주파수 (RF) 모듈을 제공하며, 다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 FET 트랜지스터를 포함하는 스위치, 및 하나 이상의 수동 디바이스를 가진다. RF 모듈은 다이와 팩키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 더 포함할 수 있다.Certain embodiments disclosed herein provide a radio frequency (RF) module comprising a packaging substrate configured to accommodate a plurality of components and a die mounted on a packaging substrate, wherein the die comprises a high resistivity substrate portion, A switch including a placed FET transistor, and one or more passive devices. The RF module may further include a plurality of connectors configured to provide electrical connection between the die and the packaging substrate.

여기서 개시된 소정 실시예는, 고저항률 부분을 갖는 실리콘 기판, 기판 상의 고저항률 부분 위에 배치된 능동 RF 디바이스, 및 RF 디바이스를 적어도 부분적으로 둘러싸는 저저항률 웰(low-resistivity well)을 포함하는 반도체 다이를 제공하고, 여기서, 저저항률 웰은 RF 디바이스로부터의 제1 거리에 배치된다.Certain embodiments disclosed herein include a semiconductor device comprising a silicon substrate having a high resistivity portion, an active RF device disposed over the high resistivity portion of the substrate, and a semiconductor die comprising a low-resistivity well at least partially surrounding the RF device. Wherein the low resistivity well is disposed at a first distance from the RF device.

소정 실시예는, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계, 고저항률 기판 위에 하나 이상의 능동 RF 디바이스를 형성하는 단계, 및 RF 디바이스로부터의 제1 거리에서 벌크 기판의 상부면 상에 저저항률 웰을 주입(implant)하는 단계를 포함하는 반도체 다이를 제작하는 방법을 제공한다.Some embodiments include providing at least a portion of a high resistivity bulk silicon substrate, forming at least one active RF device on a high resistivity substrate, and forming a low resistivity The method comprising implanting a well in a semiconductor die.

여기서 개시된 소정 실시예는, 상부 평면에 놓인 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판, 적어도 부분적으로 상부 평면 아래에 배치된 제2 불순물 타입의 트랜지스터 서브-콜렉터 영역, 상부면에 인접하게 배치되고 상부 평면에 평행한 평면에 놓인 제2 불순물 타입의 저저항률 에피텍셜층, 및 상부면에 인접하게 배치되고 상부 평면 아래로 연장되는 제1 불순물 타입의 저저항률 웰을 포함하는 반도체 웨이퍼를 제공하며, 여기서, 저저항률 웰은 서브-콜렉터 영역으로부터의 소정 거리에 위치한다.Some embodiments disclosed herein include a high-resistivity bulk silicon substrate of a first impurity type having a top surface located in an upper plane, a transistor sub-collector region of a second impurity type disposed at least partially below the top plane, A low resistivity epitaxial layer of a second impurity type disposed in a plane parallel to the top plane and a low resistivity well of a first impurity type disposed adjacent the top surface and extending below the top plane, Wherein the low resistivity well is located a predetermined distance from the sub-collector region.

여기서 개시된 소정 실시예는, 상부 평면에 놓인 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판, 각각이 제2 불순물 타입이고 상부 평면 아래로 연장되는 도핑된 드레인 영역 및 도핑된 소스 영역, 상부면에 인접하게 배치되고 상부 평면에 평행한 평면에 놓인 제2 불순물 타입의 저저항률 에피텍셜층, 및 상부면에 인접하게 배치되고 상부 평면 아래로 연장되는 제1 불순물 타입의 저저항률 웰을 포함하는 반도체 웨이퍼를 제공하며, 여기서, 저저항률 웰은 드레인 및 소스 영역 양쪽 모두로부터의 적어도 소정 거리에 위치한다.Certain embodiments disclosed herein include a high-resistivity bulk silicon substrate of a first impurity type having a top surface located in an upper plane, a doped drain region and a doped source region each of a second impurity type and extending below the top plane, A low resistivity epitaxial layer of a second impurity type disposed adjacent a plane and in a plane parallel to the top plane and a low resistivity epitaxial layer of a first impurity type disposed adjacent the top surface and extending below the top plane, Wherein the low resistivity well is located at least a predetermined distance from both the drain and source regions.

소정 실시예는, 고저항률 기판을 특징으로 하는 단일의 BiCMOS 기술 플랫폼 상으로의, 프론트-엔드 회로의 모든 필요하고 바람직한 구축 블록들의 기능 통합을 제공한다. 예를 들어, FEM은 고저항률 층들에 의한 SiGe BiCMOS 기술을 이용하여 완전히 통합될 수 있다.Some embodiments provide for functional integration of all necessary and desirable building blocks of the front-end circuitry onto a single BiCMOS technology platform featuring a high resistivity substrate. For example, FEMs can be fully integrated using SiGe BiCMOS technology by high resistivity layers.

여기서 개시된 소정 실시예는, 고저항률 부분을 갖는 실리콘 기판과 기판 상의 고저항률 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 갖는 실리콘 기판을 제공한다.Certain embodiments disclosed herein provide a silicon substrate having a silicon substrate having a high resistivity portion and a SiGe bipolar transistor disposed over the high resistivity portion of the substrate.

여기서 개시된 소정 실시예는 통합된 프론트-엔드 모듈을 제작하는 방법을 제공한다. 이 방법은, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 기판 상에 하나 이상의 쌍극성 트랜지스터를 형성하는 단계를 포함할 수 있다.Certain embodiments disclosed herein provide a method of fabricating an integrated front-end module. The method may include providing at least a portion of the high resistivity bulk silicon substrate and forming at least one bipolar transistor on the high resistivity substrate.

여기서 개시된 소정 실시예는, 고저항률 부분을 포함하고 복수의 컴포넌트를 수용하도록 구성된 실리콘 기판을 포함하는 반도체 다이를 제공한다. 다이는 기판 상에 배치된 RF 프론트-엔드 회로를 더 포함할 수 있고, RF 프론트-엔드 회로는 고저항률 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함한다.Certain embodiments disclosed herein provide a semiconductor die comprising a silicon substrate that includes a high resistivity portion and is configured to receive a plurality of components. The die may further include an RF front-end circuit disposed on the substrate, and the RF front-end circuit includes a SiGe bipolar transistor disposed over the high resistivity portion.

여기서 개시된 소정 실시예는, 복수의 컴포넌트를 수용하도록 구성된 팩키징 기판, 팩키징 기판 상에 탑재된 다이 ―다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가짐―, 및 다이와 팩키징 기판 사이에 전기적 접속을 제공하도록 구성된 복수의 커넥터를 포함하는 무선 주파수 (RF) 모듈을 제공한다.Certain embodiments disclosed herein provide a packaging substrate configured to accommodate a plurality of components, a die-die mounted on a packaging substrate includes a high-resistivity substrate portion, a power amplifier including a SiGe bipolar transistor disposed over the high- And at least one passive device, and a plurality of connectors configured to provide electrical connection between the die and the packaging substrate.

여기서 개시된 소정 실시예는, RF 신호를 처리하도록 구성된 프로세서, 고저항률 부분을 갖는 기판 상에 배치된 RF 프론트-엔드 회로 ―RF 프론트-엔드 회로는, 스위치, 하나 이상의 수동 디바이스, 및 고저항률 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기를 포함함―, 및 RF 신호의 송신과 수신을 용이하게 하기 위해 RF 프론트-엔드 회로의 적어도 일부와 통신하는 안테나를 포함하는 RF 디바이스를 제공한다.Certain embodiments disclosed herein provide a processor configured to process an RF signal, an RF front-end circuit-RF front-end circuit disposed on a substrate having a high resistivity portion, the RF front-end circuit comprising a switch, one or more passive devices, A power amplifier including a SiGe bipolar transistor disposed therein, and an antenna in communication with at least a portion of the RF front-end circuitry to facilitate transmission and reception of the RF signal.

다양한 실시예들이 설명의 목적을 위해 첨부된 도면에 도시되며, 어떤 식으로든 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 또한, 상이한 개시된 실시예들의 다양한 피쳐들은 결합되어 본 개시의 일부인 추가 실시예들을 형성할 수 있다. 도면들에 걸쳐, 참조 번호는 참조 요소들간의 대응관계를 나타내기 위해 재사용될 수 있다.
도 1은 본 개시의 하나 이상의 피쳐에 따른 무선 디바이스의 실시예를 도시하는 블록도이다.
도 2는 본 개시의 하나 이상의 피쳐에 따른 RF 모듈의 실시예를 나타낸다.
도 3a는 본 개시의 하나 이상의 피쳐에 따른 전력 증폭기 모듈의 실시예의 블록도를 나타낸다.
도 3b는 본 개시의 하나 이상의 피쳐에 따른 전력 증폭기의 실시예의 개략도를 나타낸다.
도 4는 본 개시의 하나 이상의 피쳐에 따른 프론트-엔드 모듈의 블록도를 나타낸다.
도 5a는 본 개시의 하나 이상의 피쳐에 따른 저저항률 벌크 실리콘 기판 상에 형성된 쌍극성 트랜지스터의 실시예의 단면도를 나타낸다.
도 5b는 본 개시의 하나 이상의 피쳐에 따른 고저항률 벌크 실리콘 기판 상에 형성된 쌍극성 트랜지스터의 단면도를 나타낸다.
도 5c는 본 개시의 하나 이상의 피쳐에 따른 복수의 전자 디바이스가 배치된 기판의 실시예를 나타낸다.
도 5d는 본 개시의 하나 이상의 피쳐에 따른 전자 디바이스가 배치된 기판의 실시예를 나타낸다.
도 5e는 본 개시의 하나 이상의 피쳐에 따른 고저항률 기판 위에 배치된 전송 라인의 단면도를 나타낸다.
도 5f는 본 개시의 하나 이상의 피쳐에 따른 저저항률 벌크 실리콘 기판 상에 형성된 FET 트랜지스터의 단면도를 나타낸다.
도 5g는 본 개시의 하나 이상의 피쳐에 따른 고저항률 벌크 실리콘 기판 상에 형성된 FET 트랜지스터의 단면도를 나타낸다.
도 6은 본 개시의 하나 이상의 피쳐에 따른 통합된 FEM 디바이스에서 고저항률 기판을 구현하기 위한 프로세스를 위한 플로차트를 나타낸다.
도 7a 및 도 7b는 본 개시의 하나 이상의 피쳐에 따른 프론트-엔드 모듈의 실시예의 예시적 레이아웃을 나타낸다.
도 8은 본 개시의 하나 이상의 피쳐에 따른 이중 대역 프론트-엔드 모듈의 실시예를 나타낸다.
도 9는 본 개시의 하나 이상의 피쳐에 따른 통합된 프론트-엔드 모듈의 개략도를 나타낸다.
도 10a 및 도 10b는 본 개시의 하나 이상의 피쳐에 따른 프론트-엔드 모듈을 위한 공존 필터(coexistence filter)의 실시예를 나타낸다.
도 11은 802.11ac 무선 통신 표준과 연관된 이득(gain) 및 거부(rejection) 규격을 나타내는 그래프이다.
도 12a 내지 도 12d는 본 개시의 하나 이상의 피쳐에 따른 프론트-엔드 모듈을 위한 팩키징 구성의 실시예를 나타낸다.
The various embodiments are shown in the accompanying drawings for the purpose of illustration and are not to be construed as limiting the scope of the invention in any way. In addition, various features of different disclosed embodiments can be combined to form additional embodiments that are part of the present disclosure. Throughout the Figures, reference numerals can be reused to indicate correspondence between reference elements.
1 is a block diagram illustrating an embodiment of a wireless device according to one or more features of the present disclosure.
Figure 2 illustrates an embodiment of an RF module according to one or more features of the present disclosure.
3A shows a block diagram of an embodiment of a power amplifier module according to one or more features of the present disclosure;
Figure 3B shows a schematic diagram of an embodiment of a power amplifier according to one or more features of the present disclosure.
4 shows a block diagram of a front-end module according to one or more features of the present disclosure;
Figure 5A shows a cross-sectional view of an embodiment of a bipolar transistor formed on a low resistivity bulk silicon substrate according to one or more features of the present disclosure.
Figure 5B shows a cross-sectional view of a bipolar transistor formed on a high resistivity bulk silicon substrate according to one or more features of the present disclosure.
Figure 5C illustrates an embodiment of a substrate on which a plurality of electronic devices according to one or more features of the present disclosure are disposed.
Figure 5d illustrates an embodiment of a substrate on which an electronic device according to one or more features of the present disclosure is disposed.
Figure 5E shows a cross-sectional view of a transmission line disposed on a high resistivity substrate according to one or more features of the present disclosure.
Figure 5f shows a cross-sectional view of an FET transistor formed on a low resistivity bulk silicon substrate according to one or more features of the present disclosure.
Figure 5G shows a cross-sectional view of an FET transistor formed on a high resistivity bulk silicon substrate according to one or more features of the present disclosure.
Figure 6 shows a flowchart for a process for implementing a high resistivity substrate in an integrated FEM device according to one or more features of the present disclosure.
7A and 7B illustrate an exemplary layout of an embodiment of a front-end module according to one or more features of the present disclosure.
Figure 8 illustrates an embodiment of a dual-band front-end module according to one or more features of the present disclosure.
9 shows a schematic diagram of an integrated front-end module according to one or more features of the present disclosure;
10A and 10B illustrate an embodiment of a coexistence filter for a front-end module according to one or more features of the present disclosure.
11 is a graph illustrating the gain and rejection specifications associated with the 802.11ac wireless communication standard.
12A-12D illustrate an embodiment of a packaging configuration for a front-end module according to one or more features of the present disclosure.

완전-통합된 FEM 등의, 통합된 RF 프론트-엔드 모듈(FEM)에 관련된 예시의 구성 및 실시예가 여기서 개시된다. 예를 들어, 최근에 생겨난 고 처리량 802.11ac WLAN 응용을 가능하게 할 수 있는 통합된 SiGe BiCMOS FEM의 실시예가 개시되어 있다.An exemplary configuration and embodiment of an integrated RF front-end module (FEM), such as a fully-integrated FEM, is disclosed herein. For example, there is disclosed an embodiment of an integrated SiGe BiCMOS FEM capable of enabling a recently developed high throughput 802.11ac WLAN application.

앞서 논의된 바와 같이, RF FEM은, 컴퓨터 네트워크 무선기기, 셀룰러 전화, PDA, 전자 게이밍 디바이스, 보안 및 모니터링 시스템, 멀티미디어 시스템, 및 무선 LAN(WLAN) 무선기기를 포함하는 기타의 전자 디바이스를 포함한, 다양한 타입의 무선 디바이스 내에 병합된다. 지난 10년간, WLAN 무선기기의 진화에서 다수의 주요 동향이 있었다. 예를 들어, 더 높은 데이터 레이트 통신에 대한 증가하는 수요와 함께, 다중 입력 다중 출력(MIMO; multiple-input, multiple-output) 기술이 광범위하게 채택되어 단일 입력 단일 출력(SISO; single-input single-output) 동작의 54 Mbps로부터 108 Mbps 이상의 듀얼 스트림 MIMO 동작으로 데이터 레이트를 증가시켰다. 또 다른 예에서, 54Mbps 동작을 위한 3개 채널만을 갖는 2.4-2.5 GHz 대역(즉, 2 GHz 대역, 2.4GHz 대역, g-대역)과 연관된 대역폭 정체를 피하기 위해, 이중 대역(g-대역 및 a-대역) WLAN 구성이 점점 많이 채용되어 왔다. a-대역(즉, 5GHz 대역, 5.9GHz 대역) WLAN은 통상적으로 4.9 내지 5.9 GHz의 신호로 동작하고, 이것은 가용 채널수의 증가를 제공한다. 역시 또 다른 예에서, 프론트-엔드 모듈(FEM) 또는 프론트-엔드 IC(FEIC)는 통상적으로 무선 프론트-엔드 설계를 위한 바람직한 설계 구현이다. FEM 또는 FEIC는 무선 프론트-엔드 회로의 RF 설계를 간소화할 뿐만 아니라 컴팩트 무선기기에서 레이아웃 복잡성을 상당히 감소시킨다. 휴대 전자 디바이스 및 MIMO 무선기기에서의 임베디드 WLAN 무선기기의 경우, FEM 및 FEIC는 복잡한 RF 회로 설계에 대한 통합의 강도를 보여준다.As discussed above, RF FEMs can be used in a wide range of applications, including computer network wireless devices, cellular telephones, PDAs, electronic gaming devices, security and monitoring systems, multimedia systems, and other electronic devices including wireless LAN (WLAN) Are merged into various types of wireless devices. Over the last decade, there have been a number of major trends in the evolution of WLAN radios. With the growing demand for higher data rate communications, for example, multiple-input multiple-output (MIMO) technology has been widely adopted to provide a single-input single-output (SISO) output operation from 54 Mbps to 108 Mbps or higher with dual-stream MIMO operation. In another example, to avoid bandwidth congestion associated with the 2.4-2.5 GHz band (i.e., the 2 GHz band, the 2.4 GHz band, the g-band) with only three channels for 54 Mbps operation, - band) WLAN configurations have been increasingly employed. The a-band (i.e., the 5 GHz band, the 5.9 GHz band) WLAN typically operates with signals from 4.9 to 5.9 GHz, which provides an increase in the number of available channels. In yet another example, a front-end module (FEM) or a front-end IC (FEIC) is typically a preferred design implementation for a wireless front-end design. FEM or FEIC not only simplifies the RF design of the radio front-end circuitry, but also significantly reduces layout complexity in compact radio equipment. For embedded WLAN radio devices in portable electronic devices and MIMO radios, FEM and FEIC show the strength of integration for complex RF circuit designs.

최근에 생긴 IEEE 802.11ac 표준은, (흔히 5 GHz 대역이라고 하는) 6 GHz 아래의 높은 처리량 WLAN을 제공하는 무선 컴퓨터 네트워킹 표준이다. 이 규격은 적어도 초당 1기가비트의 멀티-스테이션 WLAN 처리량과 적어도 초당 500 메가비트(500 Mbit/s)의 최대 단일 링크 처리량을 가능하게 할 수 있다. 802.11ac 칩셋은 WiFi 라우터와 가전제품에서 뿐만 아니라, 스마트폰 애플리케이션 프로세서를 위한 저전력 802.11ac 기술에서 적용가능하다. 802.11ac 기술은, 이전의 표준들에 비해 특히 다음과 같은 기술적 이점들 중 하나 이상을 제공할 수 있다: 더 넓은 채널 대역폭(예를 들어, 802.11n에서 최대 40 MHz에 비해 80 MHz 및 160 MHz 채널 대역폭); 더 많은 MIMO 공간 스트림(예를 들어, 802.11n에서 4개에 비해 8개까지의 공간 스트림을 지원); 다중-사용자 MIMO, 및 고밀도 변조(256개까지의 QAM). 이러한 진보는, 단일 링크 및 멀티-스테이션 강화에 기초하여, 가정 내 복수의 클라이언트로의 HD 비디오의 동시 스트리밍, 큰 데이터 파일의 신속한 동기화 및 백업, 무선 디스플레이, 넓은 캠퍼스/강당 배치, 및 제조 공장 자동화를 허용할 수 있다.The emerging IEEE 802.11ac standard is a wireless computer networking standard that provides high throughput WLAN below 6 GHz (often referred to as the 5 GHz band). This specification can enable multi-station WLAN throughput of at least 1 gigabit per second and maximum single link throughput of at least 500 megabits per second (500 Mbit / s). The 802.11ac chipset is applicable not only to WiFi routers and appliances, but also to low-power 802.11ac technology for smartphone application processors. The 802.11ac technology can provide one or more of the following technical advantages, in particular compared to previous standards: Broader channel bandwidth (e.g., 80 MHz and 160 MHz channels Bandwidth); More MIMO spatial streams (e.g., supporting up to 8 spatial streams over four in 802.11n); Multi-user MIMO, and high density modulation (up to 256 QAM). This advance is based on simultaneous streaming of HD video to multiple clients in the home, rapid synchronization and backup of large data files, wireless display, wide campus / hall layout, and manufacturing plant automation, based on single link and multi- . ≪ / RTI >

무선 통신 기능을 갖는 디바이스에서의 사용을 위한 FEM은 2개 이상의 집적 회로를 포함할 수 있고, 각각의 회로는 그 내부에 통합된 하나 이상의 기능 구축 블록을 가지며 기판 또는 다이 상에 배치된다. 예로서, 이중 대역 WiFi 시스템의 정황에서, 5 GHz 전력 증폭기, 2.4 GHz 전력 증폭기, 개별 스위치, 및 기타의 컴포넌트들이 반도체 다이 상으로 조립되어 FEM 시스템을 구현할 수 있다. 대안으로서, 2개 이상의 반도체 다이가 하나의 FEM 시스템 내로 조립될 수도 있고, 여기서, 2개의 다이는 아마도 상이한 반도체 기술(예를 들어, GaAs HBT 및 CMOS)을 포함할 수 있고, 상이한 기술들 각각은 다른 것에 비해 소정의 성능 이점을 제공할 수 있다. 소정 실시예들이 2.4 GHz 및 5 GHz 주파수 대역의 정황에서 여기에서 개시되지만, 본 개시의 양태들은 임의의 적절한 또는 가능성있는 주파수 대역에 적용가능하다는 것을 이해해야 한다. 예를 들어, 소정 실시예는 60 GHz 무선 대역에서 또는 그 부근에서 동작하는 통합된 FEM을 제공한다. 더 높은 주파수에서의 동작은 증가된 전송 대역폭을 제공할 수 있다.An FEM for use in a device having wireless communication capabilities may include two or more integrated circuits, each circuit having one or more function building blocks incorporated therein and disposed on a substrate or die. By way of example, in the context of a dual-band WiFi system, a 5 GHz power amplifier, a 2.4 GHz power amplifier, individual switches, and other components can be assembled on a semiconductor die to implement an FEM system. Alternatively, two or more semiconductor dies may be fabricated into one FEM system, where the two dies may possibly include different semiconductor technologies (e.g., GaAs HBT and CMOS), each of the different technologies It may provide some performance advantages over others. Although certain embodiments are disclosed herein in the context of the 2.4 GHz and 5 GHz frequency bands, it should be appreciated that aspects of the present disclosure are applicable to any suitable or probable frequency band. For example, certain embodiments provide an integrated FEM that operates at or near the 60 GHz radio band. Operation at higher frequencies may provide increased transmission bandwidth.

복수의 다이를 단일의 FEM 내부에 병합하는 시스템에 관하여, 조립 복잡성, 컴포넌트 면적, 비용, (예를 들어, 구현된 접합의 유형에 따른 FEM 내에서의 다이 대 다이 접합에 기인한) 팩키지 높이, 및 전체 수율이 중요한 고려사항이 될 수 있다. 따라서, 제조 비용, 복잡성, 수율, 컴포넌트 크기, 및 신뢰성 문제를 해결하는 방식으로, FEM의 기능 구축 블록들 중 일부 또는 전부를 단일의 반도체 다이 내에 통합하는 것이 바람직할 수 있다.With respect to systems that incorporate multiple die into a single FEM, the assembly complexity, component area, cost, package height (due to die to die junctions in the FEM, for example depending on the type of bonding implemented) And overall yield can be important considerations. It may therefore be desirable to integrate some or all of the functional building blocks of the FEM into a single semiconductor die in a manner that addresses manufacturing cost, complexity, yield, component size, and reliability issues.

FEM의 복수의 기능 구축 블록들을 하나의 반도체 다이에 통합하는 것은, 이용되는 특정한 반도체 기술의 일부 양태가 하나 이상의 특정한 블록에 대해서는 최적에 못 미칠 수 점에서 소정의 문제들을 도입할 수 있다. 예를 들어, RF 전력 증폭에 매우 적합할 수 있는 갈륨-비소(Ga-As) 기반의 플랫폼(예를 들어, GaAs HBT)을 이용한 FEM은, 저손실 고격리 스위치의 통합을 위한 만족스러운 기능적 특성을 갖지 못할 수도 있다. 대조적으로, 예를 들어, 스위치의 기능적 위치, 또는 한 그룹의 증폭기 디바이스 중 어느 것이 인에이블된 것인지를 제어하기 위한 제어기는, 바람직하게는, 또는 최적으로, Silicon CMOS 기술 플랫폼으로 이루어질 수도 있다. 일반적으로 말하면, 각각의 기술 플랫폼은 주어진 모듈 내의 각각의 구축 블록에 대한 소정의 이점 및/또는 단점을 불러올 수 있다. 게다가, 특정한 구축 블록 또는 블록들을 통합하는 것이 최적에 못 미치게 하는 반도체 기술 플랫폼의 양태들을 식별하는 것조차 쉽지 않을 수 있다.Integrating the multiple function building blocks of the FEM into one semiconductor die may introduce certain problems in that some aspects of the particular semiconductor technology utilized may be less than optimal for one or more specific blocks. For example, a FEM using a gallium-arsenide (GaAs) -based platform (eg GaAs HBT), which may be well suited for RF power amplification, offers satisfactory functional properties for integration of low- You may not have it. In contrast, the controller for controlling, for example, the functional location of the switch, or one of the group of amplifier devices, may preferably or optimally be made of a Silicon CMOS technology platform. Generally speaking, each technology platform may invoke certain advantages and / or disadvantages for each building block within a given module. In addition, it may not be easy to identify aspects of the semiconductor technology platform that make it less optimal to integrate a particular building block or blocks.

SiGe BiCMOS 기술은 FEM 컴포넌트의 완전한 기능적 통합을 위한 플랫폼을 제공하는데 이용될 수 있는 반도체 기술 플랫폼이다. 예를 들어, 소정 실시예에서, SiGe 쌍극성 트랜지스터 및 CMOS FET 기술은, 커패시터, 저항기, 인터커넥트 금속화부 등의 아마도 다른 타입의 회로 요소들과 더불어, 함께 병합될 수 있다.SiGe BiCMOS technology is a semiconductor technology platform that can be used to provide a platform for fully functional integration of FEM components. For example, in certain embodiments, SiGe bipolar transistors and CMOS FET technology may be incorporated together, perhaps with other types of circuit elements, such as capacitors, resistors, interconnect metallization, and the like.

SiGe-기반의 디바이스 또는 컴포넌트를 설계하는데 있어서 적절할 수 있는 하나의 고려사사항은 대체로 이러한 기판과 연관된 비교적 저저항률로서, 이것은, 소정 상황에서는, FEM 시스템의 하나 이상의 요소를 구축하기에 이상적인 기판을 제공하지 못할 수도 있다. 예를 들어, 저저항률 기판은 위에-배치된 기술 요소들과 상호작용하여 이들 요소들의 개별 성능을 열화시킬 수 있다. 또한, 일부 상황에서, 저저항률 기판은 소정의 기술 요소들 내의 RF 신호 에너지를 흡수하여 열이나 기타의 고조파 RF 신호로 변환할 수도 있다. 예를 들어, 저저항률 기판 위의 전송 라인 요소는, 기저 기판에 대한 신호의 손실 및/또는 분산 효과(예를 들어, 주파수 의존 손실 및 위상 이동)로 인해 RF 신호의 수송에 있어서 덜 효율적일 수 있다. 게다가, SiGe 쌍극성 트랜지스터를 둘러싸고 그 아래에 있는 콜렉터와 기판 사이의 접합의 기생 커패시턴스 값은 원하는 증폭된 RF 입력 신호와 연계하여 원치 않는 고조파 신호의 생성에 극적인 영향을 줄 수 있다. 마찬가지로, 3중-웰 NMOS 스위치에서 이용되는 기생 n-웰-대-기판 접합은 원치 않는 고조파 신호를 생성할 수도 있다. 따라서, 고조파 신호의 생성에 관한 이러한 기생 기판 접합의 영향의 식별 및 상관관계 뿐만 아니라, 기판 엔지니어링을 이용한 그 완화는, SiGe 기술을 이용하여 구성된 FEM의 전체 성능에 지대한 영향을 미칠 수 있다. 따라서, 다음과 같은 목적들 중 하나 이상을 해결하는 것이 통합된 FEM 설계에 대해 바람직할 수 있다: 낮은-손실 수동 정합 컴포넌트의 달성; 유효 고조파 종단 임피던스를 통한 NPN 효율 및 선형성 성능을 향상시키기 위해 낮은 NPN 기판 접합 커패시턴스(Cjs)의 달성; 기저 기판 접합의 격리 및/또는 교정 방지에 의해 기판 손실 기여를 제거하고 선형성을 향상시키기 위해 낮은 NFET Cjs의 달성; 및 기판 격리를 통한 디바이스 기판 피드백의 제거 또는 감소. 여기서 설명되는 바와 같이, 소정 실시예는, 하나 이상의 SiGe BiCMOS 기술 요소 아래에 배치된, 이에 인접한, 및/또는 이를 지지하는 고저항률 층들의 이용을 통해 SiGe-기반의 FEM의 개선된 성능을 제공한다.One consideration that may be appropriate in designing a SiGe-based device or component is generally the relatively low resistivity associated with such a substrate, which in certain circumstances does not provide an ideal substrate for building one or more elements of the FEM system It may not be possible. For example, a low resistivity substrate can interact with over-positioned technology elements to degrade the discrete performance of these elements. Also, in some situations, a low resistivity substrate may absorb RF signal energy within certain technical components and convert it into heat or other harmonic RF signals. For example, transmission line elements on low resistivity substrates may be less efficient in transporting RF signals due to signal loss and / or dispersion effects (e.g., frequency dependent loss and phase shift) on the base substrate . In addition, the parasitic capacitance value of the junction between the collector and substrate surrounding and below the SiGe bipolar transistor can have a dramatic impact on the generation of unwanted harmonic signals in conjunction with the desired amplified RF input signal. Likewise, parasitic n-well-to-substrate junctions used in triple-well NMOS switches may produce unwanted harmonic signals. Thus, the identification and correlation of the effects of such parasitic substrate junctions with respect to the generation of harmonic signals, as well as their mitigation using substrate engineering, can have a significant impact on the overall performance of the FEM constructed using SiGe technology. Thus, solving one or more of the following objectives may be desirable for an integrated FEM design: achieving a low-loss manual matching component; Achieving low NPN substrate junction capacitance (Cjs) to improve NPN efficiency and linearity performance through effective harmonic termination impedance; Achieve low NFET Cjs to eliminate substrate loss contribution and improve linearity by isolating and / or correcting base substrate junctions; And elimination or reduction of device substrate feedback through substrate isolation. As described herein, certain embodiments provide improved performance of SiGe-based FEMs through the use of high resistivity layers disposed below, adjacent to, and / or supporting one or more SiGe BiCMOS technology elements .

여기서 논의되는 바와 같이, 본 개시의 소정 양태에 따르면, 더 높은 저항률의 기판은, 고조파 신호의 진폭을 상당히 억제하는 디바이스-기판 접합을 야기할 수 있다. 예를 들어, 더 높은 저항률의 기판은 더 넓은 공핍 영역 및 그에 따라 단위 면적당 더 낮은 커패시턴스를 갖는 접합을 생성할 수 있다. 디바이스-기판 접합에 미치는 도입된 신호에서의 이러한 커패시턴스의 변조는 종래의 '저저항률' 기판에서보다 상당히 적을 수 있다. 대응적으로, 접합 커패시턴스의 더 적은 변조는, 다양한 회로 디바이스에 부착되는 기생 요소들이 증가된 정적 거동과 신호 왜곡에 관한 더 적은 전체적 영향을 갖는 시스템을 야기할 수 있다.As discussed herein, in accordance with certain aspects of the present disclosure, a substrate of higher resistivity can cause device-substrate bonding that significantly suppresses the amplitude of the harmonic signal. For example, a substrate with a higher resistivity can produce a junction with a wider depletion region and hence lower capacitance per unit area. The modulation of this capacitance in the introduced signal on the device-substrate junction can be significantly less than in conventional 'low resistivity' substrates. Correspondingly, less modulation of the junction capacitance may result in a system in which parasitic elements attached to various circuit devices have increased static behavior and less overall impact on signal distortion.

여기서 개시되는 소정 실시예는 점진적으로 덜 비싸고 더 작은 컴포넌트 크기의 WiFi FEM을 제공하는 한편, 설계 해결과제를 완화시키고 기능적 통합의 혜택을 제공한다. 단일 SiGe BiCMOS 기술 플랫폼 상으로의 FEM의 모든 필요한 및/또는 바람직한 구축 블록들의 기능적 통합은 고저항률 기판을 특징으로 하고, 상기에서 개요된 우려의 하나 이상에 대한 해결책을 제공할 수 있다. 그 구현은, 이하에서 설명되는 바와 같이, 예를 들어, 회로 내의 2.4 및 5 GHz 신호 모두와 연관된 RF 신호의 손실, 신호 분산, 및/또는 능동 기술 요소들의 기생 접합 커패시턴스를 최소화하는 방식으로 이루어질 수 있다. CMOS 또는 쌍극성 기술 등의 다른 기술들에서의 능동 반도체 기술 요소들 아래의, 이에 인접한, 및/또는 이를 지지하는 고저항률 층 또는 기판의 구현은 SiGe BiCMOS 기술과 전반적으로 연관된 것들과 유사한 혜택을 제공할 수 있다.Certain embodiments disclosed herein provide progressively less expensive and smaller component sized WiFi FEMs while mitigating design challenges and providing the benefit of functional integration. The functional integration of all necessary and / or desired building blocks of the FEM onto a single SiGe BiCMOS technology platform features a high resistivity substrate and can provide a solution to one or more of the concerns outlined above. The implementation may be accomplished in a manner that minimizes the parasitic junction capacitance of the loss, signal dispersion, and / or active technology components of the RF signal associated with both 2.4 and 5 GHz signals in the circuit, for example, as described below have. The implementation of a high resistivity layer or substrate under, adjacent to, and / or supporting active semiconductor technology elements in other technologies, such as CMOS or bipolar technologies, offers similar benefits to those generally associated with SiGe BiCMOS technology can do.

이하에서 더 상세히 논의되는 바와 같이, 고저항률 벌크 기판과 조합하여 SiGe BiCMOS 기술을 이용한 통합된 FEM의 소정 실시예는 소정의 802.11 a/b/g/n/ac WLAN 디바이스들의 프론트-엔드 회로 설계를 간소화시킬 수 있고, 이하에 그 일부가 더 상세히 설명되는 소정의 다른 해결책들에 비해 다음과 같은 개선사항들 중 하나 이상을 제공할 수 있다: 기능 FEM 구축 블록들을 단일 다이에 병합하는 것은, 감소된 비용, 기판 면적, 팩키지 크기 및 높이와 조립 복잡성을 허용할 수 있다; 단일 반도체 기술 플랫폼을 이용하는 것은, 입력 및 출력 임피던스의 개선된 조절과, 설계 해결과제를 감소시키는 방식으로 다양한 기능 블록들에 대한 대응하는 정합 네트워크를 제공할 수 있다; 쌍극성 및 MOSFET 트랜지스터의 주변 및 면적 기생 접합 커패시턴스에서의 감소는 이러한 접합에 의해 생성된 고조파 신호의 크기를 감소시킬 수 있다; 기판과 연관된 손실에서의 감소는 3중 웰 CMOS FET 스위치에 대한 삽입 손실을 개선할 수 있다; 기판에서의 RF 신호 손실의 크기와 주파수 의존성 모두에서의 감소는 1회째 성공과 함께 더 예측가능한 RF 회로가 설계되는 것을 허용할 수 있다; RF 신호 위상 이동의 크기 및 주파수 의존성에서의 감소는 더욱 예측가능한 고조파 임피던스 종단처리가 RF 증폭기 내에서 구현되는 것을 허용할 수 있다; 능동 트랜지스터 아래에 놓인 기생 접합의 크기에서의 감소는 다양한 바이어스 포인트에서 AC 이득을 개선시킬 수 있다; 고저항률 기판을 도입하기 위한 (도 5a 내지 도 5g에 관하여 이하에서 더 상세히 논의되는) 고저항률(HR) 주입의 이용은, 위상 이동기, 발진기, 저잡음 증폭기, 구동기 증폭기, 전력 증폭기(다중모드, 다중경로 등) 및/또는 SiGe 기술에 관한 필터들에 대한 더 높은 Q 수동 컴포넌트를 허용할 수 있다; 그리고, 개선된 칩간 접속은 특정한 팩키지 핀-아웃 설계를 충족하기 위해 기능 블록들의 더 최적의 배치를 허용할 수 있다.As discussed in more detail below, certain embodiments of integrated FEMs using SiGe BiCMOS technology in combination with a high resistivity bulk substrate can be used to provide front-end circuit designs of certain 802.11 a / b / g / n / ac WLAN devices And can provide one or more of the following improvements over certain other solutions, some of which are described in more detail below: Merge of functional FEM building blocks into a single die can be achieved by reducing Cost, substrate area, package size and height, and assembly complexity; Using a single semiconductor technology platform can provide an improved regulation of input and output impedances and a corresponding matching network for various functional blocks in a manner that reduces design challenges; The reduction in the parasitic and MOSFET transistor peripheral and area parasitic junction capacitance can reduce the magnitude of the harmonic signal generated by this junction; The reduction in losses associated with the substrate can improve the insertion loss for triple well CMOS FET switches; A reduction in both the magnitude and frequency dependence of the RF signal loss at the substrate may allow a more predictable RF circuit to be designed with a first success; The reduction in magnitude and frequency dependence of the RF signal phase shift may allow for more predictable harmonic impedance termination to be implemented in the RF amplifier; The reduction in the magnitude of the parasitic junction placed underneath the active transistor can improve the AC gain at various bias points; The use of high resistivity (HR) implants to introduce a high resistivity substrate (discussed in more detail below with respect to Figs. 5A-5G) may be used for phase shifters, oscillators, low noise amplifiers, driver amplifiers, power amplifiers Path etc) and / or higher Q passive components for filters with respect to SiGe technology; And, the improved chip-to-chip connection can allow more optimal placement of functional blocks to meet a particular package pin-out design.

도 1은 본 개시의 하나 이상의 양태에 따른 무선 디바이스(100)의 실시예를 나타낸다. 본 개시의 적용은 무선 디바이스로 제한되지 않고, RF 프론트-엔드 회로를 포함하는 임의 타입의 전자 디바이스에 적용될 수 있다. SiGe BiCMOS 프로세스의 정황에서 고저항률 기판의 적용은, 디바이스-기판 커패시턴스의 감소와 고조파 등의 감소된 2차 변조 효과로부터 혜택을 입을 다양한 타입의 회로들(예를 들어, 케이블 라인 구동기, 레이저 구동기 등)이 실현될 수 있게 할 수 있다. 무선 디바이스(100)는 RF 모듈(120)을 포함할 수 있다. 소정 실시예에서, RF 모듈(120)은 복수의 신호-처리 컴포넌트를 포함한다. 예를 들어, RF 모듈(120)은, GSM, WCDMA, LTE, EDGE, WiFi 등의, 하나 이상의 무선 데이터 전송 표준에 따른 신호의 증폭 및/또는 필터링을 위한 개별 컴포넌트를 포함할 수 있다.1 shows an embodiment of a wireless device 100 according to one or more aspects of the present disclosure. The application of the present disclosure is not limited to wireless devices, but can be applied to any type of electronic device including RF front-end circuitry. The application of high resistivity substrates in the context of a SiGe BiCMOS process may be advantageous for various types of circuits (e.g., cable line drivers, laser drivers, etc.) that may benefit from reduced secondary modulation effects such as reduced device- ) Can be realized. The wireless device 100 may include an RF module 120. In some embodiments, the RF module 120 includes a plurality of signal-processing components. For example, the RF module 120 may include separate components for amplification and / or filtering of signals in accordance with one or more wireless data transmission standards, such as GSM, WCDMA, LTE, EDGE, WiFi,

RF 모듈(120)은 트랜시버 회로를 포함할 수 있다. 소정 실시예에서, RF 모듈(120)은, 하나 이상의 상이한 무선 데이터 통신 표준을 따르는 신호에 관한 동작을 수용하는 등을 위한 복수의 트랜시버 회로를 포함한다. 트랜시버 회로는 RF 모듈(120)의 하나 이상의 컴포넌트의 동작 모드를 결정 또는 설정하는 신호 소스로서 역할할 수 있다. 대안으로서, 또는 추가로, 기저대역 회로(150), 또는 RF 모듈(120)에 하나 이상의 신호를 제공할 수 있는 하나 이상의 다른 컴포넌트는, RF 모듈(120)에 제공되는 신호 소스로서 역할할 수 있다. 소정 실시예에서, RF 모듈(120)은, 특히, 디지털 대 아날로그 변환기(DAC), 사용자 인터페이스 프로세서, 및/또는 아날로그 대 디지털 변환기(ADC)를 포함할 수 있다.The RF module 120 may include a transceiver circuit. In some embodiments, the RF module 120 includes a plurality of transceiver circuits for accepting operations on signals that comply with one or more different wireless data communication standards. The transceiver circuitry may serve as a signal source for determining or setting the operating mode of one or more components of the RF module 120. Alternatively, or in addition, the baseband circuit 150, or one or more other components that can provide one or more signals to the RF module 120, may serve as a signal source provided to the RF module 120 . In some embodiments, the RF module 120 may include, among other things, a digital-to-analog converter (DAC), a user interface processor, and / or an analog-to-digital converter (ADC).

RF 모듈(120)은, 하나 이상의 안테나(예를 들어, 95, 195)에 의해 수신 및/또는 송신되는 신호와 연관된 무선 기능을 처리하는 기저대역 회로(150)에 전기적으로 결합된다. 이러한 기능은, 예를 들어, 신호 변조, 인코딩, 무선 주파수 시프팅, 또는 기타의 기능을 포함할 수 있다. 기저대역 회로(150)는, 타이밍 의존 기능을 수용하기 위하여 실시간 운영 체제와 연계하여 동작할 수 있다. 소정 실시예에서, 기저대역 회로(150)는 중앙 프로세서를 포함하거나 이에 접속된다. 예를 들어, 기저대역 회로(150)와 중앙 프로세서는 (예를 들어, 단일의 통합된 회로의 일부로서) 결합되거나 별개의 모듈 또는 디바이스일 수 있다.The RF module 120 is electrically coupled to a baseband circuit 150 that processes radio functions associated with signals received and / or transmitted by one or more antennas (e.g., 95, 195). Such functions may include, for example, signal modulation, encoding, radio frequency shifting, or other functions. Baseband circuitry 150 may operate in conjunction with a real-time operating system to accommodate timing-dependent functions. In some embodiments, the baseband circuit 150 includes or is connected to a central processor. For example, the baseband circuit 150 and the central processor may be combined (e.g., as part of a single integrated circuit) or may be separate modules or devices.

기저대역 회로(150)는, 하나 이상의 휘발성 및/또는 비휘발성 메모리/데이터 스토리지, 디바이스 또는 매체를 포함하는 메모리 모듈(140)에, 직접 또는 간접으로, 접속된다. 메모리 모듈(140)에 포함될 수 있는 스토리지 디바이스의 타입들의 예로서는, NAND 플래시 등의 플래시 메모리, DDR SDRAM, 모바일 DDR SRAM, 또는 하드 디스크 드라이브 등의 자기 매체를 포함하는 기타 임의의 적절한 타입의 메모리가 포함된다. 또한, 메모리 모듈(140)에 포함된 스토리지의 양은 하나 이상의 조건, 인자, 또는 설계 선호사항에 기초하여 달라질 수 있다. 예를 들어, 메모리 모듈(140)은 대략 256 MB, 또는 1GB 이상 등의 기타 임의의 적절한 양을 포함할 수 있다. 무선 디바이스(100)에 포함되는 메모리의 양은, 예를 들어, 비용, 물리적 공간 할당, 처리 속도 등의 인자들에 의존할 수 있다.The baseband circuit 150 is connected directly or indirectly to a memory module 140 that includes one or more volatile and / or non-volatile memory / data storage, devices, or media. Examples of the types of storage devices that may be included in memory module 140 include flash memory such as NAND Flash, DDR SDRAM, mobile DDR SRAM, or any other suitable type of memory including magnetic media such as hard disk drives do. In addition, the amount of storage included in the memory module 140 may vary based on one or more conditions, factors, or design preferences. For example, memory module 140 may include any other suitable amount, such as approximately 256 MB, or 1 GB or more. The amount of memory included in wireless device 100 may depend on factors such as, for example, cost, physical space allocation, processing speed, and the like.

무선 디바이스(100)는 전력 관리 모듈(160)을 포함한다. 전력 관리 모듈(160)은, 특히, 배터리 또는 기타의 전원을 포함한다. 예를 들어, 전력 관리 모듈은 하나 이상의 리튬-이온 배터리를 포함할 수 있다. 또한, 전력 관리 모듈(160)은, 전원으로부터 무선 디바이스(100)의 하나 이상의 영역으로의 전력 흐름의 관리를 위한 제어기 모듈을 포함할 수 있다. 전력 관리 모듈(160)은, 여기서는, 전력 관리 제어기 외에도 전원을 포함하는 것으로 설명될 수 있지만, 용어 "전원" 및 "전력 관리"는, 여기서 사용될 때, 전력 공급, 전력 관리, 또는 양쪽 모두나, 기타 임의의 전력-관련 디바이스나 기능을 말할 수도 있다.The wireless device 100 includes a power management module 160. The power management module 160 includes, among other things, a battery or other power source. For example, the power management module may include one or more lithium-ion batteries. The power management module 160 may also include a controller module for managing power flow from the power source to one or more areas of the wireless device 100. [ Power management module 160 may be described herein as including a power source in addition to the power management controller, but the terms "power" and "power management" Or any other power-related device or function.

무선 디바이스(100)는 하나 이상의 오디오 컴포넌트(170)를 포함할 수 있다. 예시적인 컴포넌트로는, 하나 이상의 스피커, 이어피스(earpiece), 헤드셋 잭, 및/또는 기타의 오디오 컴포넌트를 포함할 수 있다. 또한, 오디오 컴포넌트 모듈(170)은, 오디오 압축 및/또는 압축해제 회로(즉, "코덱")를 포함할 수 있다. 오디오 코덱은, 특히, 전송, 저장 또는 암호화를 위해 신호를 인코딩하거나, 재생 또는 편집을 위해 디코딩하기 위해 포함될 수 있다.The wireless device 100 may include one or more audio components 170. Exemplary components may include one or more speakers, earpieces, headset jacks, and / or other audio components. The audio component module 170 may also include audio compression and / or decompression circuitry (i.e., a "codec"). An audio codec may be included to encode a signal, especially for transmission, storage or encryption, or for decoding for playback or editing.

무선 디바이스(100)는, 하나 이상의 외부 소스로부터의 데이터의 수신 및/또는 처리에 이용하기 위한 하나 이상의 디바이스를 포함하는 접속 회로(130)를 포함한다. 이러한 목적을 위해, 접속 회로(130)는 하나 이상의 안테나(195)에 접속될 수 있다. 예를 들어, 접속 회로(130)는 하나 이상의 전력 증폭기 디바이스를 포함할 수 있고, 이들 각각은 안테나에 접속된다. 안테나(195)는, 예를 들어, WiFi(즉, IEEE 802.11 표준 패밀리 중 하나 이상을 준수하는) 또는 Bluetooth 등의, 하나 이상의 통신 프로토콜에 따른 데이터 통신에 이용될 수 있다. 상이한 무선 통신 프로토콜에 따른 신호의 송신/수신을 수용하기 위해 복수의 안테나 및/또는 전력 증폭기가 바람직할 수도 있다. 특히, 접속 회로(130)는 GPS(Global Positioning System) 수신기를 포함할 수도 있다.The wireless device 100 includes an access circuit 130 that includes one or more devices for use in receiving and / or processing data from one or more external sources. For this purpose, the connection circuit 130 may be connected to one or more antennas 195. For example, the connection circuit 130 may include one or more power amplifier devices, each of which is connected to an antenna. The antenna 195 may be used for data communication according to one or more communication protocols, such as, for example, WiFi (i.e., conforming to one or more of the IEEE 802.11 family of standards) or Bluetooth. Multiple antennas and / or power amplifiers may be preferred to accommodate transmission / reception of signals in accordance with different wireless communication protocols. In particular, the connection circuit 130 may include a Global Positioning System (GPS) receiver.

접속 회로(130)는 하나 이상의 다른 통신 포탈 또는 디바이스를 포함할 수 있다. 예를 들어, 무선 디바이스(100)는, 데이터 통신 채널을 통해, USB(Universal Serial Bus), Mini USB, Micro USB, SD(Secure Digital), miniSD, microSD, SIM(subscriber identification module) 또는 기타 유형의 디바이스와 맞물리기 위한 물리적 슬롯 또는 포트를 포함할 수 있다.The connection circuit 130 may include one or more other communication portals or devices. For example, the wireless device 100 may be connected to the Internet via a data communication channel, such as a Universal Serial Bus (USB), Mini USB, Micro USB, Secure Digital (SD), miniSD, microSD, subscriber identification module And may include a physical slot or port for engaging the device.

무선 디바이스(100)는 하나 이상의 추가 컴포넌트(180)를 포함한다. 이러한 컴포넌트의 예로서는, LCD 디스플레이 등의 디스플레이가 포함될 수 있다. 디스플레이는 터치스크린 디스플레이일 수도 있다. 또한, 무선 디바이스(100)는, 기저대역 회로(150) 및/또는 별개의 중앙 프로세서로부터 분리되거나 이와 통합될 수 있는, 디스플레이 제어기를 포함할 수도 있다. 무선 디바이스(100)에 포함될 수 있는 다른 예시적 컴포넌트로는, 하나 이상의 카메라(예를 들어, 2 MP, 3.2 MP, 5 MP 또는 기타의 해상도를 갖는 카메라), 나침반, 가속도계, 또는 기타의 기능 디바이스가 포함될 수 있다.The wireless device 100 includes one or more additional components 180. Examples of such components may include a display such as an LCD display. The display may be a touch screen display. In addition, the wireless device 100 may include a display controller, which may be separate from or integrated with the baseband circuitry 150 and / or a separate central processor. Other exemplary components that may be included in the wireless device 100 include one or more cameras (e.g., a camera having a resolution of 2 MP, 3.2 MP, 5 MP or other), a compass, an accelerometer, or other functional device May be included.

도 4 및 무선 디바이스(100)와 연계하여 상기에서 설명된 컴포넌트들은 예로서 제공된 것이고, 제한하는 것이 아니다. 게다가, 다양한 예시된 컴포넌트들은 더 적은 수의 컴포넌트로 결합되거나, 추가의 컴포넌트들로 분리될 수 있다. 예를 들어, 기저대역 회로(150)는 RF 모듈(120)과 적어도 부분적으로 결합될 수 있다. 또 다른 예로서, RF 모듈(120)은 별개의 수신기와 송신기 부분으로 분할될 수 있다.The components described above in connection with FIG. 4 and the wireless device 100 are provided by way of example and not limitation. In addition, the various illustrated components may be combined into fewer components or separated into additional components. For example, the baseband circuit 150 may be at least partially coupled to the RF module 120. As another example, the RF module 120 may be divided into separate receiver and transmitter portions.

도 2는 도 1에 관하여 상기에서 예시된 RF 모듈 등의 RF 모듈의 실시예를 제공한다. RF 모듈(220)은 안테나(295)에 접속된 스위치(202)를 포함한다. 안테나(295)는, RF 모듈(220)과 외부 소스 사이에서 무선 신호를 수신 및/또는 송신할 수 있다. 소정 실시예에서, 스위치(202)는 스위치(202)를 통한 무선 신호에 대한 전파 경로를 선택하도록 구성된다. 소정 실시예에서, 스위치(202)의 제1 구성은 안테나와 RF 모듈(220)의 수신기 부분 사이의 경로를 접속한다. RF 모듈의 수신기 부분은, 예를 들어, 소정 범위 또는 대역 내의 주파수를 통과시키고 그 범위 바깥의 주파수를 거부 또는 감쇠시키는 디바이스인, 대역-통과 필터(BPF; 209)를 포함할 수 있다. BPF(209)는 원하는 동작 채널에 대응하는 RF 신호의 원치 않는 스펙트럼을 필터링 아웃하도록 구성될 수 있다. 소정 실시예에서, RF 모듈의 수신기 부분은 이중 대역 기능을 포함하고, 여기서, 수신기 신호는 상이한 동작 채널들에 대응하는 복수의 수신기 경로(미도시)로 분할된다.FIG. 2 provides an embodiment of an RF module, such as the RF module illustrated above with respect to FIG. The RF module 220 includes a switch 202 connected to an antenna 295. Antenna 295 may receive and / or transmit a radio signal between RF module 220 and an external source. In some embodiments, the switch 202 is configured to select a propagation path for the wireless signal through the switch 202. [ In some embodiments, the first configuration of the switch 202 connects the path between the antenna and the receiver portion of the RF module 220. The receiver portion of the RF module may include a band-pass filter (BPF) 209, which is, for example, a device that passes a frequency within a predetermined range or band and rejects or attenuates frequencies outside that range. The BPF 209 may be configured to filter out unwanted spectrums of the RF signal corresponding to the desired operating channel. In some embodiments, the receiver portion of the RF module includes a dual band function, wherein the receiver signal is divided into a plurality of receiver paths (not shown) corresponding to different operating channels.

수신된 신호는, 대역통과 필터로부터, 수신된 신호를 증폭하도록 역할하는 저잡음 증폭기(LNA)(206)로 제공된다. 아마도 매우 약한 신호를 증폭하는데 이용되는 전자적 증폭기인 LNA(206)는, 비교적 약할 수 있는 안테나(295)에 의해 포착된 신호를 증폭하기 위하여 바람직할 수 있다. LNA가 BPF(204)에 후속하는 수신기 경로 내의 지점에 배치되어 있는 것으로 도시되어 있지만, LNA(206)는 수신기 경로 내의 임의의 적절한 위치에 배치될 수도 있다. LNA(206)는 대역외 신호의 증폭을 피하기 위하여 BPF(204)에 후속하여 배치될 수 있다. 소정의 실시예에서, LNA(206)는 그렇지 않으면 수신기 감도를 감소시킬 수도 있는 피드라인에서의 손실을 감소시키기 위하여 안테나(295)에 비교적 가깝게 배치된다.The received signal is provided from a bandpass filter to a low noise amplifier (LNA) 206, which serves to amplify the received signal. The LNA 206, which is an electronic amplifier that is used to amplify a very weak signal, may be desirable to amplify the signal captured by the relatively weak antenna 295. Although LNA is shown as being located at a point within the receiver path following BPF 204, LNA 206 may be located at any suitable location within the receiver path. The LNA 206 may be placed subsequent to the BPF 204 to avoid amplification of the out-of-band signal. In some embodiments, the LNA 206 is positioned relatively close to the antenna 295 to reduce losses in the feed line, which otherwise would reduce receiver sensitivity.

신호는, LNA(206)로부터 믹서(208)로, 및 나아가 아날로그 대 디지털 변환기(ADC)(210)로 제공될 수 있다. 믹서(208)는, 수신된 RF 신호를 기저대역 모듈에 의한 처리용의 중간 주파수로 변환하는 비선형 전기 회로이다. 믹서(208)는, 수신된 RF 신호, 및 PLL(266)과 연계하여 동작하는 국지 발진기에 의해 생성되는 신호 등의 위상 고정 루프(PLL) 모듈(226)로부터의 신호 등의, 그것에 인가되는 2개 신호로부터 새로운 주파수를 생성하도록 구성될 수 있다. ADC(210)는 수신된 RF 신호를 기저대역 처리용의 디지털 신호로 변환하기 위해 바람직할 수 있다. 디지털 신호는 ADC에 의해 디지털 제어 인터페이스(228)를 통해 무선 디바이스의 하나 이상의 컴포넌트에 제공될 수 있다.The signal may be provided from the LNA 206 to the mixer 208, and further to an analog to digital converter (ADC) 210. The mixer 208 is a nonlinear electrical circuit that converts the received RF signal to an intermediate frequency for processing by the baseband module. The mixer 208 receives the received RF signal and a signal from the phase locked loop (PLL) module 226, such as a signal generated by a local oscillator that operates in conjunction with the PLL 266, Lt; / RTI > signal to generate a new frequency. The ADC 210 may be desirable for converting the received RF signal into a digital signal for baseband processing. The digital signal may be provided to the one or more components of the wireless device via the digital control interface 228 by the ADC.

스위치(202)가 송신 동작 모드에 놓이면, 안테나와 RF 모듈(220)의 트랜시버 부분 사이의 경로가 인에이블된다. 신호는, 기저대역 프로세서 또는 기타의 모듈 등으로부터, 디지털 제어 인터페이스(228)를 통해 RF 모듈에 제공될 수 있다. 예를 들어, 신호는, 수신된 신호를 RF 모듈에 의한 송신용의 아날로그 신호로 변환하는 역할을 하는 디지털 대 아날로그 변환기(DAC)(218)에 제공될 수 있다. 변환된 아날로그 신호는, 믹서 모듈(216)에, 및 나아가, 송신될 신호를 증폭하는 전력 증폭기 모듈(214)에 전달될 수 있다. 전력 증폭기(PA) 모듈(214)은 도 3a 및 도 3b에 관하여 이하에서 더 상세히 설명된다. 전력 증폭기는, 전력 증폭기 모듈에 존재하는 신호 전력을 검출하는 검출기에 결합될 수 있다. 송신될 신호는, 송신되는 신호로부터 잡음과 기타의 원치 않는 주파수를 필터링 아웃하는 저역 통과 필터(LPF)(212)에 전달될 수 있다. 소정 실시예에서, LPF(212)는 원치 않는 신호의 증폭을 피하기 위하여 전송기 경로에서 PA(214) 이전에 배치된다. 신호는 안테나(295)를 이용하여 RF 모듈(220)에 의해 전송된다.When the switch 202 is in the transmit mode of operation, the path between the antenna and the transceiver portion of the RF module 220 is enabled. The signal may be provided to the RF module via a digital control interface 228, such as from a baseband processor or other module. For example, the signal may be provided to a digital-to-analog converter (DAC) 218 that serves to convert the received signal into an analog signal for transmission by the RF module. The converted analog signal may be passed to the mixer module 216 and, furthermore, to the power amplifier module 214 which amplifies the signal to be transmitted. The power amplifier (PA) module 214 is described in more detail below with respect to Figures 3A and 3B. The power amplifier may be coupled to a detector that detects the signal power present in the power amplifier module. The signal to be transmitted may be passed to a low pass filter (LPF) 212 that filters out noise and other unwanted frequencies from the transmitted signal. In some embodiments, the LPF 212 is located before the PA 214 in the transmitter path to avoid amplification of undesired signals. The signal is transmitted by the RF module 220 using the antenna 295.

RF 모듈(220)은 RF 모듈의 다양한 요소들의 동작을 제어하기 위한 하나 이상의 제어 모듈(222)을 더 포함할 수 있다. 제어 모듈(222)은, 대역-선택 로직, 스위치 제어 로직, 및/또는 증폭기 인에이블 로직 등의, 제어 기능을 포함할 수 있다.The RF module 220 may further include one or more control modules 222 for controlling the operation of various elements of the RF module. The control module 222 may include control functions such as band-select logic, switch control logic, and / or amplifier enable logic.

도 3은, 도 1의 RF 모듈(120)에서, 도 2에 도시된 RF 모듈(220)에 병합될 수 있는 전력 증폭기(PA) 모듈(314)의 실시예의 블록도이다. PA 모듈(314)은 다단 PA 모듈로서 예시되어 있다. 모듈(314)이 2개의 단을 포함하고 있지만, 여기서 개시된 하나 이상의 실시예에 따른 전력 증폭기 모듈은 임의의 적절한 개수의 이득단을 포함할 수 있다. 또한, PA 모듈(314)의 상이한 대역들은 상이한 개수의 이득단을 포함할 수 있다.3 is a block diagram of an embodiment of a power amplifier (PA) module 314 that may be incorporated into the RF module 220 shown in FIG. 2 in the RF module 120 of FIG. The PA module 314 is illustrated as a multi-stage PA module. Although the module 314 includes two stages, the power amplifier module according to one or more embodiments disclosed herein may include any suitable number of gain stages. In addition, different bands of PA module 314 may include different numbers of gain stages.

예시의 PA 토폴로지를 나타내기 위하여, 2단 저역 및 고역 PA들이 도 3에 도시되어 있다. (802.11a-대역 및 802.11bg-대역 등의) 고역 및 저역 PA들 사이의 공통성으로 인해, 설명은 고역 또는 저역 PA 설계 중 어느 하나에 중점을 둘 것이다; 그러나, 본 개시의 하나 이상의 피쳐는 어느 대역에도, 또는 기타의 PA 설계에도 적용될 수 있다는 것을 이해할 것이다. 소정 실시예에서, 대역외 거부는, 입력 임피던스 정합 네트워크((331A 또는 331B) 및/또는 단간 정합 네트워크(332A 또는 332B)에서 달성될 수 있다. 일부 구현에서, 출력 정합 네트워크(333A 또는 333B)는 대역내 동작에 대한 최적의 정합 임피던스를 제공할 뿐만 아니라, 최적의 신호 선형성을 생성하기 위해 원할 수도 있는 고조파 임피던스 종단을 제공한다.In order to illustrate the PA topology of the example, two-stage low-pass and high-pass PAs are shown in FIG. Due to the commonality between the high and low PAs (such as the 802.11a-band and the 802.11bg-band), the description will focus on either high-pass or low-pass PA design; It will be appreciated, however, that one or more of the features of the present disclosure may be applied to any band or other PA design. In some embodiments, out-of-band rejection may be accomplished in an input impedance matching network (331A or 331B) and / or an inter-matching network (332A or 332B). In some implementations, the output matching network (333A or 333B) Not only provides the best matching impedance for in-band operation, but also provides a harmonic impedance termination that may be desired to produce optimal signal linearity.

전력 증폭기 모듈(314)은, 2개의 별개의 채널 등에 대한 복수의 신호 대역 경로를 포함할 수 있다. 전력 증폭기 모듈(314)은 임의의 적절한 개수의 증폭기단을 포함할 수 있다. 예를 들어, 전력 증폭기 모듈, 또는 전력 증폭기 모듈의 하나 이상의 부분은, 하나 이상의 단일 단 및/또는 다단 전력 증폭기를 포함할 수 있다. 전력 증폭기 모듈(314)은 다양한 회로 컴포넌트들 사이에서 임피던스를 정합하도록 구성된 하나 이상의 임피던스 정합 네트워크를 포함할 수 있다. 예를 들어, 다단 전력 증폭기를 포함하는 실시예에서, 임피던스 정합 회로는, 전력 증폭기의 하나 이상의 트랜지스터 단들 사이에서 임피던스를 정합하도록 구성될 수 있다. 소정 실시예에서, 전력 증폭기 모듈은 전력 증폭기 모듈(314)과 전력 증폭기 모듈이 결합되어 있는 하나 이상의 회로 요소 사이에서 임피던스를 정합하기 위하여 전력 증폭기 모듈의 입력 부분에서의 임피던스 정합 네트워크(331A, 331B) 뿐만 아니라, 출력 임피던스 정합 네트워크(333A, 333B)를 포함한다. 소정 실시예에서, 출력 임피던스 정합 네트워크(333A, 333B)는 전력 증폭기 모듈(314)의 임피던스를 전력 증폭기 모듈(314)에 결합된 안테나에 의해 보여지는 임피던스와 정합하도록 구성된다.The power amplifier module 314 may include a plurality of signal band paths for two separate channels, and so on. The power amplifier module 314 may comprise any suitable number of amplifier stages. For example, one or more portions of a power amplifier module, or a power amplifier module, may include one or more single-ended and / or multi-stage power amplifiers. The power amplifier module 314 may include one or more impedance matching networks configured to match impedances between the various circuit components. For example, in an embodiment involving a multi-stage power amplifier, the impedance matching circuit may be configured to match the impedance between one or more transistor stages of the power amplifier. In some embodiments, the power amplifier module includes an impedance matching network 331A, 331B at the input portion of the power amplifier module to match the impedance between the power amplifier module 314 and one or more circuit elements to which the power amplifier module is coupled, As well as output impedance matching networks 333A and 333B. In some embodiments, the output impedance matching network 333A, 333B is configured to match the impedance of the power amplifier module 314 with the impedance seen by the antenna coupled to the power amplifier module 314. [

소정 실시예에서, 전력 증폭기 모듈(314)은 고저항률 벌크 실리콘 기판 위에 형성된 하나 이상의 NPN 쌍극성 트랜지스터 증폭기를 포함한다. 이러한 트랜지스터 구조와 형성은 도 5a 및 도 5b와 도 6에 관하여 이하에서 논의된다. 일부 실시예에서, 전력 증폭기 모듈은, 모든 정합 네트워크, 대역외 거부 필터, 전압 조정기, 바이어스 회로, 로직 회로, 온도 보상, 전력 검출기, CMOS-호환 스위치, 및/또는 다이플렉스 필터의 고수준의 통합을 특징으로 할 수 있다. 소정 실시예에서, 이중 대역 PA 설계는 또한, 최근에 생긴 이중 대역 802.11ac 표준의 요건을 충족하는 뛰어난 선형성을 특징으로 할 수 있다.In certain embodiments, the power amplifier module 314 includes one or more NPN bipolar transistor amplifiers formed on a high resistivity bulk silicon substrate. This transistor structure and formation is discussed below with respect to Figures 5A and 5B and 6. In some embodiments, the power amplifier module provides a high level of integration of all matching networks, out-of-band rejection filters, voltage regulators, bias circuits, logic circuits, temperature compensation, power detectors, CMOS-compatible switches, and / . In some embodiments, the dual band PA design may also feature excellent linearity that meets the requirements of the recently emerging dual band 802.11ac standard.

도 3b는, 도 3a에 도시된 것과 같은 전력 증폭기 모듈에서 이용될 수 있는 개개의 전력 증폭기(10)의 개략도를 제공한다. 전력 증폭기는 RF 신호를 수신하여 RF 신호를 하나 이상의 트랜지스터 단에 제공할 수 있다. 소정의 실시예에서, 전력 증폭기는 쌍극성 접합 트랜지스터(BJT)(20)를 포함하고, 트랜지스터의 베이스는 증폭될 RF 신호를 수신한다. 트랜지스터(20)는 그 에미터에서 접지될 수 있고 트랜지스터의 베이스에서 제공되는 전압 레벨은 콜렉터 부분과 에미터 부분 사이에서 통과하는 전류를 제어할 수 있다. 콜렉터는 전력 증폭기에 제공되는 입력 RF 신호의 증폭된 버전에 대응하는 출력 신호를 제공할 수 있다. 전력 증폭기의 다양한 다른 구성들이 여기서 개시된 실시예들에 따라 이용될 수 있고 트랜지스터 또는 트랜지스터들의 임의의 적절한 타입이나 구성을 포함하는 전력 증폭기를 포함할 수 있다. 앞서 설명된 바와 같이, PA(10)는 다단 전력 증폭기 모듈 중 하나의 증폭기일 수 있다.FIG. 3B provides a schematic diagram of an individual power amplifier 10 that may be used in a power amplifier module such as that shown in FIG. 3A. The power amplifier may receive the RF signal and provide the RF signal to one or more of the transistors. In some embodiments, the power amplifier includes a bipolar junction transistor (BJT) 20, and the base of the transistor receives the RF signal to be amplified. Transistor 20 can be grounded at its emitter and the voltage level provided at the base of the transistor can control the current passing between the collector portion and the emitter portion. The collector may provide an output signal corresponding to the amplified version of the input RF signal provided to the power amplifier. Various other configurations of the power amplifier may be utilized in accordance with the embodiments disclosed herein and may include a power amplifier including any suitable type or configuration of transistors or transistors. As described above, the PA 10 may be an amplifier of one of the multi-stage power amplifier modules.

일부 구현에서, 도 3a에 도시된 PA 모듈(314)은 bg-대역 PA에 대해서는 2개 단을, a-대역 PA에 대해서는 3개 단을 가질 수 있고, 정합 회로, 대역외 거부 필터, 전력 검출기, 및 바이어스 제어를 컴팩트 크기(예를 들어, 1.5 × 1.6 mm) 칩으로 통합할 수 있다. 소정 실시예에서, bg-대역 PA는, 18 dBm에서 대략 2% EVM과 19.5 dBm에서 대략 3% 출력 전력을 수반한 대략 28 dB 이득을 달성할 수 있다. a-대역 PA는, 18 dBm에서 대략 2% EVM과 19 dBm에서 대략 3% EVM 출력 전력을 수반한 대략 32 dB 이득을 달성하도록 구성될 수 있다. 이러한 실시예는 규제력있는 대역외 방출 요건 뿐만 아니라, 최근에 생긴 256 QAM 802.11ac 표준의 선형성 요건도 충족한다. 802.11ac 디바이스의 에러 벡터 크기(EVM; error vector magnitude)는 가장 높은 데이터 레이트에서 -32 dB로서, 이것은 802.11g 디바이스에 대한 것보다 7 dB 낮다. 따라서, 802.11ac 전력 증폭기에 대한 선형성 요건은 종래의 802.11 응용에 대한 것들에 비해 상당히 증가된다.In some implementations, the PA module 314 shown in FIG. 3A may have two stages for the bg-band PA and three stages for the a-band PA and may include a matching circuit, an out-of-band reject filter, , And bias control into a compact size (e.g., 1.5 x 1.6 mm) chip. In some embodiments, the bg-band PA can achieve approximately 28% gain with approximately 2% EVM at 18 dBm and approximately 3% output power at 19.5 dBm. The a-band PA can be configured to achieve approximately 32% gain with approximately 2% EVM at 18 dBm and approximately 3% EVM output power at 19 dBm. This embodiment meets the regulatory out-of-band emission requirements as well as the linearity requirements of the recently emerging 256 QAM 802.11ac standard. The error vector magnitude (EVM) of 802.11ac devices is -32 dB at the highest data rate, which is 7 dB lower than for 802.11g devices. Thus, the linearity requirements for 802.11ac power amplifiers are significantly increased compared to those for conventional 802.11 applications.

PA 모듈(314)은 하나 이상의 전력 증폭기를 제어하기 위한 전력 증폭기 제어기(332)를 포함할 수 있다. 이와 같이 제한되지 않지만, 전력 증폭기를 제어한다는 것은, 일반적으로, 전력 증폭기에 의해 제공되는 전력 증폭량을 설정, 수정 또는 조정하는 것을 말한다. PA 모듈(314)은, 전력 증폭기 제어기와 하나 이상의 전력 증폭기의 기능을 포함하는 단일의 통합된 컴포넌트일 수 있다. 다른 구현에서, 무선 디바이스(100)는 별개의 전력 증폭기 제어 회로와 전력 증폭기(들)를 포함할 수 있다.The PA module 314 may include a power amplifier controller 332 for controlling one or more power amplifiers. Although not so limited, controlling a power amplifier generally refers to setting, modifying, or adjusting the amount of power amplification provided by the power amplifier. The PA module 314 may be a single integrated component that includes the functions of a power amplifier controller and one or more power amplifiers. In other implementations, the wireless device 100 may include separate power amplifier control circuits and power amplifier (s).

통상적으로, GaAs-기반의 PA 선형성은 GaAs 기판의 불량한 열적 특성으로 인해 동적 모드 동작에서 악화될 겪을 수 있다. GaAs PA 설계는 동적 모드 선형성을 개선하기 위해 외부 회로를 필요로 할 수 있다. 소정 실시예에서, 802.11ac 동작에 요구되는 낮은 EVM 플로어(floor)로 동작하기 위해 전체 전류 요건을 감소시키면서, 동적 모드 동작 하에서 선형성과 이득 양쪽 모두에서 열화가 감소되거나 열화가 없게 할 수 있는 PA 단들간의 열적 차이를 해결하기 위해 더 진보된 바이어스 회로가 구현될 수 있다. 또한, GaAs 설계와 연관된 문제를 해결하기 위해 다양한 다른 기술들이 구현될 수 있다.Typically, the GaAs-based PA linearity can suffer from degradation in dynamic mode operation due to the poor thermal properties of the GaAs substrate. GaAs PA designs may require external circuitry to improve dynamic mode linearity. In some embodiments, a PA stage that can reduce degradation or degrade degradation in both linearity and gain under dynamic mode operation, while reducing overall current requirements to operate with a lower EVM floor required for 802.11ac operation A more advanced bias circuit can be implemented to address the thermal differences between the two. In addition, various other techniques may be implemented to address the problems associated with GaAs design.

PA 설계는, 관통 실리콘 비아로 접지되는 저 임피던스 경로를 이용하거나 레버리징할 수 있는, 실리콘 게르마늄(SiGe) BiCMOS 기술에 기초할 수 있다. 소정 실시예에서, 이러한 설계는 대략 1.6 x 1.5 mm2의 면적에 들어맞을 수 있다. SiGe BiCMOS는 bg-대역 PA 설계를 위한 입증된 기술이다. 그러나, SiGe 기술에서 6 GHz에서 높은 이득과 선형성을 갖는 증폭기를 실현하는 것과 연관된 소정의 설계 해결과제가 존재할 수 있다. 허용가능한 선형성과 함께 높은 주파수에서 높은 전력을 생성하는 해결과제는, 저저항률 실리콘 기판으로부터의 증가하는 기판 손실과 기생 부하로 인해 효율이 주파수에 반비례하는 경향이 있다는 것이다.The PA design can be based on silicon germanium (SiGe) BiCMOS technology, which can utilize or leverage a low impedance path that is grounded through silicon vias. In some embodiments, such a design may fit an area of approximately 1.6 x 1.5 mm 2 . SiGe BiCMOS is a proven technology for bg-band PA design. However, there may be some design challenges associated with realizing amplifiers with high gain and linearity at 6 GHz in SiGe technology. The challenge of generating high power at high frequencies with acceptable linearity is that efficiency tends to be inversely proportional to frequency due to increased substrate losses and parasitic loads from low resistivity silicon substrates.

앞서 논의된 바와 같이, 소정의 종래의 FEM들은 외부 스위치 및/또는 다이플렉스 필터, LNA, 및 PA를 이용하여 동작하도록 구성되고, 여기서, 하나 이상의 컴포넌트들이 분리/독립적이다. 소정 실시예에서, FEM은, 이들 기능들의 전부 또는 일부를 통합시키는 단일 모듈 또는 단일 칩을 포함한다. 도 4는 여기서 개시된 하나 이상의 실시예에 따른 프론트-엔드 모듈(FEM)(400)의 블록도를 나타낸다. FEM(400)은 도 2에 도시되고 상기에서 설명된 기능 요소들의 적어도 일부를 포함할 수 있다. 소정 실시예에서, FEM(400)은 무선 디바이스의 안테나와 제1 중간 주파수단 사이에 위치한 회로의 일부 또는 전부를 제공한다. 예를 들어, FEM(400)은 더 낮은 중간 주파수로 변환되기 이전에 원래의 인입 무선 주파수에서 신호를 처리하는 컴포넌트들의 일부 또는 전부를 수신기에 포함할 수 있다. 여기서 개시되는 실시예에 따른 프론트-엔드 모듈은 임의의 적절한 개수 또는 구성의 기능 요소를 포함할 수 있다. 여기서의 프론트-엔드 모듈의 설명은, 편의상 또는 기타의 목적을 위해, 소정 구성에서 불필요하거나 기타의 방식으로 바람직하지 않은 하나 이상의 요소 또는 모듈을 포함할 수 있다. 또한, 여기서의 다양한 설명은, 특정한 구성에서 바람직할 수 있는 하나 이상의 기능 디바이스 또는 모듈을 생략할 수도 있다. 따라서, FEM의 설명은 도시된 및/또는 설명된 요소들의 개수 및/또는 구성에 관하여 여기서 설명된 바와 같이 제한되는 것은 아니라는 점을 이해해야 한다.As discussed above, certain conventional FEMs are configured to operate using an external switch and / or a diplex filter, an LNA, and a PA, where one or more components are separate / independent. In some embodiments, the FEM includes a single module or a single chip that integrates all or a portion of these functions. FIG. 4 shows a block diagram of a front-end module (FEM) 400 in accordance with one or more embodiments disclosed herein. The FEM 400 may include at least a portion of the functional elements illustrated in FIG. 2 and described above. In certain embodiments, the FEM 400 provides some or all of the circuitry located between the antenna and the first intermediate frequency end of the wireless device. For example, the FEM 400 may include in the receiver some or all of the components that process the signal at the original incoming radio frequency before being converted to a lower intermediate frequency. The front-end module according to the embodiments disclosed herein may comprise any suitable number or configuration of functional elements. The description of the front-end module herein may include one or more elements or modules that are unnecessary or otherwise undesirable in certain configurations for convenience or for other purposes. Also, the various descriptions herein may omit one or more functional devices or modules that may be desirable in a particular configuration. Thus, it should be understood that the description of the FEM is not limited as described herein with respect to the number and / or configuration of the elements shown and / or described.

도 4는, 스위치(402), 하나 이상의 필터(404), 하나 이상의 증폭기(406), 제어 회로(422), 임피던스 정합 회로(431), 및/또는 하나 이상의 검출기 또는 센서(424)를 포함한다. 스위치는, 예를 들어, SP2T, SP3T, SP4T, 또는 기타 유형의 스위치 등의 임의의 적절한 스위치일 수 있다. FEM(400)은, 트랜시버, 즉, 무선 디바이스의 하나 이상의 수신기 및/또는 송신기 컴포넌트들에게 처리 회로를 제공하는 모듈로서 역할하도록 구성될 수 있다. 필터(404)는, 예를 들어, 저역-통과 필터, 고역-통과 필터, 또는 대역-통과 필터, 다이플렉스 필터 등의 주파수 선택성 필터일 수 있고, 송신 또는 처리를 위한 하나 이상의 주파수를 격리하는데 이용될 수 있다. FEM(400)은, 저잡음 증폭기 및/또는 전력 증폭기 등의, 하나 이상의 증폭기(406)를 더 포함할 수 있다. 소정 실시예에서, FEM(400)의 수신기 브랜치는 LNA와 연관되는 반면, FEM(400)의 송신기 브랜치는 PA와 연관된다. 소정 실시예에서, 도 4에 나타낸 FEM(400)은 개시된 컴포넌트들이 단일의 다이 상에서 결합되도록 통합된다. 예를 들어, FEM(400)의 컴포넌트 또는 기능 요소들의 전부 또는 실질적 전부는 실리콘-기반의 기판 등의 단일 기판 상에 배치될 수 있다. FEM(400)의 다양한 컴포넌트들의 통합은, 증가된 설계 간소화, 감소된 제조 비용, 감소된 크기 또는 프로파일, 및/또는 기타의 혜택과 같은 소정의 혜택을 제공할 수 있다.4 includes a switch 402, one or more filters 404, one or more amplifiers 406, a control circuit 422, an impedance matching circuit 431, and / or one or more detectors or sensors 424 . The switch may be any suitable switch, such as, for example, SP2T, SP3T, SP4T, or any other type of switch. The FEM 400 may be configured to act as a transceiver, i.e., a module that provides processing circuitry to one or more receiver and / or transmitter components of the wireless device. The filter 404 may be, for example, a low-pass filter, a high-pass filter, or a frequency selective filter such as a band-pass filter, a diplex filter, and may be utilized to isolate one or more frequencies for transmission or processing . The FEM 400 may further include one or more amplifiers 406, such as a low noise amplifier and / or a power amplifier. In some embodiments, the receiver branch of the FEM 400 is associated with the LNA, while the transmitter branch of the FEM 400 is associated with the PA. In certain embodiments, the FEM 400 shown in FIG. 4 is integrated such that the disclosed components are combined on a single die. For example, all or substantially all of the components or functional elements of the FEM 400 may be disposed on a single substrate, such as a silicon-based substrate. The integration of the various components of the FEM 400 may provide certain benefits, such as increased design simplification, reduced manufacturing costs, reduced size or profile, and / or other benefits.

소정 실시예에서, FEM(400)의 다양한 컴포넌트들은, 완전히 통합되는 것이 아니라, 복수의 별개의 칩들 또는 다이들에 포함된다. 예를 들어, 소정의 고전력 응용의 경우, FEM(400)의 수동 컴포넌트들의 일부 또는 전부를 별개의 칩 또는 통합된 수동 디바이스(IPD; Integrated Passive Device) 내에 통합하는 것이 바람직할 수 있다. IPD의 이용은, 비용, 복잡성, 성능, 및/또는 기타의 이유로 바람직할 수 있다. 이러한 실시예는 3개의 별개의 다이를 포함할 수 있고, 제1 다이는 하나 이상의 전력 증폭기를 포함하고, 제2 다이는 IPD를 포함하며, 제3 다이는 스위치 및/또는 LNA를 포함한다.In some embodiments, the various components of the FEM 400 are not fully integrated, but are included in a plurality of discrete chips or dies. For example, in some high power applications, it may be desirable to integrate some or all of the passive components of the FEM 400 into a separate chip or Integrated Passive Device (IPD). The use of an IPD may be desirable for cost, complexity, performance, and / or other reasons. This embodiment may include three separate dies, wherein the first die comprises one or more power amplifiers, the second die comprises an IPD, and the third die comprises switches and / or LNAs.

소정 실시예는 실리콘-온-인슐레이터(SOI) 기술을 이용하여 제작된 IC를 포함한다. 실리콘-온-인슐레이터(SOI) 기술은, 디바이스 절연을 제공하고 기생 디바이스 커패시턴스를 감소시킴으로써 아마도 회로 성능을 개선하기 위해 반도체 제조에서 종래의 실리콘 기판 대신에 층을 이룬 실리콘-절연체-실리콘 기판의 이용을 말한다. SOI-기반의 디바이스는, 실리콘 접합이 이산화실리콘 등의 전기 절연체에 의해 둘러싸이고 위에 형성된다는 점에서 종래의 벌크 실리콘-구축된 디바이스와 상이하다. SOI 응용의 소정 실시예에서, 베이스 기판은 고저항률(예를 들어, 약 1 kOhm*cm) 기판이다. 베이스 기판은 그 위에 비교적 얇은 산화물 층이 배치되어 있고, 산화물 층 위에는 또 다른 실리콘 층이 배치되어 있다. 상위 실리콘 층 상에 구축된 디바이스는 본질적으로 벌크 기판과 및 서로간에 전기적으로 및 열적으로 격리될 수 있다. 절연층 및 최상위 실리콘 층은 응용마다 광범위하게 달라질 수 있다. SOI-기반의 기술들은 벌크 CMOS 처리에 관해 다음과 같은 혜택들 중 하나 이상을 제공할 수 있다: 이산화실리콘 상에 구축된 SOI CMOS는, 벌크 Si 기판 상에 구축된 CMOS에 비해, 덜-복잡한 웰 구조를 요구할 수 있다; n- 및 p-웰 구조의 더 큰 격리로 인해 벌크 CMOS 회로에 고유한 래치업 효과(latchup effect)가 감소되거나 제거될 수 있다; 비교적 얇게 도핑된 Si 몸체 또는 웰로 인해 소스 및 드레인 영역과 연관된 접합 커패시턴스가 상당히 감소될 수 있다; 소스 및 드레인 영역 아래의 기생 접합 커패시턴스가 절연 산화물 층에 의해 상당히 감소되거나 제거될 수 있어서, 정합된 성능에서 전력 소비를 개선시킨다; 복사에 의한 전자-정공쌍 생성에 이용가능한 Si의 비교적 작은 체적으로 인해 복사-손상 용인에서의 개선 CMOS가 달성될 수 있다.Some embodiments include ICs fabricated using silicon-on-insulator (SOI) technology. Silicon-on-insulator (SOI) technology provides the use of a layered silicon-insulator-silicon substrate instead of a conventional silicon substrate in semiconductor manufacturing to provide device isolation and reduce parasitic device capacitance, It says. SOI-based devices are different from conventional bulk silicon-built devices in that the silicon junction is surrounded and formed by an electrical insulator, such as silicon dioxide. In some embodiments of SOI applications, the base substrate is a high resistivity (e.g., about 1 kOhm * cm) substrate. The base substrate has a relatively thin oxide layer disposed thereon and another silicon layer disposed over the oxide layer. Devices built on the upper silicon layer can be electrically and thermally isolated from each other and with the bulk substrate in essence. The insulating layer and the topmost silicon layer can vary widely from application to application. SOI-based technologies can provide one or more of the following benefits in terms of bulk CMOS processing: SOI CMOS built on silicon dioxide has the advantage that, compared to CMOS built on bulk Si substrates, Can ask for a structure; The latchup effect inherent in bulk CMOS circuits can be reduced or eliminated due to the greater isolation of the n- and p-well structures; The junction capacitance associated with the source and drain regions can be significantly reduced due to the relatively thinly doped Si body or well; The parasitic junction capacitance under the source and drain regions can be significantly reduced or eliminated by the insulating oxide layer, thereby improving power consumption at matched performance; Improved CMOS in the radiation-impairment tolerance can be achieved due to the relatively small volume of Si available for electron-hole pair generation by radiation.

소정 실시예에서, FEM은 실리콘-온-인슐레이터(SOI)-타입 다이 상에 LNA 및 스위치를 포함할 수 있다. SOI 기술은, SOI 다이가 비교적 고저항률의 기판을 제공하므로, 수동 디바이스들은 높은 Q와 낮은 손실 특성을 용이하게 할 수 있다는 점에서 바람직할 수 있다. SOI-기반의 제조에 매우 적합한 쌍극성 디바이스들은, 종종, 쌍극성 디바이스의 전류/잡음 성능에 기초한 LNA 구성에 이용된다. 그러나, SOI 구현은 벌크 실리콘 기술에 비해 증가된 기판 비용을 포함할 수 있다. 또한, SOI 기술을 이용하여 형성되는 전력 증폭기에 관하여, 이러한 설계는 적절한 열 발산 특성을 허용하지 못할 수도 있다.In some embodiments, the FEM may include an LNA and a switch on a silicon-on-insulator (SOI) -type die. SOI technology may be desirable in that the SOI die provides a substrate with a relatively high resistivity, in that passive devices can facilitate high Q and low loss characteristics. Bipolar devices that are well suited for SOI-based fabrication are often used in LNA configurations based on the current / noise performance of bipolar devices. However, SOI implementations may include increased substrate cost compared to bulk silicon technology. Also, with respect to a power amplifier formed using SOI technology, such a design may not allow adequate heat dissipation characteristics.

소정 실시예에서, 도 4에 도시된 FEM(400)의 컴포넌트들은 실리콘-게르마늄(SiGe) 기술을 이용하여 단일 다이 상에 통합된다. SiGe는 특히 이종접합 쌍극성 트랜지스터에 이용될 수 있고, 혼합된-신호 회로 및 아날로그 회로 IC 응용에서 특정한 혜택을 제공할 수 있다. 종래의 실리콘 처리 툴셋을 이용하여 실리콘 웨이퍼 상에서 SiGe가 제조된다. SiGe 프로세스는 실리콘 CMOS 제조의 경우와 유사한 비용을 달성할 수 있고, 갈륨 비소(GaAs) 등의 소정의 다른 이종접합 기술의 경우보다 낮을 수 있다.In certain embodiments, the components of the FEM 400 shown in FIG. 4 are integrated on a single die using silicon-germanium (SiGe) technology. SiGe can be used especially for heterojunction bipolar transistors and can provide specific benefits in mixed-signal and analog circuit IC applications. SiGe is produced on silicon wafers using conventional silicon processing toolsets. The SiGe process can achieve similar costs as in the case of silicon CMOS fabrication and may be lower than in the case of certain other heterojunction techniques such as gallium arsenide (GaAs).

도 5a는 저저항률 벌크 실리콘 기판 상에 형성된 쌍극성 트랜지스터(520A)의 실시예의 단면도를 나타낸다. 트랜지스터(520A)는 SiGe/Si 기술을 이용하여 형성될 수 있고, NPN, PNP, 또는 다른 타입의 트랜지스터일 수도 있다. 실리콘 기판의 저저항률 성질은, 앞서 논의된 바와 같이, 이러한 디바이스를 소정의 RF 응용에 대해 부적합하게 또는 바람직하지 않게 할 수 있다.5A shows a cross-sectional view of an embodiment of a bipolar transistor 520A formed on a low resistivity bulk silicon substrate. Transistor 520A may be formed using SiGe / Si technology and may be an NPN, PNP, or other type of transistor. The low resistivity nature of silicon substrates can make such devices unsuitable or undesirable for certain RF applications, as discussed above.

SiGe 기술이 일반적으로 저저항률 벌크 기판을 이용하여 구축되었지만, 앞서 설명된 바와 같이, 저저항률은 전체의 FEM 통합을 덜 가능성있게 하거나 덜 바람직하게 할 수 있는 소정의 단점을 초래할 수 있다. 예를 들어, 저저항률에 의해, 실리콘 표면 상에 통합되는 디바이스들 사이의 불량한 격리로 인해 종종 피드백이 존재한다. 한 디바이스로부터의 원치않는 신호가 저저항률 기판을 통해 이동하여 다른 신호를 처리하는 다른 디바이스들의 성능에 악영향을 미칠 수 있다. 소정 실시예에서, 대신에 고저항률 기판 상에 또는 이에 인접하게 SiGe 디바이스를 구축함으로써 저저항률 기판의 영향이 감쇠되거나 회피된다. 이러한 기술은 GaAs-기반의 기술에서 구현된 것들에 대한 유사한 설계 접근법을 허용할 수 있다. 실리콘 웨이퍼는 종종 GaAs 웨이퍼보다 덜 비싸므로, 다른 이점들보다 특히, SiGe 기술을 이용하는 것은 비용 혜택을 제공할 수 있다.Although SiGe technology is generally constructed using low resistivity bulk substrates, as described above, low resistivity may result in certain disadvantages that may make the overall FEM integration less or less desirable. For example, due to the low resistivity, there is often feedback due to poor isolation between the devices integrated on the silicon surface. Undesired signals from one device may travel through the low resistivity substrate and adversely affect the performance of other devices that process the other signals. In certain embodiments, the effect of the low resistivity substrate is attenuated or avoided by constructing a SiGe device on or in proximity to the high resistivity substrate instead. This technique may allow a similar design approach to those implemented in GaAs-based technology. Since silicon wafers are often less expensive than GaAs wafers, the use of SiGe technology, among other advantages, can provide cost benefits.

도 5b는 고저항률 벌크 실리콘 기판 상에 형성된 쌍극성 트랜지스터(520B)의 실시예의 단면도를 나타낸다. 트랜지스터(520B)는 SiGe/Si 기술을 이용하여 형성될 수 있고, NPN, PNP, 또는 다른 타입의 트랜지스터일 수도 있다. SiGe/Si 기술의 이용은 전통적인 Si 트랜지스터보다 빠른 동작을 갖는 트랜지스터의 형성을 허용할 수 있다. 소정 실시예에서, 도 5b의 디바이스는, 50 Ohm*cm보다 큰 저항률 특성을 갖는 실리콘 등의, 고저항률 벌크 기판의 층을 포함한다. 소정 실시예에서, 벌크 기판은 고저항률 p-타입 실리콘이다. 고저항률 층은, 예를 들어, 약 1000 Ohm*cm의 저항률을 가질 수 있다. 도 5b에 도시된 바와 같이, 트랜지스터(520B)는, 예를 들어, 고농도 비소 주입을 포함할 수 있는 n+ 타입 서브-콜렉터 영역을 포함한다. 그러나, 트랜지스터(520B)의 서브-콜렉터 및/또는 다른 부분들은, 이용되는 기술에 따라, 다양한 타입/재료를 포함할 수 있다.Figure 5B shows a cross-sectional view of an embodiment of a bipolar transistor 520B formed on a high resistivity bulk silicon substrate. Transistor 520B may be formed using SiGe / Si technology and may be an NPN, PNP, or other type of transistor. The use of SiGe / Si technology can allow the formation of transistors with faster operation than traditional Si transistors. In certain embodiments, the device of Figure 5B comprises a layer of a high resistivity bulk substrate, such as silicon, having resistivity characteristics greater than 50 Ohm * cm. In some embodiments, the bulk substrate is a high resistivity p-type silicon. The high resistivity layer may have a resistivity of, for example, about 1000 Ohm * cm. As shown in FIG. 5B, transistor 520B includes an n + type sub-collector region, which may include, for example, a high concentration arsenic implant. However, the sub-collector and / or other portions of transistor 520B may include various types / materials, depending on the technology used.

소정의 디바이스 제조 프로세스에서, 저저항률 기판의 에피텍셜 층(예를 들어, n-타입 에피텍셜 층("n-epi"))은 벌크 실리콘 기판의 상부면 부근에 형성될 수 있다. 예를 들어, 처리 동안에, 비소, 또는 주입된 서브-콜렉터 영역으로부터의 기타의 재료가 실리콘 기판의 표면 상으로 확산되어 나와 재피착되어, 저저항률 층을 형성할 수 있다. 소정 실시예에서, n-에피층은 약 1-100 Ohm*cm의 저항률을 가질 수 있고 두께가 약 1 ㎛일 수 있다. 추가적으로, SiGe/Si 디바이스 제조 프로세스에서 이용될 수 있는 바와 같이, 고저항률 실리콘 기판의 표면 상에서의 이산화실리콘의 적용은, 자유 캐리어를 유인하고 또한 표면 부근의 벌크 저항률을 감소시키는 고정된 전하를 도입할 수 있다. 표면에서의 이러한 층의 형성은 바람직하지 못할 수 있는데, 그 이유는 저저항률 성질은 원치않는 기생 전류 전도를 야기하여 누설, 크로스토크, 고주파 손실, 및 비선형성 및 고조파 왜곡을 유도하는 외부 전계에 대한 민감성을 초래할 수 있다.In certain device fabrication processes, an epitaxial layer of a low resistivity substrate (e.g., an n-type epitaxial layer ("n-epi")) may be formed near the top surface of the bulk silicon substrate. For example, during processing, arsenic, or other material from the implanted sub-collector region, may diffuse out onto the surface of the silicon substrate to re-deposit to form a low resistivity layer. In some embodiments, the n-epi layer may have a resistivity of about 1-100 Ohm * cm and a thickness of about 1 [mu] m. Additionally, the application of silicon dioxide on the surface of a high resistivity silicon substrate, as can be used in a SiGe / Si device fabrication process, introduces a fixed charge that attracts free carriers and also reduces the bulk resistivity near the surface . The formation of this layer at the surface may be undesirable because the low resistivity nature causes undesired parasitic current conduction which results in leakage, crosstalk, high frequency loss, and sensitivity to external fields leading to nonlinearity and harmonic distortion ≪ / RTI >

저저항률 층에 의해 도입되는 잠재적 우려를 적어도 부분적으로 완화하기 위하여, 웨이퍼는 저저항률 층의 구조를 적어도 부분적으로 손상시키거나 변경하는 물질로 처리될 수 있다. 예를 들어, 소정 실시예에서, 아르곤이 웨이퍼에 주입되어 그 영역 내의 실리콘 격자를 적어도 부분적으로 파괴할 수 있다. 희가스인 아르곤은 비활성이므로 실리콘이나 기타의 재료와 화학적으로 반응하지 않는다. 능동 디바이스 또는 단결정 기판에 의존하는 임의의 디바이스의 매우 근접한 곳에서 격자 파괴제를 주입하는 것이 바람직하지 못할 수도 있다. 따라서, 소정 실시예에서, 격자 파괴제(즉, 고저항률 주입)를 이용한 웨이퍼의 처리는, 쌍극성 트랜지스터 등의 능동 디바이스로부터의 적어도 미리결정된 거리의 영역에서 선택적으로 이루어진다. 예를 들어, 고저항률 주입은 주입에 의해 악영향을 받을 디바이스로부터 적어도 1마이크로미터의 거리에서 주입될 수 있다. 소정 실시예에서, 고저항률 주입은 능동 디바이스로부터 적어도 10 ㎛에서 주입된다. 소정 실시예에서, 고저항률 주입은 능동 디바이스로부터 5-10 ㎛에서 주입된다.To at least partially alleviate the potential concern introduced by the low resistivity layer, the wafer may be treated with a material that at least partially corrupts or alters the structure of the low resistivity layer. For example, in certain embodiments, argon may be implanted into the wafer to at least partially destroy the silicon lattice in that region. Argon, the rare gas, is inert and does not react chemically with silicon or other materials. It may not be desirable to inject a lattice breaker in very close proximity to any device that depends on active devices or monocrystalline substrates. Thus, in some embodiments, the processing of a wafer with a lattice-destroying agent (i.e., high resistivity implant) is selectively performed in an area of at least a predetermined distance from an active device, such as a bipolar transistor. For example, a high resistivity implant may be implanted at a distance of at least 1 micrometer from a device that will be adversely affected by implantation. In certain embodiments, a high resistivity implant is implanted at least 10 [mu] m from the active device. In certain embodiments, a high resistivity implant is implanted at 5-10 [mu] m from the active device.

저저항률과 연관된 기생 전도 문제를 해결하는 다양한 다른 방법들이 전술된 고저항률 주입 대신에, 또는 이에 추가하여 이용될 수 있다. 예를 들어, 소정 실시예에서, 웨이퍼는 산화 적용에 앞서, 자유 캐리어를 단속(lock up)하여 동작 주파수에서 이동을 금지하도록 구성된, 폴리실리콘이나 비정질 실리콘의 층(즉, "트랩-리치(trap-rich)" 층)으로 처리될 수 있다. 이러한 방법은 SOI 응용에 적합할 수 있고, CMOS 처리에 필요한 고온 상태를 견딜 수 있다. 또한, 웨이퍼의 고저항률 특성을 복원하기 위한 기타 임의의 적합한 또는 바람직한 메커니즘이 여기서 개시된 실시예와 연계하여 유익하게 이용될 수 있다. 또한, 하나 이상의 트렌치는, 도시된 바와 같이, 웨이퍼 내로 에칭됨으로써, 트렌치(들)를 가로지른 기판 내의 캐리어의 이동을 방해할 수 있다.Various other methods for solving the parasitic conduction problem associated with low resistivity can be used instead of, or in addition to, the high resistivity implantation described above. For example, in certain embodiments, the wafer may include a layer of polysilicon or amorphous silicon (i. E., A "trap-rich ") structure configured to lock up the free carrier, -rich) "layer). This method can be suitable for SOI applications and can withstand the high temperature conditions required for CMOS processing. In addition, any other suitable or preferred mechanism for restoring the high resistivity characteristics of the wafer can be beneficially employed in conjunction with the embodiments disclosed herein. In addition, one or more trenches may be etched into the wafer, as shown, to prevent movement of carriers within the substrate across the trench (s).

소정 실시예의 경우, 반도체 웨이퍼(예를 들어, 도 5b의 쌍극성 트랜지스터(520B)가 형성되는 반도체 웨이퍼)는, 상부 평면에 놓여 있는 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판(예를 들어, 도 5b의 고저항률 벌크 실리콘 기판)을 포함할 수 있다. 또한, 예를 들어 도 5b에 도시된 바와 같이, 반도체 웨이퍼는 적어도 부분적으로 상부 평면 아래에 배치된 제2 불순물 타입의 트랜지스터 서브-콜렉터 영역과, 상부면에 인접하게 배치되고 상부 평면에 평행한 평면에 놓인 제2 불순물 타입의 저저항률 에피텍셜 층을 포함할 수 있다. 적어도 부분적으로 서브-콜렉터 영역으로부터의 불순물의 외부확산에 의해 저저항률 에피텍셜 층이 형성될 수 있다. 또한, 반도체 웨이퍼는, 상부면에 인접하게 배치되고 상부 평면 아래로 연장되는 제1 불순물 타입의 저저항률 웰을 포함할 수 있고, 저저항률 웰은 트랜지스터 서브-콜렉터 영역으로부터 떨어진 소정 거리에 위치한다. 이 거리는 5 ㎛ 내지 10 ㎛일 수 있다.In some embodiments, a semiconductor wafer (e.g., a semiconductor wafer on which the bipolar transistor 520B of FIG. 5B is formed) may be a high-resistivity bulk silicon substrate of a first impurity type having an upper surface lying in the upper plane For example, the high resistivity bulk silicon substrate of Figure 5B). Further, for example, as shown in FIG. 5B, the semiconductor wafer may have a second impurity type transistor sub-collector region disposed at least partially below the upper plane, and a second sub- Lt; RTI ID = 0.0 > epitaxial < / RTI > A low resistivity epitaxial layer may be formed by external diffusion of impurities, at least in part, from the sub-collector region. The semiconductor wafer may also include a low resistivity well of a first impurity type disposed adjacent the top surface and extending below the top plane, and the low resistivity well is located a predetermined distance away from the transistor sub-collector region. This distance may be between 5 μm and 10 μm.

일부 경우에, 저저항률 웰은 트랜지스터 서브-콜렉터 영역을 실질적으로 둘러싼다. 또한, 제1 불순물 타입은 p-타입이고 제2 불순물 타입은 n-타입일 수 있다. 대안으로서, 제1 불순물 타입은 n-타입이고 제2 불순물 타입은 p-타입일 수 있다. 일부 경우에, 저저항률 웰과 트랜지스터 서브-콜렉터 영역 사이에 위치한 영역은 저저항률 웰과 서브-콜렉터 영역 양쪽 모두보다 높은 저항률 특성을 가진다.In some cases, the low resistivity well substantially surrounds the transistor sub-collector region. Also, the first impurity type may be p-type and the second impurity type may be n-type. Alternatively, the first impurity type may be n-type and the second impurity type may be p-type. In some cases, the region located between the low resistivity well and the transistor sub-collector region has a higher resistivity characteristic than both the low resistivity well and the sub-collector region.

반도체 웨이퍼는, 일부 구현에서, 서브-콜렉터 영역과 저저항률 웰 사이에 배치되고 상부 평면 아래로 연장되는 트렌치를 포함할 수 있다. 이 트렌치는 고저항률 벌크 실리콘 기판의 일부를 에칭함으로써 형성될 수 있다.The semiconductor wafer may, in some implementations, include a trench disposed between the sub-collector region and the low resistivity well and extending below the top plane. This trench may be formed by etching a portion of the high resistivity bulk silicon substrate.

소정 구현에서, 서브-콜렉터 영역은 고저항률 벌크 실리콘 기판 위에 배치된 SiGe 쌍극성 트랜지스터의 컴포넌트일 수 있다. 또한, 저저항률 웰은 비소 주입 또는 붕소 주입을 포함할 수 있다. 게다가, 반도체 웨이퍼는 고저항률 벌크 실리콘 기판의 상부면에 인접하게 배치된 고저항률 처리를 포함할 수 있다. 고저항률 처리는, 트랜지스터 서브-콜렉터 영역으로부터 저저항률 웰이 떨어져 있는 거리보다 큰 거리만큼 트랜지스터 서브-콜렉터 영역으로부터 떨어져 위치할 수 있다. 일부 구현에서, 고저항률 처리는, 결정-격자-파괴 주입, 아르곤 주입, 비정질 실리콘 층, 및/또는 폴리실리콘 층을 포함할 수 있다.In certain implementations, the sub-collector region may be a component of a SiGe bipolar transistor disposed on a high resistivity bulk silicon substrate. In addition, the low resistivity wells may comprise an arsenic implant or a boron implant. In addition, the semiconductor wafer may include a high resistivity process disposed adjacent the top surface of the high resistivity bulk silicon substrate. The high resistivity process may be located away from the transistor sub-collector region by a distance greater than the distance that the low resistivity well is away from the transistor sub-collector region. In some implementations, the high resistivity treatment may include crystal-lattice-break implantation, argon implantation, an amorphous silicon layer, and / or a polysilicon layer.

반도체 웨이퍼의 소정 실시예는 상부 평면에 놓인 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판을 포함할 수 있다. 또한, 반도체 웨이퍼는 도핑된 드레인 영역 및 도핑된 소스 영역을 포함할 수 있다. 도핑된 드레인 영역과 도핑된 소스 영역 각각은 제2 불순물 타입일 수 있고 상부 평면 아래로 연장될 수 있다. 일부 경우에, 도핑된 드레인 및 소스 영역은 고저항률 벌크 기판 위에 배치된 FET 트랜지스터의 컴포넌트들이다. 게다가, 반도체는, 상부면에 인접하게 배치되고 상부 평면에 평행한 평면에 놓여 있는 제2 불순물 타입의 저저항률 에피텍셜 층을 포함할 수 있다. 또한, 반도체는, 상부면에 인접하게 배치되고 상부 평면 아래로 연장되는 제1 불순물 타입의 저저항률 웰을 포함할 수 있다. 저저항률 웰은, 도핑된 드레인 및 소스 영역 양자로부터 떨어진 적어도 소정 거리에 위치할 수 있다. 게다가, 저저항률 웰은 비소 주입 또는 붕소 주입을 포함할 수 있다.Some embodiments of semiconductor wafers may include a high resistivity bulk silicon substrate of a first impurity type having a top surface located in an upper plane. The semiconductor wafer may also include a doped drain region and a doped source region. Each of the doped drain region and the doped source region may be of a second impurity type and may extend below the top plane. In some cases, the doped drain and source regions are components of a FET transistor disposed on a high resistivity bulk substrate. In addition, the semiconductor may include a low resistivity epitaxial layer of a second impurity type disposed adjacent the top surface and in a plane parallel to the top surface. The semiconductor may also include a low resistivity well of a first impurity type disposed adjacent the top surface and extending below the top plane. The low resistivity well may be located at least a predetermined distance away from both the doped drain and the source region. In addition, the low resistivity wells may comprise an arsenic implant or a boron implant.

앞서 설명된 예들의 일부에서와 같이, 일부 경우에 제1 불순물 타입은 p-타입이고 제2 불순물 타입은 n-타입이며, 다른 경우에는 제1 불순물 타입은 n-타입이고 제2 불순물 타입은 p-타입이다. 또한, 반도체 웨이퍼는 도핑된 드레인 또는 소스 영역과 저저항률 웰 사이에 배치된 트렌치를 포함할 수 있다. 이 트렌치는 고저항률 벌크 실리콘 기판의 일부를 에칭함으로써 형성될 수 있다.As in some of the previously described examples, in some cases the first impurity type is p-type and the second impurity type is n-type, in other cases the first impurity type is n-type and the second impurity type is p - type. The semiconductor wafer may also include a trench disposed between the doped drain or source region and the low resistivity well. This trench may be formed by etching a portion of the high resistivity bulk silicon substrate.

일부 구현에서, 반도체 웨이퍼는 고저항률 벌크 실리콘 기판의 상부면에 인접하게 배치된 고저항률 처리를 포함할 수 있다. 이 고저항률 처리는, 도핑된 드레인 및 소스 영역으로부터 저저항률 웰이 떨어져 있는 거리보다 큰 거리만큼 도핑된 드레인 영역 및 도핑된 소스 영역으로부터 떨어져 위치할 수 있다. 또한, 고저항률 처리는, 결정-격자-파괴 주입, 아르곤 주입, 비정질 실리콘 층, 및/또는 폴리실리콘 층을 포함할 수 있다.In some implementations, the semiconductor wafer may include a high resistivity treatment disposed adjacent the top surface of the high resistivity bulk silicon substrate. This high resistivity process may be located away from the doped drain region and the doped source region by a distance greater than the distance that the low resistivity well is away from the doped drain and source regions. The high resistivity treatment may also include crystal-lattice-break implantation, argon implantation, an amorphous silicon layer, and / or a polysilicon layer.

고저항률 기판이 바람직한 쌍극성 트랜지스터 구성에 대해 도전성일 수 있지만, CMOS 등의 소정 디바이스가 저저항률 기판과 연관되는 것이 바람직할 수도 있다. 따라서, 소정 실시예에서, CMOS FET 디바이스 및/또는 SiGe 쌍극성 HBT 디바이스 등의 하나 이상의 디바이스는 벌크 실리콘 기판 상에 성장된다. 소정 디바이스에 미치는 고저항률 기판의 바람직하지 못한 영향 때문에, 저저항률 기판(예를 들어, p-타입 주입("p 웰"))은 이러한 디바이스 아래에, 또는 이에 인접하여 주입될 수 있다. 따라서, 트랜지스터(520)는, 기판으로의 저저항률 p-웰 확산 및 컨택트 뿐만 아니라 (이하에서 더 상세히 논의되는) 주변의 고저항률 영역으로부터 혜택을 입을 수 있다. p 웰은, 트랜지스터(520B)의 콜렉터를 적어도 부분적으로 둘러싸는 밴드(band)를 포함하거나, 콜렉터에 가까운 로컬 확산 영역일 수 있다. 트랜지스터와 기판의 소정 실시예들이 여기서 NPN, NFET, 또는 다른 불순물 타입의 디바이스의 정황에서 설명되지만, 여기서 개시된 임의의 실시예는 n-타입 또는 p-타입 콜렉터, 웰, 및 벌크 기판을 포함할 수도 있다는 것을 이해해야 한다. p-웰 밴드로서, NPN 콜렉터-접합 커패시턴스와 고조파 생성을 최소화하거나 실질적으로 감소시키는 n-웰로부터의 하나 이상의 소정의 중요 거리가 존재할 수 있다. 소정 실시예에서, p-웰의 밴드가 없다면, 어떤 주입 또는 카운터 도핑이나 깊은 트렌치에 의해 n-epi 층을 고저항률화 함으로써 격리가 달성되지 않는 한, 콜렉터 n-웰은 고저항률 기판의 상부에서 성장되는 n-epi 층으로부터 적절히 격리되지 않을 것이다.While a high resistivity substrate may be electrically conductive for the preferred bipolar transistor configuration, it may be desirable for certain devices such as CMOS to be associated with a low resistivity substrate. Thus, in some embodiments, one or more devices, such as CMOS FET devices and / or SiGe bipolar HBT devices, are grown on a bulk silicon substrate. A low resistivity substrate (e.g., p-type implant ("p-well") can be implanted under or adjacent to such devices because of the undesirable effects of high resistivity substrates on a given device. Thus, transistor 520 may benefit from a low resistivity p-well diffusion and contact to the substrate as well as a high resistivity region in the periphery (discussed in more detail below). The p-well may include a band that at least partially surrounds the collector of transistor 520B, or it may be a local diffusion region close to the collector. Although certain embodiments of transistors and substrates are described herein in the context of an NPN, NFET, or other impurity type device, any embodiment disclosed herein may include n-type or p-type collectors, wells, and bulk substrates . As the p-well band, there may be one or more predetermined significant distances from the n-well that minimize or substantially reduce the NPN collector-junction capacitance and harmonic generation. In some embodiments, if there is no band of p-wells, the collector n-well may be formed at the top of the high resistivity substrate, as long as isolation is not achieved by making the n-epi layer highly resistive by any implantation or counter doping or deep trenches. It will not be adequately isolated from the growing n-epi layer.

소정 실시예에서, 도 5b에 도시된 트렌치와 p 웰 사이의 영역에 전하 포켓이 모일 수 있다. 따라서, 이러한 전하 모임을 피하기 위하여 트렌치가 p 웰에 바로 인접하게 배치되는 것이 바람직할 수 있다. 소정 실시예에서, 도 5b에 도시된 것과 같은 고저항률 디바이스는 서브-콜렉터 영역과 p 웰 사이에 트렌치를 포함하지 않는다. p 웰은 공핍 영역의 폭을 셋업 또는 제한하는 역할을 할 수 있음으로써, n 웰/p 웰 접합에서의 커패시턴스를 증가시킬 수 있다. 도 5b에 도시된 실시예는 p 웰에 인접하게 배치된 고저항률 주입 영역을 포함한다.In some embodiments, charge pockets may be gathered in the region between the trench and the p-well shown in Figure 5B. Thus, it may be desirable for the trenches to be disposed immediately adjacent to the p-well to avoid such charge collection. In some embodiments, a high resistivity device such as that shown in Figure 5B does not include a trench between the sub-collector region and the p-well. The p-well can serve to set or limit the width of the depletion region, thereby increasing the capacitance at the n-well / p-well junction. The embodiment shown in Figure 5b includes a high resistivity implant region disposed adjacent the p-well.

소정 실시예에서, p 웰은, 트랜지스터(520B)와, 기판 상에 배치된 하나 이상의 수동 또는 능동 디바이스 사이에 배치될 수 있다. 따라서, p 웰은 트랜지스터(520B)와 이러한 디바이스들 사이에 적어도 부분적으로 전기적 격리를 제공할 수 있다.In some embodiments, the p-well may be disposed between the transistor 520B and one or more passive or active devices disposed on the substrate. Thus, the p-well may provide at least partial electrical isolation between transistor 520B and such devices.

일부 실시예에서, 반도체 다이(예를 들어, 쌍극성 트랜지스터(520B)가 형성되는 반도체 다이)는 고저항률 부분을 갖는 실리콘 기판을 포함할 수 있다. 또한, 반도체 다이는 고저항률 부분 위의 실리콘 기판 상에 배치된 쌍극성 트랜지스터(예를 들어, 쌍극성 트랜지스터(520B))를 포함할 수 있다. 쌍극성 트랜지스터는 실리콘이나 실리콘-게르마늄 합금 베이스를 특징으로 하고 전력 증폭기의 컴포넌트일 수 있다. 대안으로서, 또는 추가로, 쌍극성 트랜지스터는 전자적 신호를 조정 또는 생성하는데 이용되는 회로의 컴포넌트일 수 있다.In some embodiments, a semiconductor die (e.g., a semiconductor die in which bipolar transistor 520B is formed) may include a silicon substrate having a high resistivity portion. In addition, the semiconductor die may include a bipolar transistor (e. G., Bipolar transistor 520B) disposed on the silicon substrate over the high resistivity portion. The bipolar transistor features a silicon or silicon-germanium alloy base and can be a component of a power amplifier. Alternatively, or in addition, the bipolar transistor may be a component of a circuit used to adjust or create an electronic signal.

도 5b에 나타낸 바와 같이, 일부 경우에, 실리콘 기판은 저저항률 에피텍셜 층(예를 들어, n-EPI)을 포함한다. 이 저저항률 에피텍셜 층은, 적어도 부분적으로 고저항률 부분 위의 기판의 상부면의 제1 부분에 인접하게 형성될 수 있다. 일부 경우에, 저저항률 에피텍셜 층은 쌍극성 트랜지스터의 처리 동안에 외부확산된 트랜지스터의 주입된 서브-콜렉터 영역으로부터의 재료를 포함한다. 또한, 일부 경우에, 실리콘 기판의 상부면의 적어도 제2 부분은 고저항률 결정-격자-파괴 주입을 포함한다. 실리콘 기판의 상부면의 이 제2 부분은 쌍극성 트랜지스터로부터 1 ㎛보다 클 수 있다.As shown in Figure 5B, in some cases, the silicon substrate comprises a low resistivity epitaxial layer (e.g., n-EPI). The low resistivity epitaxial layer may be formed at least partially adjacent the first portion of the upper surface of the substrate over the high resistivity portion. In some cases, the low resistivity epitaxial layer comprises material from an implanted sub-collector region of the externally diffused transistor during the processing of the bipolar transistor. Also, in some cases, at least a second portion of the top surface of the silicon substrate comprises a high resistivity crystal-lattice-break implant. This second portion of the top surface of the silicon substrate may be greater than 1 [mu] m from the bipolar transistor.

소정 실시예에서, 반도체 다이는 고저항률 결정-격자-파괴 주입 위에 배치된 수동 디바이스를 포함할 수 있다. 또한, 도 5b에 도시된 바와 같이, 반도체 다이의 실리콘 기판은 쌍극성 트랜지스터를 적어도 부분적으로 둘러싸는 저저항률 웰을 포함할 수 있다. 또한, 반도체 다이는, 고저항률 부분 위의 실리콘 기판 상에 배치된 능동 디바이스를 포함할 수 있다. 일부 경우에, 저저항률 웰의 적어도 일부는 쌍극성 트랜지스터와 능동 디바이스 사이에 배치될 수 있음으로써, 능동 디바이스를 쌍극성 트랜지스터로부터 적어도 부분적으로 전기적으로 격리할 수 있다. 일부 실시예에서, 반도체 다이는 실리콘 기판 상에 배치된 능동 디바이스와 수동 디바이스를 포함할 수 있다. 일부 이러한 경우에, 저저항률 웰은, 적어도 부분적으로, 쌍극성 트랜지스터 디바이스와 능동 디바이스 및 수동 디바이스 양쪽 모두와의 사이에 배치된다.In some embodiments, the semiconductor die may include a passive device disposed over the high resistivity crystal-lattice-fracture implant. Further, as shown in FIG. 5B, the silicon substrate of the semiconductor die may include a low resistivity well at least partially surrounding the bipolar transistor. The semiconductor die may also include an active device disposed on the silicon substrate over the high resistivity portion. In some cases, at least a portion of the low resistivity well may be disposed between the bipolar transistor and the active device, thereby electrically isolating the active device from the bipolar transistor at least partially. In some embodiments, the semiconductor die may include an active device and a passive device disposed on the silicon substrate. In some such cases, the low resistivity well is at least partially disposed between the bipolar transistor device and both the active device and the passive device.

반도체 다이는, 일부 경우에, 카운터-도핑된 고저항률 영역 위에 배치된 수동 디바이스를 포함한다. 실리콘 기판의 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 가질 수 있다. 예를 들어, 일부 경우에, 실리콘 기판의 고저항률 부분은 약 1 kOhm*cm의 저항률을 가진다.The semiconductor die includes, in some cases, a passive device disposed over the counter-doped high-resistivity region. The high resistivity portion of the silicon substrate may have a resistivity value greater than 500 Ohm * cm. For example, in some cases, the high resistivity portion of the silicon substrate has a resistivity of about 1 kOhm * cm.

도 5c는 복수의 전자 디바이스가 배치되어 있는 기판을 머리 위에서 본 도면을 나타낸다. 도 5c에 나타낸 바와 같이, 저저항률 p-타입 주입(551A)이 디지털 IC 또는 디바이스 모음(555) 아래에 배치되어 간섭을 감소시킬 수 있다. 그러나, 소정 실시예에서, SiGe 쌍극성 디바이스 등의 일부 디바이스는 그들 주변에 배치된 저저항률 주입을 갖지 않는다. 예를 들어, RF 스위치를 위한 하나 이상의 3중-웰 격리된 NMOS 디바이스 및/또는 전력 증폭기를 위한 하나 이상의 쌍극성 SiGe 트랜지스터는 하부에 저저항률 주입을 수용하지 않지만, 디바이스의 주변 부근에 배치된 저저항률 주입(551B)을 수용할 수 있다. 따라서, 단일 웨이퍼 또는 다이는 고저항률 및 저저항률 기판 영역 양쪽 모두를 포함할 수 있다. FEM 컴포넌트의 통합은 와이어 본드의 제거를 허용하고, 이것은 디바이스의 개선된 성능 및/또는 축소된 크기에 기여할 수 있다.Fig. 5C shows a view of a substrate on which a plurality of electronic devices are arranged, viewed from above. As shown in Figure 5C, a low resistivity p-type implant 551A may be placed below the digital IC or device collection 555 to reduce interference. However, in some embodiments, some devices, such as SiGe bipolar devices, do not have low resistivity implants disposed around them. For example, one or more triple-isolated NMOS devices for an RF switch and / or one or more bipolar SiGe transistors for a power amplifier do not accept a low resistivity implant at the bottom, Resistivity implant 551B. Thus, a single wafer or die may include both a high resistivity and a low resistivity substrate region. Integration of the FEM components allows removal of wire bonds, which can contribute to improved performance and / or reduced size of the device.

도 5c에 도시된 바와 같이, 기판(500A)의 제1 부분은 디지털 IC(555)를 포함한다. 예를 들어, IC(555)는, 제어기, 디지털 I/O, ADC, DAC 등의 임의의 비-RF 디바이스와 연관될 수 있다. 디바이스(555)는 저저항률 주입(551A) 위에 배치된다. 저저항률 주입(551A)이 디바이스(555)에 인접하게 배치되는 반면, 저저항률 주입(551) 주변의 또는 그 아래의 기판은, 전술된 바와 같이 고저항률 특성을 가질 수 있다. 저저항률 기판이 다양한 타입의 디바이스들에 관해 제공할 수 있는 소정의 유리한 특성을 달성하기 위하여 이러한 저저항률 영역 상에 디바이스(555)를 형성하는 것이 바람직할 수 있다. 예를 들어, 저저항률 주입은 디바이스와 기판 사이에 유효 컨택트를 제공할 수 있고 디바이스의 동작의 결과로서 기판 내에 주입될 수 있는 자유 캐리어를 뽑아내는 것을 돕는다. 저저항률 주입(551A)은 디바이스(555)의 풋프린트를 넘어 거리 d1만큼까지 연장될 수 있다.As shown in FIG. 5C, a first portion of the substrate 500A includes a digital IC 555. For example, the IC 555 may be associated with any non-RF device, such as a controller, digital I / O, ADC, DAC, and the like. Device 555 is placed over low resistivity implant 551A. While a low resistivity implant 551A is disposed adjacent the device 555, the substrate around or below the low resistivity implant 551 may have a high resistivity characteristic as described above. It may be desirable to form the device 555 on such a low resistivity region to achieve certain advantageous properties that a low resistivity substrate can provide for various types of devices. For example, a low resistivity implant may provide an effective contact between the device and the substrate and assist in drawing out a free carrier that can be implanted into the substrate as a result of device operation. Low resistivity injection (551A) can be extended to a distance beyond the footprint of the device (555) d 1.

능동 디바이스에 너무 가까이 배치된 저저항률 주입은, 디바이스와 저저항률 영역 사이의 바람직하지 않은 용량성 결합 등의 다양한 문제로 이어질 수 있다. 예를 들어, 저저항률 기판이 능동 디바이스에 너무 가까울 때, 디바이스의 n-타입 층과 p-타입의 저저항률 주입 사이에 접합 커패시턴스가 형성될 수 있다. 이러한 문제는 처음 시작할 때 고저항률 기판을 이용하는 목적을 적어도 부분적으로 좌절시킬 수 있다. 따라서, 소정 실시예에서, RF 디바이스(556)는 고저항률 기판(501B) 위에 바로 인접하여 배치된다.Low resistivity implantation that is too close to the active device can lead to various problems such as undesirable capacitive coupling between the device and low resistivity regions. For example, when the low resistivity substrate is too close to the active device, a junction capacitance may be formed between the n-type layer of the device and the p-type low resistivity implant. This problem can at least partially frustrate the purpose of using a high resistivity substrate at the beginning. Thus, in some embodiments, the RF device 556 is disposed immediately adjacent to the high resistivity substrate 501B.

저저항률과 연관된 혜택들 중 일부를 달성하기 위하여, 디바이스(556) 부근에 너무 가깝지 않게 저저항률 주입(551B)이 주입될 수 있다. 소정 실시예에서, 바람직하지 않은 결합 또는 기타의 결과를 피하기 위하여, 저저항률 주입(551)은 디바이스의 미리결정된 거리 내에서, 또는 디바이스의 매립된 층의 미리결정된 거리 내에서 침범하지 않는다. 디바이스(556)의 다양한 영역에 관하여, 디바이스와 저저항률 층(551B) 사이의 거리는 대략 1 마이크로미터보다 클 수 있다. 여기서 개시된 소정 실시예는 저저항률 주입의 적어도 부분적으로 최적화된 배치를 제공할 수 있다. 예를 들어, 소정 실시예에서, 저저항률 주입(551B)은, 실질적 결합을 피하도록 디바이스(556)로부터 충분히 먼 거리에(예를 들어, 1 ㎛ 떨어져), 그러나, 공간을 효율적으로 이용하도록 충분히 가깝게(예를 들어, 디바이스의 10-15 ㎛ 내에) 배치된다.To achieve some of the benefits associated with low resistivity, a low resistivity implant 551B may be implanted not too close to the device 556. [ In certain embodiments, to avoid undesirable coupling or other consequences, the low resistivity implant 551 does not invade within a predetermined distance of the device, or within a predetermined distance of the embedded layer of the device. With respect to the various regions of the device 556, the distance between the device and the low resistivity layer 551B may be greater than approximately one micrometer. Certain embodiments disclosed herein may provide an at least partially optimized placement of a low resistivity implant. For example, in certain embodiments, the low resistivity implant 551B may be sufficiently long (e.g., 1 占 퐉) away from the device 556 to avoid substantial engagement, (E.g., within 10-15 [mu] m of the device).

도 5c는 디바이스(556)의 적어도 일부를 둘러싸는 타원형 영역의 형태의 저저항률 층(551B)을 도시한다. 타원으로 도시되어 있지만, 영역(551B)은, 도 5d에 도시된 실시예에서와 같이, 직사각형 디바이스 주변의 직사각형 영역 등의 임의의 적절한 또는 바람직한 형상 또는 크기일 수 있다. 저저항률 영역(551B)은 디바이스(556)의 방사축(radial axis)에 관하여 특정한 폭 d2를 가질 수 있다.Figure 5C shows a low resistivity layer 551B in the form of an elliptical region surrounding at least a portion of the device 556. [ Although shown as ellipses, region 551B may be any suitable or desirable shape or size, such as a rectangular area around a rectangular device, as in the embodiment shown in Fig. 5D. Low resistivity region (551B) may have a specific width d 2 with respect to the radial axis (radial axis) of the device (556).

도 5d는 기판 상에 배치된 RF 디바이스의 머리 위에서 본 도면을 나타낸다. RF 디바이스(557)는, 예를 들어, 도 5b에 도시된 것과 같은, NPN 트랜지스터일 수 있다. 소정 실시예에서, RF 디바이스(557)는, p 타입 저저항률 기판("p 웰") 등의, 저저항률 영역 또는 웰에 의해 둘러싸인다. 저저항률 영역("HR")은 깊은 웰을 포함할 수 있다. RF 디바이스(557)의 서브-콜렉터와 기저 벌크 기판 사이의 정극성(positive) 전압 전위의 존재로 인한 인접하는 고저항률 주입 영역 내로의 공핍을 제한하기 위하여 저저항률 영역이 이용될 수 있다.Figure 5d shows a view from above the head of an RF device disposed on a substrate. The RF device 557 may be an NPN transistor, for example, as shown in FIG. 5B. In certain embodiments, the RF device 557 is surrounded by a low resistivity region or well, such as a p-type low resistivity substrate ("p well"). The low resistivity region ("HR") may include deep wells. A low resistivity region may be used to limit depletion into adjacent high resistivity implant regions due to the presence of a positive voltage potential between the sub-collector of the RF device 557 and the underlying bulk substrate.

전술된 바와 같이, 도 5d에 도시된 것과 같은 저저항률 영역(예를 들어, p 웰)을 이용하는 실시예에서, 저저항률 영역이 RF 디바이스(557)에 너무 가깝게 되지 않도록 저저항률 영역을 구성하는 것이 바람직할 수 있다. 따라서, 소정 실시예에서, 저저항률 영역은 RF 디바이스(557)로부터 적어도 거리 dLR에 배치된다. 예를 들어, 저저항률 영역이 RF 디바이스(557)의 외측 경계로부터 적어도 1 ㎛, 3㎛, 5 ㎛, 또는 10 ㎛ 떨어져 배치되는 것이 바람직할 수 있다. 거리 dLR은 다양한 PN 접합의 접합 커패시턴스를 감소시키도록 최적화될 수 있다. PN 접합의 커패시턴스는 전압 의존적이므로, 기생 커패시턴스가 감소 또는 최소화되도록 거리 dLR이 구성되는 것이 중요할 수 있다.As described above, in an embodiment that utilizes a low resistivity region (e.g., a p-well) as shown in FIG. 5D, configuring a low resistivity region such that the low resistivity region is not too close to the RF device 557 Lt; / RTI > Thus, in certain embodiments, the low resistivity region is disposed at least a distance d LR from the RF device 557. For example, it may be desirable for the low resistivity region to be disposed at least 1 mu m, 3 mu m, 5 mu m, or 10 mu m away from the outer boundary of the RF device 557. The distance d LR can be optimized to reduce the junction capacitance of the various PN junctions. Since the capacitance of the PN junction is voltage dependent, it may be important that the distance d LR is configured such that the parasitic capacitance is reduced or minimized.

RF 디바이스와 저저항률 영역 사이의 간격은, 도 5b와 관련하여 전술된 바와 같이, 저저항률 에피텍셜 층에 의해 기판의 상위 표면에 위치할 수 있다. 소정 실시예에서, RF 디바이스와 저저항률 주입 사이에 하나 이상의 트렌치가 형성된다. 예를 들어, 도 5d에 도시된 바와 같이, 2개의 트렌치가 RF 디바이스(557)를 둘러쌀 수 있다. 이러한 트렌치들은 소정의 방식으로 형성될 수 있고, 접합 커패시턴스를 감소시키고 디바이스(557)로부터의 공핍 영역의 폭을 제한하는데 유용할 수 있다. 여기서 개시된 실시예에 따른 트렌치는 임의의 적절한 또는 바람직한 깊이일 수 있다. 예를 들어, 트렌치는, 디바이스(557)의 서브-콜렉터의 깊이까지 또는 그 아래로 연장되는, 깊은 트렌치일 수 있다. 저저항률 기판 영역 외부에서, 전술된 바와 같이, 기판 표면 또는 그 부근에 형성된 n-에피텍셜 또는 자유 캐리어 영역 등의, 상위 저저항률 층을 파괴함으로써 (도 5d에서 "HR"로 식별된) 그 영역에 대한 고저항률 특성을 복원하기 위하여 격자-파괴 주입 또는 기타의 구조 변경 프로세스를 도입하는 것이 바람직할 수 있다. HR 영역은 RF 및 비-RF 디바이스의 동작을 개선하기 위하여 다양한 영역들에서 선택적으로 주입될 수 있다.The spacing between the RF device and the low resistivity region may be located on the top surface of the substrate by a low resistivity epitaxial layer, as described above in connection with FIG. 5B. In some embodiments, one or more trenches are formed between the RF device and the low resistivity implant. For example, as shown in FIG. 5D, two trenches may surround the RF device 557. These trenches may be formed in any desired fashion and may be useful to reduce the junction capacitance and limit the width of the depletion region from device 557. [ The trenches according to the embodiments disclosed herein may be any suitable or preferred depth. For example, the trench may be a deep trench that extends to or below the depth of the sub-collector of device 557. Outside the low resistivity substrate region, by breaking the upper low resistivity layer (identified as "HR" in Figure 5D), such as n- epitaxial or free carrier regions formed at or near the substrate surface, It may be desirable to introduce a lattice-fracture implant or other structure change process to restore the high resistivity characteristics for the device. The HR region may be selectively implanted in various regions to improve the operation of RF and non-RF devices.

저항기, 커패시터, 인덕터, 및 전송 라인 등의 수동 요소들은 고저항률 영역 바로 위에 배치될 수 있다. 이러한 고저항률 영역은, 전술된 바와 같이, 결정 격자의 상위층이 파괴된 기판을 포함하지만, 이러한 수동 컴포넌트는 이러한 상위 격자를 요구하지 않고, 고저항률 영역의 존재하에서 개선된 고주파 성능을 경험할 수 있다.Passive elements such as resistors, capacitors, inductors, and transmission lines can be placed directly above the high resistivity region. Such a high resistivity region, as described above, includes a substrate on which the upper layer of the crystal lattice has been broken, but such passive components do not require such an upper lattice and can experience improved high frequency performance in the presence of a high resistivity region.

일부 실시예에서, RF 모듈 또는 디바이스(예를 들어, RF 디바이스(557))는 복수의 컴포넌트를 수용하도록 구성된 팩키징 기판을 포함할 수 있다. 또한, RF 모듈은 팩키징 기판 상에 탑재된 다이를 포함할 수 있다. 다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가질 수 있다. 대안으로서, 다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 FET 트랜지스터를 포함하는 스위치, 및 하나 이상의 수동 디바이스를 가질 수 있다. 또한, RF 모듈은 다이와 팩키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 포함할 수 있다.In some embodiments, an RF module or device (e.g., RF device 557) may include a packaging substrate configured to receive a plurality of components. In addition, the RF module may include a die mounted on a packaging substrate. The die may have a high resistivity substrate portion, a power amplifier including a SiGe bipolar transistor disposed over the high resistivity substrate portion, and one or more passive devices. Alternatively, the die may have a high resistivity substrate portion, a switch comprising FET transistors disposed over the high resistivity substrate portion, and one or more passive devices. The RF module may also include a plurality of connectors configured to provide electrical connection between the die and the packaging substrate.

도 5e는 기판의 고저항률 영역 위에 배치된 전송 라인의 단면을 나타낸다. 고저항률 영역은, 예를 들어, 아르곤 또는 다른 희가스 등의 격자-파괴제로 실리콘 기판의 상부층을 처리함으로써 형성될 수 있다. 고저항률 영역은, 전송 라인(593)을 주변 디바이스들로부터 격리하고, 고주파 손실을 줄이며, 이산화실리콘 유전체층에 존재하는 고정된 전하들로부터 표면에 부착되는 기타의 기저 자유 캐리어들로부터 생성된 고조파 신호의 진폭을 억제하는 것을 도울 수 있다. 전송 라인(593) 등의 수동 디바이스는 전력 증폭기 쌍극성 트랜지스터 등의 능동 RF 디바이스와 함께 단일 벌크 실리콘 고저항률 기판 상에 존재할 수 있고, 여기서, 고저항률 영역 또는 주입은 도 5c에 도시된 바와 같이 트랜지스터에 근접하게 배치되지만, 트랜지스터의 성능을 침해하거나 방해하지는 않는다.Figure 5E shows a cross section of a transmission line disposed over a high resistivity region of the substrate. The high resistivity region may be formed by treating the top layer of the silicon substrate with a lattice-breaker such as, for example, argon or other noble gases. The high resistivity region is formed by isolating the transmission line 593 from the peripheral devices, reducing high frequency losses, and reducing the harmonic signal generated from other base free carriers adhering to the surface from the fixed charges present in the silicon dioxide dielectric layer. It can help suppress the amplitude. A passive device, such as transmission line 593, may be present on a single bulk silicon high resistivity substrate with an active RF device, such as a power amplifier bipolar transistor, where the high resistivity region or implant may be a transistor But does not impair or interfere with the performance of the transistor.

도 5f는 저저항률 벌크 실리콘 기판 상에 형성된 FET 트랜지스터(502C)의 실시예의 단면도를 나타낸다. 트랜지스터(502F)는 SiGe/Si 기술을 이용하여 형성될 수 있고, 3중-웰 NFET, 또는 다른 타입의 트랜지스터일 수도 있다. 실리콘 기판의 저저항률 성질은, 앞서 논의된 바와 같이, 이러한 디바이스를 소정의 RF 응용에 대해 부적합하게 또는 바람직하지 않게 할 수 있다.5F shows a cross-sectional view of an embodiment of a FET transistor 502C formed on a low resistivity bulk silicon substrate. Transistor 502F may be formed using SiGe / Si technology and may be a tri-well NFET, or other type of transistor. The low resistivity nature of silicon substrates can make such devices unsuitable or undesirable for certain RF applications, as discussed above.

도 5g는 고저항률 벌크 실리콘 기판 상에 형성된 FET 트랜지스터(502G)의 실시예의 단면도를 나타낸다. 트랜지스터(502G)는 SiGe/Si 기술을 이용하여 형성될 수 있고, 3중-웰 NFET, 또는 다른 타입의 트랜지스터일 수도 있다. 도 5b를 참조하여 전술된 쌍극성 디바이스와 유사하게, 트랜지스터(502G)는, p-타입 웰("p 웰") 등의 저저항률 영역 또는 웰에 인접하게 배치되거나 이에 의해 둘러싸일 수 있다. p 웰은 깊은 웰일 수 있고, 트랜지스터(502G)의 n-타입 접합과 연관된 공핍 영역을 제한하는 것을 보조할 수 있다. p 웰 외부에는, 고저항률 벌크 기판의 상부면 또는 그 부근에 형성된 자유 전하의 누적이나 저저항률 에피텍셜 영역을 적어도 부분적으로 파괴하기 위한 기판의 상부면 상에서의 아르곤의 이온 주입에 의해 형성된 영역 등의 고저항률 영역이 있을 수 있다.Figure 5g shows a cross-sectional view of an embodiment of a FET transistor 502G formed on a high resistivity bulk silicon substrate. Transistor 502G may be formed using SiGe / Si technology and may be a tri-well NFET, or other type of transistor. Similar to the bipolar device described above with reference to Fig. 5B, transistor 502G may be disposed or surrounded by a low resistivity region or well, such as a p-type well ("p well"). The p-well may be a deep well and assist in limiting the depletion region associated with the n-type junction of transistor 502G. Outside the p-well, a region formed by ion implantation of argon on the upper surface of the substrate for at least partially destroying the accumulation of free charges or a low resistivity epitaxial region formed on or near the upper surface of the high resistivity bulk substrate There may be a high resistivity region.

디바이스(502G)로부터의 소정 거리에 제공된 저저항률 기판 p 웰 확산 및 컨택트와, 소정의 주입 또는 카운터 도핑 또는 깊은 트렌치에 의해 고저항률화된 주변의 고저항률 영역에 의해, 트랜지스터(502G)는 이웃 디바이스들로부터의 실질적인 전기적 격리를 달성할 수 있다. 예를 들어, 기판은 그 표면 상에 하나 이상의 다른 수동 또는 능동 디바이스를 배치하였고, 여기서, p 웰은 적어도 부분적으로 트랜지스터(502G)와 이러한 디바이스들 사이에 배치된다. 다른 수동 디바이스들(예를 들어, FET 디바이스의 형성에 후속하는 금속층들로 형성된 인덕터들)에 관하여, 이러한 디바이스들은 고저항률 영역 바로 위에 배치되는 결과로서 더 높은 성능을 가질 수 있고, 여기서, 고저항률 영역은, 고저항률 주입 또는 카운터 도핑 또는 하나 이상의 깊은 트렌치의 이용에 의해 고저항률화되었다. 트랜지스터 디바이스(502G)는 RF 스위치 회로의 일부이거나, 믹서 회로 또는 저잡음 증폭기 회로, 또는 기타의 회로 모듈의 일부를 형성할 수 있다.By a low resistivity substrate p-well diffusion and contact provided at a predetermined distance from the device 502G and a high resistivity region of a high resistivity around the periphery by a predetermined implantation or counter doping or a deep trench, Can be achieved. For example, the substrate may have one or more other passive or active devices disposed on its surface, wherein the p-well is at least partially disposed between transistor 502G and such devices. With respect to other passive devices (e.g., inductors formed with metal layers subsequent to formation of an FET device), such devices may have higher performance as a result of being placed directly over the high resistivity region, where the high resistivity The regions were high resistivity by the use of high resistivity implantation or counter doping or one or more deep trenches. The transistor device 502G may be part of an RF switch circuit, or may form part of a mixer circuit or a low noise amplifier circuit, or other circuit module.

일부 실시예에서, 반도체 다이(예를 들어, 도 5g의 트랜지스터(502G)가 형성되는 반도체 다이)는, 고저항률 부분을 갖는 실리콘 기판, 및 기판 상에서 고저항률 부분 위에 배치되는 FET 트랜지스터(예를 들어, 트랜지스터(502G))를 포함할 수 있다. 이 FET 트랜지스터는 3중-웰 NMOS 디바이스일 수 있다. 또한, FET 트랜지스터는 RF 스위치 또는 믹서 회로의 컴포넌트일 수 있다.In some embodiments, a semiconductor die (e.g., a semiconductor die in which transistor 502G of FIG. 5G is formed) includes a silicon substrate having a high resistivity portion and a FET transistor , Transistor 502G). This FET transistor may be a tri-well NMOS device. The FET transistor may also be a component of an RF switch or mixer circuit.

일부 경우에, 실리콘 기판은 고저항률 부분의 적어도 일부 위의 기판의 상부면의 제1 부분에 인접하게 형성된 저저항률 에피텍셜층을 가진다. 저저항률 에피텍셜 층은 FET 트랜지스터의 처리 동안에 외부확산된 FET 트랜지스터의 주입된 서브-콜렉터 영역으로부터의 도펀트를 포함할 수 있다. 또한, 일부 경우에, 실리콘 기판의 상부면의 적어도 제2 부분은 고저항률 결정-격자-파괴 주입을 포함한다. 기판의 상부면의 제2 부분은 FET 트랜지스터로부터 5 ㎛ 내지 15 ㎛ 떨어져 있을 수 있다.In some cases, the silicon substrate has a low resistivity epitaxial layer formed adjacent a first portion of the upper surface of the substrate over at least a portion of the high resistivity portion. The low resistivity epitaxial layer may include a dopant from an implanted sub-collector region of an externally diffused FET transistor during the processing of the FET transistor. Also, in some cases, at least a second portion of the top surface of the silicon substrate comprises a high resistivity crystal-lattice-break implant. The second portion of the top surface of the substrate may be 5 [mu] m to 15 [mu] m apart from the FET transistor.

반도체 디바이스는 또한 고저항률 결정-격자-파괴 주입 위에 배치된 수동 디바이스를 포함할 수 있다. 또한, 실리콘 기판의 상부면의 적어도 제2 부분은 카운터-도핑된 고저항률 영역을 포함할 수 있다. 또한, 실리콘 기판은 FET 트랜지스터를 적어도 부분적으로 둘러싸는 저저항률 웰을 포함할 수 있다. 소정 실시예의 경우, 반도체 다이는, 고저항률 부분 위의 실리콘 기판 상에 배치된 능동 디바이스를 포함할 수 있다. 저저항률 웰의 적어도 일부는 FET 트랜지스터와 능동 디바이스 사이에 배치될 수 있음으로써, 능동 디바이스를 FET 트랜지스터로부터 적어도 부분적으로 전기적으로 격리할 수 있다. 대안으로서, 반도체 다이는 실리콘 기판 상에 배치된 능동 디바이스와 수동 디바이스를 포함할 수 있다. 저저항률 웰은, 적어도 부분적으로, FET 트랜지스터 디바이스와 능동 디바이스 및 수동 디바이스 양쪽 모두와의 사이에 배치될 수 있다. 일부 경우에, 저저항률 웰은 FET 트랜지스터 디바이스를 실질적으로 둘러싼다.The semiconductor device may also include a passive device disposed over the high-resistivity crystal-lattice-fracture implant. Also, at least a second portion of the top surface of the silicon substrate may comprise a counter-doped high resistivity region. In addition, the silicon substrate may comprise a low resistivity well at least partially surrounding the FET transistor. In some embodiments, the semiconductor die may include an active device disposed on the silicon substrate over the high resistivity portion. At least a portion of the low resistivity well may be disposed between the FET transistor and the active device so that the active device is at least partially electrically isolated from the FET transistor. Alternatively, the semiconductor die may include an active device and a passive device disposed on the silicon substrate. The low resistivity well may be disposed at least partially between the FET transistor device and both the active device and the passive device. In some cases, the low resistivity well substantially encloses the FET transistor device.

일부 실시예에서, 반도체 디바이스는, 카운터-도핑된 고저항률 영역 위에 배치된 수동 디바이스를 포함한다. 실리콘 기판의 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 가질 수 있다. 예를 들어, 일부 경우에, 실리콘 기판의 고저항률 부분은 약 1 kOhm*cm 이상의 저항률을 가진다.In some embodiments, the semiconductor device includes a passive device disposed over the counter-doped high-resistivity region. The high resistivity portion of the silicon substrate may have a resistivity value greater than 500 Ohm * cm. For example, in some cases, the high resistivity portion of the silicon substrate has a resistivity of at least about 1 kOhm * cm.

소정 실시예의 경우, 반도체 다이는, 고저항률 부분을 갖는 실리콘 기판과 기판 상의 고저항률 부분 위에 배치된 능동 RF 디바이스를 포함할 수 있다. 또한, 반도체 다이는 능동 RF 디바이스를 적어도 부분적으로 둘러싸는 저저항률 웰을 포함할 수 있다. 저저항률 웰은 능동 RF 디바이스로부터 떨어진 제1 거리에 배치될 수 있다. 이 거리는 특정한 응용 및 설계에 의존할 수 있다. 예를 들어, 이 거리는, 5㎛와 10㎛ 사이, 10㎛와 15㎛ 사이, 또는 15㎛보다 클 수도 있다. 일부 경우에, 제1 거리는 능동 RF 디바이스와 저저항률 웰 사이의 기생 결합을 실질적으로 제거하기에 충분히 크다. 또한, 저저항률 웰은 실리콘 기판으로의 저저항률 확산 및 컨택트를 포함할 수 있다. 대안으로서, 또는 추가로, 저저항률 웰은 p-타입 확산을 포함할 수 있다. 게다가, 저저항률 웰은 비소 주입 또는 붕소 주입을 포함할 수 있다.In some embodiments, the semiconductor die may include a silicon substrate having a high resistivity portion and an active RF device disposed over the high resistivity portion of the substrate. In addition, the semiconductor die may include a low resistivity well at least partially surrounding the active RF device. The low resistivity well may be placed at a first distance away from the active RF device. This distance may depend on the particular application and design. For example, the distance may be between 5 탆 and 10 탆, between 10 탆 and 15 탆, or even greater than 15 탆. In some cases, the first distance is large enough to substantially eliminate parasitic coupling between the active RF device and the low resistivity well. The low resistivity well may also include low resistivity diffusions and contacts to the silicon substrate. Alternatively, or in addition, the low resistivity well may include p-type diffusion. In addition, the low resistivity wells may comprise an arsenic implant or a boron implant.

일부 경우에, 능동 RF 디바이스는 다수의 상이한 디바이스를 포함할 수 있다. 예를 들어, 능동 RF 디바이스는, SiGe 쌍극성 트랜지스터, 3중-웰 NMOS 디바이스, 또는 pFET 디바이스일 수 있다. 또한, 반도체 디바이스는 다수의 추가 층들을 포함할 수 있다. 예를 들어, 반도체 디바이스는, 저저항률 에피텍셜 층, 비교적 높은 저항과 불량한 자유-캐리어 전도 특성을 갖는 고저항률 비정질 실리콘 층, 및/또는 고저항률 폴리실리콘의 층을 포함할 수 있다.In some cases, an active RF device may include a number of different devices. For example, the active RF device may be a SiGe bipolar transistor, a tri-well NMOS device, or a pFET device. The semiconductor device may also include a number of additional layers. For example, the semiconductor device may include a low resistivity epitaxial layer, a high resistivity amorphous silicon layer having a relatively high resistance and poor free-carrier conduction characteristics, and / or a layer of high resistivity polysilicon.

반도체 디바이스는, 일부 경우에, 디바이스로부터 제2 거리에 배치된 격자 파괴 주입을 포함할 수 있다. 이 격자-파괴 주입은 아르곤을 포함할 수 있다. 또한, 제2 거리는 제1 거리보다 클 수 있다. 일부 경우에, 제2 거리는, 1㎛와 5㎛ 사이, 5㎛와 10㎛ 사이, 또는 15㎛보다 클 수도 있다. 일부 실시예의 경우, 격자 파괴 주입은 저저항률 웰의 적어도 일부에 바로 인접하게 배치된다.The semiconductor device may, in some cases, comprise a lattice destruction implant disposed at a second distance from the device. This lattice-fracture implant may include argon. Also, the second distance may be greater than the first distance. In some cases, the second distance may be between 1 and 5 mu m, between 5 and 10 mu m, or even more than 15 mu m. In some embodiments, the lattice break implant is disposed immediately adjacent to at least a portion of the low resistivity well.

도 5g에 나타낸 예와 유사하게, 일부 경우에, 반도체 다이는 능동 RF 디바이스와 저저항률 영역 사이에 배치된 하나 이상의 트렌치를 포함할 수 있다. 일부 경우에, 반도체 다이는, 트랜지스터(502G)에서와 같이, 2개의 트렌치를 포함할 수 있다.Similar to the example shown in Figure 5G, in some cases, the semiconductor die may include one or more trenches disposed between the active RF device and the low resistivity region. In some cases, the semiconductor die may include two trenches, as in transistor 502G.

고저항률 벌크 기판 상에 형성된 RF 디바이스는, 여기서 개시된 바와 같이, 전통적인 실리콘 기술을 이용하여 형성되거나, SiGe/Si BiCMOS 기술을 이용하여 형성될 수 있다. SiGe BiCMOS 기술의 한 이점은 RF 코어와 아날로그 회로의 비교적 용이한 통합이다. 소정 실시예에서, RF 코어 컴포넌트는 SiGe 트랜지스터와, 바이어스 회로, 전력 증폭기, 저잡음 증폭기, RF 스위치, 및 전력 검출기 등의 아날로그 컴포넌트에 기초할 수 있다. CMOS 로직의 이종접합 쌍극성 트랜지스터와의 통합을 허용함으로써, SiGe는 혼합된-신호 회로에 특히 적합할 수 있다. 이종접합 쌍극성 트랜지스터는, 전통적인 동종접합 쌍극성 트랜지스터보다 더 높은 순방향 이득과 더 낮은 역방향 이득을 가진다. 이것은 다른 말로, 더 양호한 저전류 및 고주파 성능을 뜻한다. 조절가능한 밴드갭을 이용한 이종접합 기술이므로, SiGe는 실리콘-단독 기술보다 더 융통성 있는 밴드갭 튜닝을 제공할 수 있다.The RF device formed on the high resistivity bulk substrate may be formed using conventional silicon technology, as described herein, or may be formed using SiGe / Si BiCMOS technology. One advantage of SiGe BiCMOS technology is the relatively easy integration of RF core and analog circuitry. In certain embodiments, the RF core component may be based on SiGe transistors and analog components such as bias circuits, power amplifiers, low noise amplifiers, RF switches, and power detectors. By allowing the integration of CMOS logic with heterojunction bipolar transistors, SiGe can be particularly suitable for mixed-signal circuits. Heterojunction bipolar transistors have higher forward gain and lower reverse gain than traditional homojunction bipolar transistors. This in other words means better low current and high frequency performance. Because of the heterojunction technique with an adjustable bandgap, SiGe can provide more flexible bandgap tuning than silicon-only techniques.

전력 증폭기는 SOI-기반의 응용에 비해 SiGe-기반의 응용에서 개선된 열 특성을 가질 수 있다. 예를 들어, SOI-기반의 응용에서, 실리콘과 능동 디바이스 사이의 존재하는 절연체는 낮은 열 전도도를 가질 수 있으므로, PA 디바이스에 의해 생성된 열의 발산을 적어도 부분적으로 방지한다. SiGe-기반의 트랜지스터는 반절연성 기판 상에 구축될 수 있어서, 다른 실리콘-기반의 응용에서와 같이, 열이 기판을 통해 제거되는 것을 허용한다. 또한, CMOS와 쌍극성 기술을 통합하는 능력을 제공함으로써, SiGe 응용은 개선된 선형성을 제공할 수 있다.Power amplifiers can have improved thermal characteristics in SiGe-based applications compared to SOI-based applications. For example, in SOI-based applications, existing insulators between silicon and active devices may have low thermal conductivity, thus at least partially preventing the dissipation of heat generated by the PA device. SiGe-based transistors can be built on semi-insulating substrates, allowing heat to be removed through the substrate, as in other silicon-based applications. Also, by providing the ability to integrate CMOS and bipolar technologies, SiGe applications can provide improved linearity.

SiGe 응용은 n-타입 확산을 갖는 고저항률 벌크 실리콘 기판 상에 구축될 수 있다. 더 높은 저항률은 트랜지스터-레벨 성능을 개선할 수 있고, 예를 들어, 높은-Q의 수동 컴포넌트들, 필터들, 스위치들, 및 증폭기들의, 단일 칩 상에서의 통합을 허용한다. 고저항률 기판 상에 구축된 FEM과 연관된 수동 컴포넌트의 성능은 기판과 연계하여 이용되는 백-엔드 금속(back-end metal)의 타입에 크게 의존할 수 있다.SiGe applications can be built on high-resistivity bulk silicon substrates with n-type diffusion. Higher resistivity may improve transistor-level performance and allow, for example, integration of high-Q passive components, filters, switches, and amplifiers on a single chip. The performance of passive components associated with FEMs built on high resistivity substrates can be highly dependent on the type of back-end metal used in conjunction with the substrate.

전술된 바와 같이, 전통적인 SiGe 기술은, 약 10-50 Ohm*cm 등의, 비교적 낮은 저항률을 갖는 벌크 실리콘을 포함한다. 여기서 설명된 소정의 바람직한 실시예는, 역으로, 트랜지스터 및/또는 기타의 디바이스들이 수정되거나 동일한 프로세스 흐름을 이용하여 구축되는 고저항률 기판을 제공하는 것을 포함한다. 고저항률 BiCMOS SiGe 기술을 이용한 FEM의 통합은 다른 기술에 비해, 스위치와 PA 트랜지스터 양쪽 모두를 벌크 기판 내에 통합하는 능력 등의, 소정의 이점을 제공할 수 있다. 예를 들어, 트랜지스터 접합 커패시턴스(Cjs)는, 고저항률 응용에서, 1/10 이하 등으로, 상당히 감소될 수 있다. 또한, 벌크 기판과 연관된 Cjs 직렬 저항성 컴포넌트는 저저항률 기판에서 얻어지는 것에 비해 10-100배 이상까지 증가될 수 있다. 그 결과, 전력 손실이 상당히 감소될 수 있다. 벌크 기판으로부터의 낮은 기생 기여는, 특히, 이웃 회로들 및/또는 이웃 디바이스들 사이의 개선된 RF 격리, 및 기저의 저손실 실리콘 영역에 기인한 더 낮은 손실을 제공할 수 있다. 벌크로부터의 낮은 기생 기여는, 선형의 또는 포화된 전력 증폭기 응용에 대해 전력 증폭기단들의 고조파 주파수들을 최적으로 정합하는데 필요한 보통은 제약받는 임피던스를 더욱 완화시킬 것이다.As discussed above, conventional SiGe technology includes bulk silicon with a relatively low resistivity, such as about 10-50 Ohm * cm. Certain preferred embodiments described herein include, conversely, providing a high resistivity substrate in which transistors and / or other devices are modified or constructed using the same process flow. The integration of FEMs using high resistivity BiCMOS SiGe technology can provide certain advantages over other technologies, such as the ability to integrate both switches and PA transistors in a bulk substrate. For example, the transistor junction capacitance (Cjs) can be significantly reduced, such as 1/10 or less, in high resistivity applications. In addition, the Cjs series resistive component associated with the bulk substrate can be increased to 10-100 times higher than that obtained with a low resistivity substrate. As a result, power loss can be significantly reduced. The low parasitic contribution from the bulk substrate can provide, among other things, improved RF isolation between neighboring circuits and / or neighboring devices, and lower losses due to the underlying low-loss silicon region. The low parasitic contributions from the bulk will further mitigate the usually limited impedances needed to optimally match the harmonic frequencies of the power amplifier stages for linear or saturated power amplifier applications.

기저의 기판을 저저항률로부터 고저항률로 변환할 때 다양한 해결과제들이 발생할 수 있다. 예를 들어, 벌크 기판 저항률이 변경되면, n-타입 확산부 상에 배치된 능동 컴포넌트와 연관된 공핍 폭은 저저항률 기판에서보다 더 커지는 경향이 있다. 공핍 폭에서의 이러한 증가는, 10배 이상 정도로 상당할 수 있다. 큰 공핍 폭은, RF 또는 DC 신호가 이웃 디바이스들과 또는 아마도 웨이퍼의 배면과 인터페이싱하는 것을 허용하는 등의 소정의 문제를 제기할 수 있다.Various challenges can arise when converting a base substrate from a low resistivity to a high resistivity. For example, if the bulk substrate resistivity is changed, the depletion width associated with the active component disposed on the n-type diffusion region tends to be larger than on a low resistivity substrate. This increase in depletion width can be as much as 10 times or more. Large depletion widths can present certain problems, such as allowing RF or DC signals to interface with neighboring devices or perhaps the backside of the wafer.

도 6은, SiGe BiCMOS 기술 요소들에 인접한 고저항률 층 또는 기판을 구현하고 FEM 컴포넌트들을 단일의 다이에 통합하기 위한 프로세스(600)에 대한 플로차트이다. 소정의 바람직한 실시예에서, 프로세스는, 회로 내의 이중 대역 신호와 연관된 RF 신호의 손실, 신호 분산, 및 능동 기술 요소들의 기생 접합 커패시턴스를 최소화하는 방식으로 실행된다. 프로세스는, 예를 들어, 실리콘 씨드(silicon seed)를 이용하여 성장될 수 있는, 고저항률 벌크 실리콘 기판의 적어도 일부를 블록(610)에서 제공하는 것을 포함한다. 고저항률 기판을 성장시킬 때, 기판 내에 존재하는 산소 침전물의 양(Oi)에 크게 의존할 수 있는, 비교적 엄격한 제어를 갖는 저항률을 유지하도록 하는 방식으로 수행하는 것이 바람직할 수 있다. 즉, 저항률과 고유 캐리어 타입(p 대 n)이 후속 처리 동안에 실질적으로 변경되지 않는 기판을 성장시키는 것이 바람직할 수 있다. 소정 실시예에서, 벌크 기판 내의 과도한 산소 침전물은, p-타입에서 n-타입 등으로부터, SiGe 및 CMOS 프로세스의 제조 동안에 기판의 타입-변환을 야기할 수 있다. 이러한 변환은 공핍 폭에서의 상당한 증가로 이어져, 디바이스들 사이의 간섭 크로스토크 또는 펀치-쓰루를 야기할 수 있다.FIG. 6 is a flowchart for a process 600 for implementing a high resistivity layer or substrate adjacent to SiGe BiCMOS technology elements and integrating the FEM components into a single die. In certain preferred embodiments, the process is performed in a manner that minimizes the loss of RF signals associated with dual band signals in the circuit, signal distribution, and parasitic junction capacitance of the active technology components. The process includes providing at least a portion of the high resistivity bulk silicon substrate in block 610, which may be grown using, for example, a silicon seed. It may be desirable to perform the method in such a manner that when the high resistivity substrate is grown, the resistivity with relatively tight control is maintained, which may greatly depend on the amount Oi of oxygen precipitate present in the substrate. That is, it may be desirable to grow a substrate in which resistivity and intrinsic carrier type (p to n) are not substantially changed during subsequent processing. In certain embodiments, excessive oxygen precipitates in the bulk substrate can cause type-conversion of the substrate during fabrication of SiGe and CMOS processes, such as from n-type to p-type. This conversion leads to a significant increase in the depletion width and can cause interference crosstalk or punch-through between the devices.

도 5b, 5d와 연계하여 상기에서 나타낸 바와 같이, 프로세스(600)는, 블록(620)에서, 웨이퍼의 소정 영역에서 저저항률 주입을 주입하는 것을 더 포함할 수 있다. 예를 들어, 이러한 저저항률 주입은, 다양한 RF 디바이스들이 적어도 부분적으로 주입에 의해 둘러싸이고 및/또는 다양한 비-RF 디바이스들이 주입 상에 형성되도록 구성될 수 있다. 저저항률 주입은 공핍 폭을 제한함으로써 하나 이상의 디바이스와 기저 기판 사이에 유효 컨택트를 허용할 수 있다.As indicated above in connection with Figures 5b and 5d, the process 600 may further comprise, at block 620, injecting a low resistivity implant at a predetermined region of the wafer. For example, such a low resistivity implant may be configured such that the various RF devices are at least partially surrounded by implants and / or various non-RF devices are formed on the implants. The low resistivity implant may allow effective contact between one or more devices and the base substrate by limiting the depletion width.

블록(630)에서, 하나 이상의 능동 디바이스가 기판 상에 형성된다. 이러한 디바이스들의 예로서는 다양한 타입의 트랜지스터가 포함될 수 있다. 하나 이상의 수동 디바이스(저항기, 인덕터 등)가 블록(650)에서 기판 상에 형성될 수 있다. 수동 디바이스들은 유익하게도, 기판을 표면이나 표면 부근에서 고저항률로 복귀시키도록 표면이 처리된 기판의 영역들 위에 형성될 수 있다. 소정 실시예에서, 프로세스(600)는, 고저항률 실리콘 기판 상에 전력 증폭기 등의 RF 디바이스의 통합을 허용한다.At block 630, one or more active devices are formed on the substrate. Examples of such devices may include various types of transistors. One or more passive devices (resistors, inductors, etc.) may be formed on the substrate at block 650. The passive devices may advantageously be formed over regions of the substrate that have been surface treated to return the substrate to a high resistivity near the surface or surface. In certain embodiments, the process 600 allows the integration of an RF device, such as a power amplifier, on a high resistivity silicon substrate.

전술된 바와 같이, 고저항률 실리콘 웨이퍼의 제조 프로세스 동안에, 비교적 저저항률 실리콘의 에피텍셜 층은 웨이퍼의 상위 표면 상에 형성될 수 있다. 따라서, 프로세스(600)는, 선택된 영역들에서 저저항률 에피텍셜 층의 적어도 일부를 파괴하여 이들 영역들에서 기판의 고저항률 특성을 복원하는 것을 포함하는 단계(640)를 포함할 수 있다. 이 단계가 블록(640)에 예시되어 있고, 기판의 표면을 아르곤 가스로 처리하여, 그 영역 내의 결정 격자를 적어도 부분적으로 파괴함으로써 수행될 수 있다.As described above, during the manufacturing process of a high resistivity silicon wafer, an epitaxial layer of relatively low resistivity silicon may be formed on the upper surface of the wafer. Thus, process 600 may include a step 640 comprising destructing at least a portion of the low resistivity epitaxial layer in the selected regions to restore the high resistivity characteristics of the substrate in these regions. This step is illustrated in block 640 and can be performed by treating the surface of the substrate with argon gas to at least partially break the crystal lattice in that region.

소정 실시예에서, 반도체 다이는, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하고(예를 들어, 도 6의 블록(610)과 연관된 프로세스) 고저항률 벌크 실리콘 기판 상에 하나 이상의 쌍극성 트랜지스터를 형성하는(예를 들어, 도 6의 블록(630)과 연관된 프로세스) 방법에 의해 제작될 수 있다. 또한, 이 방법은 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 기판을 주입하고 저저항률 기판 상에 하나 이상의 디지털 회로 디바이스를 배치하는 단계를 포함할 수 있다.In certain embodiments, the semiconductor die may include at least a portion of a high-resistivity bulk silicon substrate (e.g., the process associated with block 610 of FIG. 6) and at least one bipolar transistor on the high-resistivity bulk silicon substrate (E.g., the process associated with block 630 of FIG. 6). The method may also include implanting a low resistivity substrate on the top surface of the high resistivity bulk silicon substrate and disposing one or more digital circuit devices on the low resistivity substrate.

일부 예에서, 반도체 다이는, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 벌크 실리콘 기판 상에 하나 이상의 FET 트랜지스터를 형성하는 단계를 포함하는 반도체 다이를 제작하는 방법을 제공한다. 또한, 이 방법은 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 기판을 주입하고 저저항률 기판 상에 하나 이상의 디지털 회로 디바이스를 배치하는 단계를 포함할 수 있다.In some instances, a semiconductor die provides a method of fabricating a semiconductor die comprising providing at least a portion of a high resistivity bulk silicon substrate and forming at least one FET transistor on the high resistivity bulk silicon substrate. The method may also include implanting a low resistivity substrate on the top surface of the high resistivity bulk silicon substrate and disposing one or more digital circuit devices on the low resistivity substrate.

반도체 다이를 제작하는 또 다른 방법은, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 벌크 실리콘 기판 위에 하나 이상의 능동 활성 RF 디바이스를 형성하는 단계를 포함할 수 있다. 또한, 이 방법은 하나 이상의 능동 RF 디바이스로부터 떨어진 제1 거리에서 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 웰을 주입하는 단계를 포함할 수 있다. 또한, 이 방법은 하나 이상의 능동 RF 디바이스로부터 떨어진 제2 거리에서 고저항률 주입을 주입하는 단계를 포함할 수 있다. 이 제2 거리는 10㎛보다 클 수 있다. 또한, 제2 거리는 5 ㎛와 15 ㎛ 사이일 수 있다. 일부 경우에, 제2 거리는 제1 거리보다 크다.Another method of fabricating a semiconductor die may include providing at least a portion of a high resistivity bulk silicon substrate and forming at least one active active RF device on the high resistivity bulk silicon substrate. The method may also include implanting a low resistivity well on the top surface of the high resistivity bulk silicon substrate at a first distance away from the one or more active RF devices. The method may also include injecting a high resistivity implant at a second distance away from the one or more active RF devices. This second distance may be greater than 10 [mu] m. In addition, the second distance may be between 5 탆 and 15 탆. In some cases, the second distance is greater than the first distance.

도 7a 및 도 7b는 여기서 개시된 피쳐들 중 하나 이상을 포함할 수 있는 프론트-엔드 모듈의 실시예의 예시적 레이아웃을 나타낸다. FEM은, 예를 들어, 응용 규격 또는 요건에 기초하여, 임의의 적절한 구성에 따라 설계될 수 있다. 도시된 FEM은 도면에 도시되지 않은 하나 이상의 요소 또는 디바이스를 포함할 수 있다. 또한, 도 7a 내지 도 7c에 도시된 FEM은 전술된 바와 같이 통합될 수 있다.Figures 7A and 7B illustrate an exemplary layout of an embodiment of a front-end module that may include one or more of the features disclosed herein. The FEM can be designed according to any suitable configuration, for example, based on application specifications or requirements. The illustrated FEM may include one or more elements or devices not shown in the figures. Further, the FEM shown in Figs. 7A to 7C can be integrated as described above.

도 7a는, WLAN 동작을 위해 구성된 FEM 등의 FEM(700A)의 실시예의 개략적 도면을 나타낸다. 도 7a에 도시된 FEM(700A)은 단일 대역 프론트-엔드 모듈이다. 예를 들어, FEM(700A)은 약 2.4 GHz(g-대역) 또는 그 부근에서 동작하도록 구성될 수 있다. 도시된 바와 같이, FEM(704)은 스위치(702A)를 통해 안테나 포트(795A)에 접속된다. 스위치(702A)를 안테나 포트에 접속하는 라인은, 커패시터 C1 등의 하나 이상의 수동 디바이스를 포함할 수 있다. FEM(700A)은 전송기 경로 및 수신기 경로를 포함한다. 전송기 경로는, 도시된 바와 같이, 검출기 입력에 접속될 수 있는 전력 증폭기(714A)를 포함한다. 스위치(702A)가 제1 위치에 있을 때, 전송기 부분과 안테나 사이에 경로가 형성된다. FEM(700A)은 FEM의 수신기 부분의 일부로서 저잡음 증폭기(706A)를 더 포함한다. 또한, 수신기 부분은, 제어기 입력에 의해 제어되는 스위치(707A)를 갖는 바이패스 브랜치를 포함한다. 스위치가 맞물리면, 안테나로부터 제공된 신호는 저잡음 증폭기(706A)를 바이패스할 수 있다. FEM(700A)이 SiGe BiCMOS 기술을 이용하여 통합되는 소정 실시예에서, 스위치(707A)는 유익하게도 FEM(700A)에 포함된 수동 및/또는 기타의 디바이스들과 통합될 수 있다.7A shows a schematic diagram of an embodiment of an FEM 700A, such as a FEM configured for WLAN operation. The FEM 700A shown in FIG. 7A is a single-band front-end module. For example, the FEM 700A may be configured to operate at or near about 2.4 GHz (g-band). As shown, FEM 704 is connected to antenna port 795A via switch 702A. The line connecting switch 702A to the antenna port may include one or more passive devices, such as capacitor C1. FEM 700A includes a transmitter path and a receiver path. The transmitter path includes a power amplifier 714A that can be connected to the detector input, as shown. When the switch 702A is in the first position, a path is formed between the transmitter portion and the antenna. FEM 700A further includes a low noise amplifier 706A as part of the receiver portion of the FEM. The receiver portion also includes a bypass branch having a switch 707A controlled by the controller input. If the switch is engaged, the signal provided from the antenna can bypass the low noise amplifier 706A. In some embodiments in which FEM 700A is integrated using SiGe BiCMOS technology, switch 707A may advantageously be integrated with passive and / or other devices included in FEM 700A.

도 7b에 도시된 프론트-엔드 모듈(700B)도 역시 단일 대역 프론트 FEM이다. 예를 들어, 프론트-엔드 모듈은 약 5 GHz 주파수 범위(a-대역)에서의 동작을 위해 구성될 수 있다. 도 7a 및 도 7b는, 도 7a는 3위치 스위치(SP3)를 도시하는 반면, 도 5b의 프론트-엔드 모듈은 2위치 스위치(SP2)(702B)를 포함한다는 점에서 상이할 수 있다. 도 7a 및 도 7b는 각각 g-대역 및 a-대역 동작에 대응할 수 있다.The front-end module 700B shown in Fig. 7B is also a single-band front FEM. For example, the front-end module may be configured for operation in the approximately 5 GHz frequency range (a-band). 7A and 7B show that the FIG. 7A shows the 3-position switch SP3, whereas the FIG. 5B front-end module includes the 2-position switch SP2 702B. 7A and 7B may correspond to g-band and a-band operation, respectively.

도 7a 및 도 7b에 도시된 바와 같이, 본 개시의 소정 양태에 따른 FEM은, 전송 모드와 수신 모드 사이에서, 상이한 동작 대역들 사이에서, 또는 기타의 용도들 사이에서 스위칭하기 위한 하나 이상의 스위치(702A, 702B)를 포함할 수 있다. 그러나, 소정 실시예에서, 하나 이상의 다이플렉서 필터들이, 하나 이상의 스위치에 추가하여 또는 이를 대신하여 FEM에 포함된다. 여기서 설명되는 FEM의 통합은 유익하게도 이러한 다이플렉서의 다른 프론트-엔드 IC 컴포넌트들과의 통합을 허용할 수 있다. 예를 들어, 소정 실시예는, 저역/고역간에 및 수신기/송신기 모드간에 교대하기 위해 다이플렉서 필터와 스위치의 조합을 이용하여 이중 대역 트랜시버 기능을 제공한다.7A and 7B, an FEM according to certain aspects of the present disclosure may include one or more switches (e.g., switches) for switching between transmit and receive modes, between different operating bands, or between other uses 702A, 702B. However, in some embodiments, one or more diplexer filters are included in the FEM in addition to or in place of one or more switches. Integration of the FEMs described herein may advantageously allow integration with other front-end IC components of such a diplexer. For example, certain embodiments provide dual band transceiver functionality using a combination of diplexer filters and switches to alternate between low / high range and between receiver / transmitter modes.

소정 실시예에서, FEM은 이중 대역 아키텍쳐를 포함할 수 있다. 도 8은 g-대역과 a-대역 동작 회로를 포함하는 이중-대역 FEM의 실시예를 나타낸다. FEM(800)은 2개의 대역들 각각에 대해 하나씩, 2개의 별개의 스위치를 포함한다. 소정 실시예에서, FEM(800)은, 4 또는 5-위치 스위치 등의, 양쪽 대역에 대한 단일 스위치를 포함한다. 도시된 FEM(850)은 2개의 안테나(895, 896)를 더 포함하고, 각각의 안테나는 별개의 동작 대역과 연관된다. 소정 실시예에서, 프론트-엔드 모듈은 2.4 GHz g-대역 뿐만 아니라 5 GHz a-대역에서 동작하도록 구성된다. 각각의 대역은 수신기와 송신기 부분 양쪽 모두를 포함한다. 수신기 및/또는 송신기 부분은, 전술된 바와 같이, 하나 이상의 증폭기를 포함할 수 있다. 이러한 증폭기는 단일 단 또는 다단 증폭기일 수 있다. 예를 들어, 도시된 전력 증폭기(814A 및 814B)는 3단 증폭기이다. 또한, FEM(800)은 하나 이상의 필터(미도시)를 포함할 수 있다. 소정 실시예에서, FEM(800)의 컴포넌트들 중 일부 또는 전부는, 여기서 설명된 바와 같이, SiGe BiCMOS 기술을 이용하여 단일 다이에 통합된다.In some embodiments, the FEM may include a dual band architecture. Figure 8 shows an embodiment of a dual-band FEM including a g-band and an a-band operating circuit. The FEM 800 includes two separate switches, one for each of the two bands. In some embodiments, the FEM 800 includes a single switch for both bands, such as a four or five-position switch. The illustrated FEM 850 further includes two antennas 895 and 896, each of which is associated with a separate operating band. In some embodiments, the front-end module is configured to operate in the 5 GHz a-band as well as the 2.4 GHz g-band. Each band includes both a receiver and a transmitter portion. The receiver and / or transmitter portion may comprise one or more amplifiers, as described above. Such an amplifier may be a single stage or multi-stage amplifier. For example, the illustrated power amplifiers 814A and 814B are three-stage amplifiers. In addition, the FEM 800 may include one or more filters (not shown). In some embodiments, some or all of the components of the FEM 800 are integrated into a single die using SiGe BiCMOS technology, as described herein.

도 9는 여기서 개시된 하나 이상의 실시예에 따른 통합된 프론트-엔드 모듈(900)의 개략도를 제공한다. FEM(900)은, 2.4 GHz 대역(g-대역) 및 5 GHz 대역(a-대역) 양쪽 모두에서의 동작을 위해 구성된 이중 대역 모듈이다. 도시된 FEM(900)은 이중 대역 2.4 GHz 및 5 GHz FEM의 정황에서 설명되고 있지만, 여기서 설명된 피쳐들은 하나 이상의 다른 대역에서의 동작을 위해 구성된 프론트-엔드 모듈에서 그 응용성을 가질 수도 있다는 것을 이해해야 한다.FIG. 9 provides a schematic diagram of an integrated front-end module 900 in accordance with one or more embodiments disclosed herein. FEM 900 is a dual band module configured for operation in both the 2.4 GHz band (g-band) and the 5 GHz band (a-band). Although the illustrated FEM 900 is described in the context of dual band 2.4 GHz and 5 GHz FEMs, it is to be understood that the features described herein may have applicability in a front-end module configured for operation in one or more other bands I have to understand.

FEM(900)은 4개의 위치를 갖는 스위치에 결합된 안테나 포트(995)를 포함한다. 안테나의 위치들 중 2개는 프론트-엔드 모듈의 수신기 경로에 대응하며, 하나는 2.4 GHz 대역에 대한 것이고, 다른 하나는 5 GHz 대역에 대한 것이다. 스위치의 나머지 2개 위치는, 수신기 부분과 유사하게, 관련 대역들 각각에 대해 하나씩, FEM(900)의 송신기 경로에 대응한다. FEM(900)은, g-대역 동작 모드와 연계한 2단 전력 증폭기(914A)와 a-대역 동작 모드와 연계한 3단 증폭기(914B)를 포함한다. 송신기 부분의 각 대역은, 전력 증폭기들과, 예를 들어, 무선 디바이스의 안테나 또는 기타의 컴포넌트들 사이의 임피던스를 정합하기 위한 하나 이상의 정합된 필터를 포함할 수 있다. FEM(900)은, 스위치(902) 등의 프론트-엔드 모듈의 하나 이상의 요소를 제어하기 위한 제어 로직 모듈(922)을 더 포함한다.The FEM 900 includes an antenna port 995 coupled to a switch having four positions. Two of the antenna positions correspond to the receiver path of the front-end module, one for the 2.4 GHz band and the other for the 5 GHz band. The remaining two positions of the switch correspond to the transmitter path of the FEM 900, one for each of the associated bands, similar to the receiver portion. FEM 900 includes a two-stage power amplifier 914A in conjunction with a g-band operating mode and a three-stage amplifier 914B in conjunction with an a-band operating mode. Each band of the transmitter portion may include one or more matched filters to match the impedances between the power amplifiers and, for example, the antenna or other components of the wireless device. The FEM 900 further includes a control logic module 922 for controlling one or more elements of the front-end module, such as the switch 902.

FEM(900)은 출력 전력 조정에 이용하기 위한 데이터를 제공하기 위해 송신기 부분의 하나 이상의 라인 상의 신호를 검출하기 위한 검출기 모듈(924)을 포함한다. 검출기 모듈(924)과 연계하여, FEM(900)은, 지향성 커플러 또는 다른 타입의 커플러 등의 하나 이상의 커플러(925A, 925B)를 포함할 수 있다. 커플러(925A, 925B)는 송신기 부분과 검출기 모듈(924) 사이의 전력 결합을 가능하게 한다. 일부 구현에서, 전력 검출은 구동기와 출력단 사이의 단간 정합 회로에서 실현될 수 있다. 중간단에서의 전력 검출은 일반적으로 실제의 출력 전력에 대체로 비례할 수 있다. 또한, 증폭기의 출력 이외의 위치에서 송신기 부분에 결합함으로써, 안테나 부정합으로부터의 적어도 부분적 격리를 유리하게 제공할 수 있어, 전력-판독 능력이 개선된다.The FEM 900 includes a detector module 924 for detecting signals on one or more lines of the transmitter portion to provide data for use in adjusting the output power. In conjunction with the detector module 924, the FEM 900 may include one or more couplers 925A, 925B, such as a directional coupler or other type of coupler. Couplers 925A and 925B enable power coupling between the transmitter portion and the detector module 924. [ In some implementations, power detection may be realized in an inter-stage matching circuit between the driver and the output stage. Power detection at the intermediate stage is generally proportional to the actual output power. Also, by coupling to the transmitter portion at a location other than the output of the amplifier, at least partial isolation from antenna mismatch can be advantageously provided, thereby improving power-reading capability.

소정 실시예에서, 통합된 프론트-엔드 모듈(예를 들어, FEM(900))은, 고저항률 부분을 갖는 실리콘 기판과, 실리콘 기판 상의 고저항률 부분 위에 배치된 실리콘이나 실리콘-게르마늄 합금을 특징으로 하는 쌍극성 트랜지스터를 포함할 수 있다. 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 가질 수 있다. 일부 경우에, 저항률은 대략 1 kOhm*cm일 수 있다. 또한, 통합된 프론트-엔드 모듈은, SP4T 또는 SP5T 스위치일 수 있는, 스위치를 포함할 수 있다.In some embodiments, an integrated front-end module (e.g., FEM 900) is characterized by a silicon substrate having a high resistivity portion and a silicon or silicon-germanium alloy disposed over the high resistivity portion of the silicon substrate Lt; RTI ID = 0.0 > bi-polar < / RTI > The high resistivity portion may have a resistivity value greater than 500 Ohm * cm. In some cases, the resistivity may be approximately 1 kOhm * cm. Also, the integrated front-end module may include a switch, which may be an SP4T or SP5T switch.

쌍극성 트랜지스터는 전력 증폭기 모듈의 일부일 수 있다. 이러한 경우에, 전력 증폭기 모듈은, 제1 주파수 대역에서 RF 신호를 증폭하도록 구성된 제1 전력 증폭기 디바이스와 제1 주파수 대역과는 분리된 제2 주파수 대역에서 RF 신호를 증폭하도록 구성된 제2 전력 증폭기를 포함할 수 있다. 제1 주파수 대역은 2.4 GHz를 포함할 수 있고 제2 주파수 대역은 5 GHz를 포함할 수 있다. 또한, 제1 전력 증폭기 디바이스는 IEEE 802.11b/g 규격에 따라 RF 신호를 증폭하도록 구성될 수 있고 제2 전력 증폭기는 IEEE 802.11a/ac 규격에 따라 RF 신호를 증폭하도록 구성될 수 있다. 일부 경우에, 전력 증폭기 모듈은 다단 전력 증폭기를 포함한다. 일부 구현에 관하여, 제1 전력 증폭기 디바이스는 2단 전력 증폭기이고 제2 전력 증폭기 디바이스는 3단 전력 증폭기이다. 일부 구성에서, 프론트-엔드 모듈은 전력 증폭기 모듈에 적어도 부분적으로 결합된 전력 검출기 모듈을 포함한다.The bipolar transistor may be part of a power amplifier module. In this case, the power amplifier module includes a first power amplifier device configured to amplify the RF signal in the first frequency band and a second power amplifier configured to amplify the RF signal in the second frequency band separate from the first frequency band . The first frequency band may include 2.4 GHz and the second frequency band may include 5 GHz. Further, the first power amplifier device may be configured to amplify the RF signal according to the IEEE 802.11b / g standard, and the second power amplifier may be configured to amplify the RF signal according to the IEEE 802.11a / ac standard. In some cases, the power amplifier module includes a multi-stage power amplifier. For some implementations, the first power amplifier device is a two stage power amplifier and the second power amplifier device is a three stage power amplifier. In some configurations, the front-end module includes a power detector module that is at least partially coupled to the power amplifier module.

일부 설계에서, 프론트-엔드 모듈은, 실리콘 기판 위에 배치된 적어도 하나의 수동 디바이스를 포함할 수 있다. 게다가, 프론트-엔드 모듈은 저잡음 증폭기 모듈을 포함할 수 있다. 저잡음 증폭기 모듈은 일부 구현에서 저잡음 증폭기 바이패스 스위치를 포함할 수 있다.In some designs, the front-end module may include at least one passive device disposed on the silicon substrate. In addition, the front-end module may include a low noise amplifier module. The low noise amplifier module may include a low noise amplifier bypass switch in some implementations.

반도체 다이의 소정 실시예는, 고저항률 부분을 포함하고 복수의 컴포넌트를 수용하도록 구성된 실리콘 기판을 포함할 수 있다. 또한, 반도체 다이는 실리콘 기판 상에 배치된 RF 프론트-엔드 회로를 포함할 수 있다. 이 RF 프론트-엔드 회로는 고저항률 부분 위에 배치된 실리콘이나 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터를 포함할 수 있다. 또한, RF 프론트-엔드 회로는 IEEE 802.11ac 무선 통신 표준에 따라 무선 신호를 처리하도록 구성될 수 있다. 게다가 RF 프론트-엔드 회로는 일부 구현에서 수동 필터를 포함한다.Certain embodiments of the semiconductor die may include a silicon substrate that includes a high resistivity portion and is configured to receive a plurality of components. The semiconductor die may also include an RF front-end circuit disposed on the silicon substrate. The RF front-end circuit may comprise a bipolar transistor characterized by a silicon or silicon-germanium alloy base disposed over a high resistivity portion. In addition, the RF front-end circuitry may be configured to process the wireless signal in accordance with the IEEE 802.11ac wireless communication standard. In addition, the RF front-end circuitry includes a passive filter in some implementations.

무선 주파수 (RF) 모듈은, 소정 실시예에서, 복수의 컴포넌트를 수용하도록 구성된 팩키징 기판을 포함한다. 또한, RF 모듈은 팩키징 기판 상에 탑재된 다이를 포함할 수 있다. 이 다이는, 고저항률 기판 부분, 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가질 수 있다. 게다가, RF 모듈은 다이와 팩키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 포함할 수 있다. 일부 경우에, 팩키징 기판은 3.0 mm2 미만의 면적을 가지며 RF 모듈의 높이는 0.5 mm미만일 수 있다.A radio frequency (RF) module, in some embodiments, includes a packaging substrate configured to receive a plurality of components. In addition, the RF module may include a die mounted on a packaging substrate. The die may have a high resistivity substrate portion, a power amplifier comprising a SiGe bipolar transistor disposed over the high resistivity substrate portion, and one or more passive devices. In addition, the RF module may include a plurality of connectors configured to provide electrical connection between the die and the packaging substrate. In some cases, the packaging substrate may have an area less than 3.0 mm 2 and the height of the RF module may be less than 0.5 mm.

특정 실시예에서, RF 디바이스는, RF 신호를 처리하도록 구성된 기저대역 회로 어셈블리와 고저항률 부분을 갖는 기판 상에 배치된 RF 프론트-엔드 회로를 포함할 수 있다. RF 프론트-엔드 회로는, 스위치, 하나 이상의 수동 디바이스, 및 고저항률 부분 위에 배치된 실리콘이나 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터를 포함하는 전력 증폭기를 포함할 수 있다. 또한, RF 디바이스는, RF 신호의 송신과 수신을 용이하게 하기 위해 RF 프론트-엔드 회로의 적어도 일부와 통신하는 안테나를 포함할 수 있다.In certain embodiments, the RF device may comprise a baseband circuit assembly configured to process an RF signal and an RF front-end circuit disposed on a substrate having a high resistivity portion. The RF front-end circuit may comprise a power amplifier comprising a switch, one or more passive devices, and a bipolar transistor characterized by a silicon or silicon-germanium alloy base disposed over the high resistivity portion. The RF device may also include an antenna in communication with at least a portion of the RF front-end circuitry to facilitate transmission and reception of the RF signal.

여기서 개시된 프론트-엔드 모듈의 실시예는, 802.11ac 등의, 하나 이상의 무선 통신 표준의 대역 이득 및 거부 규격을 따르도록 구성될 수 있다(802.11ac 대역 이득/거부 규격에 대해서는 도 11을 참조). 갈륨 비소 기판을 이용하여 구성된 802.11ac 준수 FEM에서, 예를 들어, 5차 대역 통과 전력 증폭기 필터를 이용하여 공존 필터가 구현될 수 있다. 도 10a는, 2.4 GHz 주파수에서 동작하는 2단 GaAs FEM에서 이용될 수 있는 5차 대역 통과 필터의 실시예를 나타낸다. 도 10a의 필터는 반절연성 GaAs 기판 상에 높은 Q 인덕터를 포함한다. 도 10a에 나타낸 다양한 디바이스들은 임의의 바람직한 값을 취할 수 있다. 예를 들어, 소정 실시예에서, 디바이스들은 다음과 같거나 대략 같은 값들을 가진다: C1 = 3.0 pF; C2 = 4.8 pF; C3 = 3.0 pF; C4 = 3.3 pF; C5 = 3.3 pF; L1 = 1.6 nH; L2 = 1.2 nH; 및 L3 = 1.2 nH.Embodiments of the front-end module disclosed herein may be configured to comply with the bandgain and rejection specifications of one or more wireless communication standards, such as 802.11ac (see Figure 11 for the 802.11ac band gain / reject specification). In an 802.11ac compliant FEM configured with a gallium arsenide substrate, a coexistence filter may be implemented using, for example, a fifth order bandpass power amplifier filter. Figure 10a shows an embodiment of a fifth order bandpass filter that may be used in a two stage GaAs FEM operating at a 2.4 GHz frequency. The filter of Figure 10A includes a high Q inductor on a semi-insulating GaAs substrate. The various devices shown in FIG. 10A may take any desired value. For example, in some embodiments, devices have the following or approximately the same values: C1 = 3.0 pF; C2 = 4.8 pF; C3 = 3.0 pF; C4 = 3.3 pF; C5 = 3.3 pF; L1 = 1.6 nH; L2 = 1.2 nH; And L3 = 1.2 nH.

만족스러운 이득/거부 특성은, 대응하는 필터 구현의 고유하게 더 높은 삽입 손실로 인해 저저항률 벌크 기판을 이용한 2단 SiGe 구현에서 달성하기에 어려울 수 있다. 그러나, 소정 실시예에서, 3단 SiGe 증폭기는 충분한 성능을 달성하기 위해 6차 타원 필터링과 함께 이용될 수 있다. 더 높은 차수의 필터링 및 저저항률 벌크 실리콘 기판으로부터의 손실 증가로 인해 2개가 아니라 3개 단이 요구될 수 있다. 따라서, 저저항률 SiGe-기반의 기술에 관하여, 802.11ac 규격을 만족하기 위하여 6차 타원 필터를 이용하여 공존 필터링을 구현하는 것이 바람직할 수 있다. 도 10b는 SiGe-기반의 802.11ac 준수 FEM에서 이용될 수 있는 6차 타원 필터의 실시예를 나타낸다. 도 10b에 나타낸 다양한 디바이스들은 임의의 바람직한 값을 취할 수 있다. 예를 들어, 소정 실시예에서, 디바이스들은 다음과 같거나 대략 같은 값들을 가진다: C1 = 1.5 pF; C2 = 7.3 pF; C3 = 5.0 pF; L1 = 6.4 nH; L2 = 0.7 nH; L3 = 1.2 nH; L4 = 4.4 nH; L5 = 4.0 nH; 및 L6 = 5.4 nH.A satisfactory gain / rejection characteristic may be difficult to achieve in a two-stage SiGe implementation with a low resistivity bulk substrate due to the inherently higher insertion loss of the corresponding filter implementation. However, in certain embodiments, a three stage SiGe amplifier can be used with sixth order elliptic filtering to achieve sufficient performance. Due to higher order filtering and increased losses from low resistivity bulk silicon substrates, three, but not two, steps may be required. Thus, with respect to low resistivity SiGe-based techniques, it may be desirable to implement coexistence filtering using a sixth order elliptic filter to meet the 802.11ac standard. Figure 10B shows an embodiment of a sixth order elliptic filter that may be used in a SiGe-based 802.11ac compliant FEM. The various devices shown in FIG. 10B may take any desired value. For example, in some embodiments, the devices have the following or approximately the same values: C1 = 1.5 pF; C2 = 7.3 pF; C3 = 5.0 pF; L1 = 6.4 nH; L2 = 0.7 nH; L3 = 1.2 nH; L4 = 4.4 nH; L5 = 4.0 nH; And L6 = 5.4 nH.

도 11은 2단 GaAs 성능에 대비한 도 10b에 도시된 것과 같은 필터를 이용하는 3단 저저항률 SiGe FEM의 잠재적 성능을 도시한다. 도 11에 나타낸 바와 같이, 2.4-2.5 GHz에서의 이득 요건을 만족하기 위하여 이러한 SiGe 실시예에서 이득이 부스팅될 필요가 있을 수 있다. 이러한 이득 증가는 추가의 고주파 프리-드라이버단(pre-driver stage)으로 달성될 수 있음으로써, 추가의 이득단을 요구한다. 이러한 대역내 이득 경사 문제(in-band gain slope issue)는 소정의 관점에서 저저항률 SiGe-기반의 해결책을 다른 해결책(예를 들어, GaAs-기반 해결책)보다 덜 바람직하게 할 수 있다.Figure 11 shows the potential performance of a three-stage low resistivity SiGe FEM using a filter such as that shown in Figure 10B versus a two stage GaAs performance. As shown in FIG. 11, it may be necessary to boost the gain in this SiGe embodiment to meet the gain requirement at 2.4-2.5 GHz. This gain increase can be achieved with an additional high-frequency pre-driver stage, requiring additional gain stages. This in-band gain slope issue may make a low resistivity SiGe-based solution less desirable than other solutions (e.g., a GaAs-based solution) in some respects.

그러나, 고저항률 SiGe 해결책은, 여기서 설명된 바와 같이, 802.11ac 준수 FEM이 2단 GaAs 성능에 필적하는 2단 해결책을 이용하는 것을 허용할 수 있다. 이러한 2단 해결책은, 유익하게도, 도 10b에 도시된 것과 같은 6차 필터를 수용하기 위해 요구될 수 있는, 전류 소비, 물리적 크기에서의 추가 증가, 및 증가 회로 복잡성에서의 전반적 증가없이 만족스러운 성능을 제공할 수 있다.However, a high resistivity SiGe solution can allow an 802.11ac compliant FEM to utilize a two-tiered solution comparable to two-stage GaAs performance, as described herein. Such a two-stage solution advantageously provides satisfactory performance without any overall increase in current consumption, physical size, and increased circuit complexity, which may be required to accommodate a sixth order filter such as that shown in Figure 10B. Can be provided.

소정 실시예에서, 통합된 프론트-엔드 모듈은, 고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계와 고저항률 벌크 실리콘 기판 상에 하나 이상의 트랜지스터를 형성하는 단계의 방법에 의해 형성될 수 있다. 일부 경우에, 이 방법은 하나 이상의 트랜지스터 주변에 저저항률 영역을 주입하는 단계를 더 포함할 수 있다.In certain embodiments, an integrated front-end module may be formed by a method of providing at least a portion of a high resistivity bulk silicon substrate and a step of forming one or more transistors on a high resistivity bulk silicon substrate. In some cases, the method may further comprise injecting a low resistivity region around the at least one transistor.

도 12a 내지 도 12d는, 예를 들어, 전력 증폭기 모듈, 저잡음 증폭기 모듈, 및 스위치를 포함하는 FEM 모듈에 대한 팩키징 구성의 실시예를 나타낸다. 도 12a 및 도 12c의 실시예에서, FEM은, 집합적으로 FEM 기능을 제공하는 ("U1" 및 "U2"로 표기된) 2개의 별개의 다이를 포함한다. 2개의 다이는 와이어 본드에 의해 다양한 영역들에서 접속된다. 또한, 다이들은 와이어 본드를 통해 회로 기판 또는 2개의 다이가 배치된 리드 프레임 팩키지 상의 접속 패드에 접속된다.12A-12D illustrate an embodiment of a packaging configuration for a FEM module including, for example, a power amplifier module, a low noise amplifier module, and a switch. In the embodiment of Figures 12A and 12C, the FEM includes two distinct dies (labeled "U1" and "U2") that collectively provide FEM functionality. The two dies are connected in various regions by wire bonds. Further, the dies are connected to a circuit board or a connection pad on a lead frame package on which two dies are arranged via a wire bond.

도 12b 및 도 12d에 관하여, FEM은, 모든 필요한 FEM 기능을 제공하는 ("U1"으로 표기된) 하나의 통합된 다이를 포함한다. 도 12b의 FEM은 전술된 실시예에 따른 통합된 FEM일 수 있다. 예를 들어, FEM은, 전술된 바와 같이, FEM의 다양한 컴포넌트들의 통합을 허용할 수 있는, BiCMOS SiGe 기술을 포함할 수 있다. 도시된 바와 같이, 도 12b와 도 12d의 FEM은 도 12a와 도 12c에 도시된 FEM보다 작은 팩키지 풋프린트 및 프로파일을 점유한다. 도 12b 및 도 12d의 FEM을 수용하는데 요구되는 공간에서의 이러한 감소는 더 컴팩트한 무선 디바이스 설계를 허용할 수 있다. 더욱 작은 전자 디바이스에 대한 수요가 증가함에 따라, 단일 다이로의 FEM 컴포넌트의 통합은 갈수록 바람직하게 될 수 있다.12B and 12D, the FEM includes one integrated die (labeled "U1") that provides all the necessary FEM functionality. The FEM of FIG. 12B may be an integrated FEM according to the embodiment described above. For example, the FEM may include BiCMOS SiGe technology, which may allow integration of various components of the FEM, as described above. As shown, the FEMs of FIGS. 12B and 12D occupy a smaller package footprint and profile than the FEMs shown in FIGS. 12A and 12C. This reduction in the space required to accommodate the FEMs of Figs. 12B and 12D can allow a more compact wireless device design. As the demand for smaller electronic devices increases, the integration of FEM components into a single die may become increasingly desirable.

통합된 프론트-엔드 모듈의 다양한 실시예가 설명되었지만, 더 많은 실시예와 구현이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 통합된 FEM의 실시예들은, 다양한 FEM 컴포넌트들을 포함한 상이한 타입들의 다양한 통신 디바이스에 적용될 수 있다. 또한, 통합된 FEM의 실시예들은, 컴팩트하고 고성능의 설계가 요구되는 시스템에 적용가능하다. 여기서 설명된 실시예들의 일부는 모바일 전화 등의 무선 디바이스와 연계하여 이용될 수 있다. 그러나, 여기서 설명된 하나 이상의 피쳐는 RF 신호를 이용하는 기타 임의의 시스템이나 디바이스에 이용될 수 있다.While various embodiments of the integrated front-end module have been described, it will be apparent to those of ordinary skill in the art that more embodiments and implementations are possible. For example, the embodiments of the integrated FEM may be applied to various communication devices of different types including various FEM components. Also, embodiments of the integrated FEM are applicable to systems requiring compact, high performance designs. Some of the embodiments described herein may be used in conjunction with a wireless device such as a mobile phone. However, one or more of the features described herein may be used in any other system or device that utilizes RF signals.

상세한 설명 및 청구항을 통틀어 문맥상 명확하게 달리 요구하지 않는 한, 단어 "포함한다", "포함하는" 등은 배타적(exclusive) 또는 남김없이 철저히 드러낸(exhaustive)의 의미가 아니라 포함적 의미로 해석되어야 한다; 즉, "포함하지만, 이들로 제한되는 것은 아니다"라는 의미이다. 단어 "결합된"이란, 일반적으로 여기서 사용될 때, 직접 접속되거나, 하나 이상의 중간 요소를 통해 접속될 수 있는 2개 이상의 요소를 말한다. 추가로, 단어 "여기서", "전술된", "후술된", 및 유사한 의미의 단어들은, 본 출원에서 사용될 때, 본 출원의 임의의 특정한 부분이 아니라 전체로서의 본 출원을 말한다. 문맥상 허용된다면, 단수 또는 복수를 이용한 상기 상세한 설명의 단어들은 또한, 각각 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목들의 목록의 참조시에 단어 "또는"은, 다음과 같은 해석들 모두를 포괄한다: 목록 내의 항목들 중 임의의 것, 목록 내의 항목들 모두, 및 목록 내의 항목들의 임의의 조합.It is to be understood that the words "comprises", "including", etc., unless the context clearly dictates otherwise throughout the description and claims, should be interpreted as an inclusive sense, not an exclusive or exhaustive sense do; That is, "including, but not limited to," The term "coupled" as used herein generally refers to two or more elements that can be directly connected or connected through one or more intermediate elements. In addition, the words "here "," above ", "below ", and similar terms when used in this application refer to this application as a whole, rather than any particular portion of the present application. The words of the above detailed description using the singular or plural number may also include plural numbers or singular numbers, respectively, if the context allows. The word "or" when referring to a list of two or more items encompasses all of the following interpretations: any of the items in the list, all of the items in the list, and any combination of items in the list.

본 발명의 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 전술된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 균등한 수정이 가능하다. 예를 들어, 프로세스와 블록들이 주어진 순서로 제시되었지만, 대안적 실시예는 상이한 순서의 단계들을 갖는 루틴을 수행하거나, 상이한 순서의 블록들을 갖는 시스템을 채택할 수 있고, 일부 프로세스 또는 블록들은 삭제, 이동, 추가, 세분, 결합 및/또는 수정될 수 있다. 이들 프로세스 또는 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스 또는 블록들이 때때로 직렬로 수행되는 것으로 도시되었지만, 이들 프로세스 또는 블록들은 그 대신에 병렬로 수행되거나, 상이한 시간들에서 수행될 수도 있다.The foregoing detailed description of embodiments of the invention is intended to be exhaustive or to limit the invention to the precise form disclosed. Although specific embodiments and examples of the invention have been described above for purposes of illustration, various modifications are possible within the scope of the invention, as would be appreciated by one of ordinary skill in the art. For example, although processes and blocks are presented in a given order, alternative embodiments may implement a routine having steps in different orders, or may employ a system having blocks of different orders, and some processes or blocks may be deleted, Moved, added, subdivided, combined and / or modified. Each of these processes or blocks may be implemented in a variety of different ways. Also, although processes or blocks are sometimes shown as being performed serially, these processes or blocks may instead be performed in parallel, or at different times.

여기서 제공된 본 발명의 교시는 반드시 전술된 시스템 뿐만 아니라, 기타의 시스템에도 적용될 수 있다. 전술된 다양한 실시예들의 요소들 및 작용들은 결합되어 추가의 실시예를 제공할 수 있다.The teachings of the present invention provided herein can be applied not only to the system described above, but also to other systems. The elements and acts of the various embodiments described above may be combined to provide additional embodiments.

본 발명의 소정 실시형태들이 설명되었지만, 이들 실시형태들은 단지 예시로서 제시되었고, 본 개시의 범위를 제한하기 위한 것이 아니다. 사실상, 여기서 설명된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다: 또한, 본 개시의 사상으로부터 벗어나지 않고 여기서 설명된 방법 및 실시예들의 형태에서 다양한 생략, 대체, 및 변경이 이루어질 수 있다. 첨부된 청구항들 및 그들의 등가물들은 본 개시의 범위 및 사상에 드는 이러한 형태나 변형을 포괄하는 것으로 의도되어 있다.While certain embodiments of the invention have been described, these embodiments are provided by way of example only, and are not intended to limit the scope of the disclosure. In fact, the novel methods and systems described herein can be implemented in a variety of different forms: various omissions, substitutions, and alterations can be made in the form of the methods and embodiments described herein without departing from the spirit of the disclosure . The appended claims and their equivalents are intended to cover such forms or modifications as fall within the scope and spirit of this disclosure.

Claims (125)

반도체 다이로서,
고저항률 부분을 갖는 실리콘 기판; 및
상기 실리콘 기판 상에서 상기 고저항률 부분 위에 배치된 쌍극성 트랜지스터
를 포함하는, 반도체 다이.
A semiconductor die,
A silicon substrate having a high resistivity portion; And
And a bipolar transistor disposed on the silicon substrate and disposed on the high-
≪ / RTI >
제1항에 있어서, 상기 쌍극성 트랜지스터는 실리콘 또는 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터인, 반도체 다이.The semiconductor die of claim 1, wherein the bipolar transistor is a bipolar transistor characterized by a silicon or silicon-germanium alloy base. 제1항에 있어서, 상기 쌍극성 트랜지스터는 전력 증폭기의 컴포넌트인, 반도체 다이.2. The semiconductor die of claim 1, wherein the bipolar transistor is a component of a power amplifier. 제1항에 있어서, 상기 쌍극성 트랜지스터는 전자적 신호들을 조정 또는 생성하는데 이용되는 회로의 컴포넌트인, 반도체 다이.The semiconductor die of claim 1, wherein the bipolar transistor is a component of a circuit used to adjust or create electronic signals. 제1항에 있어서, 상기 실리콘 기판은, 상기 기판의 상부면의 제1 부분에 인접하고 적어도 부분적으로 상기 고저항률 부분 위에 형성된 저저항률 에피텍셜층(low-resistivity epitaxial layer)을 포함하는, 반도체 다이.2. The semiconductor die of claim 1, wherein the silicon substrate comprises a low-resistivity epitaxial layer adjacent a first portion of an upper surface of the substrate and formed at least partially over the high- . 제5항에 있어서, 상기 저저항률 에피텍셜 층은, 상기 쌍극성 트랜지스터의 처리 동안에 외부확산된 상기 트랜지스터의 주입된 서브-콜렉터 영역으로부터의 재료를 포함하는, 반도체 다이.6. The semiconductor die of claim 5, wherein the low resistivity epitaxial layer comprises material from an injected sub-collector region of the transistor that has been externally diffused during processing of the bipolar transistor. 제5항에 있어서, 상기 실리콘 기판의 상기 상부면의 적어도 제2 부분은 고저항률 결정-격자-파괴 주입(crystal-lattice-destroying implant)을 포함하는, 반도체 다이.6. The semiconductor die of claim 5, wherein at least a second portion of the upper surface of the silicon substrate comprises a high resistivity crystal-lattice-destroying implant. 제7항에 있어서, 상기 실리콘 기판의 상기 상부면의 상기 제2 부분은 상기 쌍극성 트랜지스터로부터 1㎛보다 큰, 반도체 다이.8. The semiconductor die of claim 7, wherein the second portion of the upper surface of the silicon substrate is greater than 1 [mu] m from the bipolar transistor. 제7항에 있어서, 상기 고저항률 결정-격자-파괴 주입 위에 배치된 수동 디바이스를 더 포함하는, 반도체 다이.8. The semiconductor die of claim 7, further comprising a passive device disposed over the high resistivity crystal-grating-fracture implant. 제1항에 있어서, 상기 실리콘 기판은 상기 쌍극성 트랜지스터를 적어도 부분적으로 둘러싸는 저저항률 웰을 포함하는, 반도체 다이.2. The semiconductor die of claim 1, wherein the silicon substrate comprises a low resistivity well at least partially surrounding the bipolar transistor. 제10항에 있어서, 상기 실리콘 기판 상에서 상기 고저항률 부분 위에 배치된 능동 디바이스를 더 포함하고, 상기 저저항률 웰의 적어도 일부는 상기 쌍극성 트랜지스터와 상기 능동 디바이스 사이에 배치됨으로써, 상기 능동 디바이스를 상기 쌍극성 트랜지스터로부터 적어도 부분적으로 전기적으로 격리하는, 반도체 다이. 11. The device of claim 10, further comprising an active device disposed on the silicon substrate over the high resistivity portion, wherein at least a portion of the low resistivity well is disposed between the bipolar transistor and the active device, And at least partially electrically isolated from the bipolar transistor. 제10항에 있어서, 상기 실리콘 기판 상에 배치된 능동 디바이스와 수동 디바이스를 더 포함하고, 상기 저저항률 웰은 적어도 부분적으로 상기 쌍극성 트랜지스터 디바이스와 상기 능동 디바이스 및 상기 수동 디바이스 양자 사이에 배치되는, 반도체 다이.11. The device of claim 10, further comprising: an active device and a passive device disposed on the silicon substrate, the low resistivity well at least partially disposed between the bipolar transistor device and both the active device and the passive device, Semiconductor die. 제1항에 있어서, 카운터-도핑된(counter-doped) 고저항률 영역 위에 배치된 수동 디바이스를 더 포함하는, 반도체 다이.The semiconductor die of claim 1, further comprising a passive device disposed over a counter-doped high-resistivity region. 제1항에 있어서, 상기 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 갖는, 반도체 다이.The semiconductor die of claim 1, wherein the high resistivity portion has a resistivity value greater than 500 Ohm * cm. 제1항에 있어서, 상기 고저항률 부분은 대략 1 kOhm*cm의 저항률을 갖는, 반도체 다이.The semiconductor die of claim 1, wherein the high resistivity portion has a resistivity of approximately 1 kOhm * cm. 반도체 다이를 제작하는 방법으로서,
고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계; 및
상기 고저항률 벌크 실리콘 기판 상에 하나 이상의 쌍극성 트랜지스터를 형성하는 단계
를 포함하는 방법.
A method of fabricating a semiconductor die,
Providing at least a portion of a high resistivity bulk silicon substrate; And
Forming at least one bipolar transistor on the high-resistivity bulk silicon substrate
≪ / RTI >
제16항에 있어서, 상기 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 기판을 주입하는 단계와 상기 저저항률 기판 상에 하나 이상의 디지털 회로 디바이스를 배치하는 단계를 더 포함하는 방법.17. The method of claim 16, further comprising implanting a low resistivity substrate on top of the high resistivity bulk silicon substrate and disposing one or more digital circuit devices on the low resistivity substrate. 무선 주파수(RF) 모듈로서,
복수의 컴포넌트를 수용하도록 구성된 팩키징 기판;
상기 팩키징 기판 상에 탑재된 다이 - 상기 다이는 고저항률 기판 부분, 상기 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가짐 -; 및
상기 다이와 상기 팩키징 기판 사이에 전기 접속들을 제공하도록 구성된 복수의 커넥터
를 포함하는, 무선 주파수(RF) 모듈.
As a radio frequency (RF) module,
A packaging substrate configured to receive a plurality of components;
A die mounted on the packaging substrate, the die having a high resistivity substrate portion, a power amplifier comprising a SiGe bipolar transistor disposed over the high resistivity substrate portion, and at least one passive device; And
A plurality of connectors configured to provide electrical connections between the die and the packaging substrate;
A radio frequency (RF) module.
반도체 다이로서,
고저항률 부분을 갖는 실리콘 기판; 및
상기 기판 상에서 상기 고저항률 부분 위에 배치된 FET 트랜지스터
를 포함하는, 반도체 다이.
A semiconductor die,
A silicon substrate having a high resistivity portion; And
An FET transistor disposed on the high resistivity portion on the substrate;
≪ / RTI >
제19항에 있어서, 상기 FET 트랜지스터는 3중-웰 NMOS 디바이스인, 반도체 다이.20. The semiconductor die of claim 19, wherein the FET transistor is a tri-well NMOS device. 제19항에 있어서, 상기 FET 트랜지스터는 RF 스위치의 컴포넌트인, 반도체 다이.20. The semiconductor die of claim 19, wherein the FET transistor is a component of an RF switch. 제19항에 있어서, 상기 FET 트랜지스터는 믹서 회로의 컴포넌트인, 반도체 다이.20. The semiconductor die of claim 19, wherein the FET transistor is a component of a mixer circuit. 제19항에 있어서, 상기 실리콘 기판은, 상기 기판의 상부면의 제1 부분에 인접하고 상기 고저항률 부분의 적어도 일부 위에 형성된 저저항률 에피텍셜층을 갖는, 반도체 다이.20. The semiconductor die of claim 19, wherein the silicon substrate has a low resistivity epitaxial layer adjacent a first portion of an upper surface of the substrate and formed over at least a portion of the high resistivity portion. 제23항에 있어서, 상기 저저항률 에피텍셜 층은, 상기 FET 트랜지스터의 처리 동안에 외부확산된 상기 FET 트랜지스터의 주입된 서브-콜렉터 영역으로부터의 도펀트들을 포함하는, 반도체 다이.24. The semiconductor die of claim 23 wherein the low resistivity epitaxial layer comprises dopants from an implanted sub-collector region of the FET transistor that is outdiffused during processing of the FET transistor. 제23항에 있어서, 상기 실리콘 기판의 상기 상부면의 적어도 제2 부분은 고저항률 결정-격자-파괴 주입을 포함하는, 반도체 다이.24. The semiconductor die of claim 23, wherein at least a second portion of the upper surface of the silicon substrate comprises a high resistivity crystal-grating-fracture implant. 제25항에 있어서, 상기 기판의 상기 상부면의 상기 제2 부분은 상기 FET 트랜지스터로부터 5㎛ 내지 15㎛ 떨어져 있는, 반도체 다이.26. The semiconductor die of claim 25, wherein the second portion of the top surface of the substrate is 5 占 퐉 to 15 占 퐉 away from the FET transistor. 제25항에 있어서, 상기 고저항률 결정-격자-파괴 주입 위에 배치된 수동 디바이스를 더 포함하는, 반도체 다이.26. The semiconductor die of claim 25, further comprising a passive device disposed over the high resistivity crystal-grating-fracture implant. 제23항에 있어서, 상기 실리콘 기판의 상기 상부면의 적어도 제2 부분은 카운터 도핑된 고저항률 영역을 포함하는, 반도체 다이.24. The semiconductor die of claim 23, wherein at least a second portion of the top surface of the silicon substrate comprises a counter-doped high resistivity region. 제19항에 있어서, 상기 실리콘 기판은 상기 FET 트랜지스터를 적어도 부분적으로 둘러싸는 저저항률 웰을 포함하는, 반도체 다이.20. The semiconductor die of claim 19, wherein the silicon substrate comprises a low resistivity well at least partially surrounding the FET transistor. 제29항에 있어서, 상기 실리콘 기판 상에서 상기 고저항률 부분 위에 배치된 능동 디바이스를 더 포함하고, 상기 저저항률 웰의 적어도 일부는 상기 FET 트랜지스터와 상기 능동 디바이스 사이에 배치됨으로써, 상기 능동 디바이스를 상기 FET 트랜지스터로부터 적어도 부분적으로 전기적으로 격리하는, 반도체 다이.30. The device of claim 29, further comprising an active device disposed on the silicon substrate over the high resistivity portion, wherein at least a portion of the low resistivity well is disposed between the FET transistor and the active device, And at least partially electrically isolating the transistor from the transistor. 제29항에 있어서, 상기 실리콘 기판 상에 배치된 능동 디바이스와 수동 디바이스를 더 포함하고, 상기 저저항률 웰은 적어도 부분적으로 상기 FET 트랜지스터 디바이스와 상기 능동 디바이스 및 상기 수동 디바이스 양자 사이에 배치되는, 반도체 다이.30. The semiconductor device of claim 29, further comprising: an active device and a passive device disposed on the silicon substrate, wherein the low resistivity well is at least partially disposed between the FET transistor device and both the active device and the passive device. die. 제31항에 있어서, 상기 저저항률 웰은 상기 FET 트랜지스터 디바이스를 실질적으로 둘러싸는, 반도체 다이.32. The semiconductor die of claim 31, wherein the low resistivity well substantially surrounds the FET transistor device. 제19항에 있어서, 카운터-도핑된(counter-doped) 고저항률 영역 위에 배치된 수동 디바이스를 더 포함하는, 반도체 다이.20. The semiconductor die of claim 19, further comprising a passive device disposed over a counter-doped high-resistivity region. 제19항에 있어서, 상기 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 갖는, 반도체 다이.20. The semiconductor die of claim 19, wherein the high resistivity portion has a resistivity value greater than 500 Ohm * cm. 제19항에 있어서, 상기 고저항률 부분은 대략 1 kOhm*cm 이상의 저항률을 갖는, 반도체 다이.20. The semiconductor die of claim 19, wherein the high resistivity portion has a resistivity of at least about 1 kOhm * cm. 통합된 프론트-엔드 모듈을 제작하는 방법으로서,
고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계; 및
상기 고저항률 벌크 실리콘 기판 상에 하나 이상의 FET 트랜지스터를 형성하는 단계
를 포함하는 방법.
A method of fabricating an integrated front-end module,
Providing at least a portion of a high resistivity bulk silicon substrate; And
Forming at least one FET transistor on the high resistivity bulk silicon substrate
≪ / RTI >
제36항에 있어서, 상기 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 기판을 주입하는 단계와 상기 저저항률 기판 상에 하나 이상의 디지털 회로 디바이스를 배치하는 단계를 더 포함하는 방법.37. The method of claim 36 further comprising injecting a low resistivity substrate on top of the high resistivity bulk silicon substrate and disposing one or more digital circuit devices on the low resistivity substrate. 무선 주파수(RF) 모듈로서,
복수의 컴포넌트를 수용하도록 구성된 팩키징 기판;
상기 팩키징 기판 상에 탑재된 다이 - 상기 다이는 고저항률 기판 부분, 상기 고저항률 기판 부분 위에 배치된 FET 트랜지스터를 포함하는 스위치, 및 하나 이상의 수동 디바이스를 가짐 -; 및
상기 다이와 상기 팩키징 기판 사이에 전기 접속들을 제공하도록 구성된 복수의 커넥터
를 포함하는, 무선 주파수(RF) 모듈.
As a radio frequency (RF) module,
A packaging substrate configured to receive a plurality of components;
A die mounted on the packaging substrate, the die having a high resistivity substrate portion, a switch including an FET transistor disposed over the high resistivity substrate portion, and one or more passive devices; And
A plurality of connectors configured to provide electrical connections between the die and the packaging substrate;
A radio frequency (RF) module.
반도체 다이로서,
고저항률 부분을 갖는 실리콘 기판;
상기 기판 상에서 상기 고저항률 부분 위에 배치된 능동 RF 디바이스; 및
상기 능동 RF 디바이스를 적어도 부분적으로 둘러싸고, 상기 능동 RF 디바이스로부터의 제1 거리에 배치되는 저저항률 웰
을 포함하는, 반도체 다이.
A semiconductor die,
A silicon substrate having a high resistivity portion;
An active RF device disposed on the substrate over the high resistivity portion; And
At least partially surrounding the active RF device and having a low resistivity well disposed at a first distance from the active RF device,
≪ / RTI >
제39항에 있어서, 상기 저저항률 웰은 상기 실리콘 기판으로의 저저항률 확산 및 컨택트(low-resistivity diffusion and contact)를 포함하는, 반도체 다이.40. The semiconductor die of claim 39, wherein the low resistivity well comprises a low-resistivity diffusion and contact to the silicon substrate. 제39항에 있어서, 상기 저저항률 웰은 p-타입 확산을 포함하는, 반도체 다이.40. The semiconductor die of claim 39, wherein the low resistivity well comprises a p-type diffusion. 제39항에 있어서, 상기 저저항률 웰은 비소 주입을 포함하는, 반도체 다이.40. The semiconductor die of claim 39, wherein the low resistivity well comprises an arsenic implant. 제39항에 있어서, 상기 저저항률 웰은 붕소 주입을 포함하는, 반도체 다이.40. The semiconductor die of claim 39, wherein the low resistivity well comprises boron implantation. 제39항에 있어서, 상기 능동 RF 디바이스는 SiGe 쌍극성 트랜지스터인, 반도체 다이.40. The semiconductor die of claim 39, wherein the active RF device is a SiGe bipolar transistor. 제39항에 있어서, 상기 능동 RF 디바이스는 3중-웰 NMOS 디바이스인, 반도체 다이.40. The semiconductor die of claim 39, wherein the active RF device is a tri-well NMOS device. 제39항에 있어서, 상기 능동 RF 디바이스는 pFET 디바이스인, 반도체 다이.40. The semiconductor die of claim 39, wherein the active RF device is a pFET device. 제39항에 있어서, 상기 제1 거리는 1㎛와 5㎛ 사이인, 반도체 다이.40. The semiconductor die of claim 39, wherein the first distance is between 1 and 5 mu m. 제39항에 있어서, 상기 제1 거리는 5㎛와 10㎛ 사이인, 반도체 다이.40. The semiconductor die of claim 39, wherein the first distance is between 5 and 10 mu m. 제39항에 있어서, 상기 제1 거리는 10㎛와 15㎛ 사이인, 반도체 다이.40. The semiconductor die of claim 39, wherein the first distance is between 10 and 15 mu m. 제39항에 있어서, 상기 제1 거리는 15㎛보다 큰, 반도체 다이.40. The semiconductor die of claim 39, wherein the first distance is greater than 15 占 퐉. 제39항에 있어서, 저저항률 에피텍셜 층을 더 포함하는, 반도체 다이.40. The semiconductor die of claim 39, further comprising a low resistivity epitaxial layer. 제39항에 있어서, 비교적 높은 저항과 불량한 자유-캐리어 전도 특성을 갖는 고저항률 비정질 실리콘 층을 더 포함하는, 반도체 다이.40. The semiconductor die of claim 39, further comprising a high resistivity amorphous silicon layer having a relatively high resistance and poor free-carrier conduction characteristics. 제39항에 있어서, 고저항률 폴리실리콘 층을 더 포함하는, 반도체 다이.40. The semiconductor die of claim 39, further comprising a high resistivity polysilicon layer. 제39항에 있어서, 상기 디바이스로부터 제2 거리에 배치된 격자 파괴 주입을 더 포함하는, 반도체 다이.40. The semiconductor die of claim 39, further comprising a lattice breakdown implant disposed at a second distance from the device. 제54항에 있어서, 상기 격자 파괴 주입은 아르곤을 포함하는, 반도체 다이.55. The semiconductor die of claim 54, wherein the lattice destruction implant comprises argon. 제54항에 있어서, 상기 제2 거리는 상기 제1 거리보다 큰, 반도체 다이.55. The semiconductor die of claim 54, wherein the second distance is greater than the first distance. 제54항에 있어서, 상기 제2 거리는 1㎛와 5㎛ 사이인, 반도체 다이.55. The semiconductor die of claim 54, wherein the second distance is between 1 and 5 mu m. 제54항에 있어서, 상기 제2 거리는 5㎛와 10㎛ 사이인, 반도체 다이.55. The semiconductor die of claim 54, wherein the second distance is between 5 and 10 mu m. 제54항에 있어서, 상기 제2 거리는 10㎛보다 큰, 반도체 다이.55. The semiconductor die of claim 54, wherein the second distance is greater than 10 mu m. 제54항에 있어서, 상기 격자 파괴 주입은 상기 저저항률 웰의 적어도 일부에 바로 인접하게 배치되는, 반도체 다이.55. The semiconductor die of claim 54, wherein the lattice-fracture implant is disposed immediately adjacent to at least a portion of the low resistivity well. 제39항에 있어서, 상기 능동 RF 디바이스와 저저항률 영역 사이에 배치된 하나 이상의 트렌치를 더 포함하는, 반도체 다이.40. The semiconductor die of claim 39, further comprising at least one trench disposed between the active RF device and the low resistivity region. 제61항에 있어서, 상기 하나 이상의 트렌치는 2개의 트렌치로 구성되는, 반도체 다이.62. The semiconductor die of claim 61, wherein the at least one trench is comprised of two trenches. 제39항에 있어서, 상기 제1 거리는 상기 능동 RF 디바이스와 상기 저저항률 웰 사이의 기생 결합을 실질적으로 제거하기에 충분히 큰, 반도체 다이.40. The semiconductor die of claim 39, wherein the first distance is large enough to substantially eliminate parasitic coupling between the active RF device and the low resistivity well. 반도체 다이를 제작하는 방법으로서,
고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계;
상기 고저항률 벌크 실리콘 기판 위에 하나 이상의 능동 RF 디바이스를 형성하는 단계; 및
상기 하나 이상의 능동 RF 디바이스로부터의 제1 거리에서 상기 고저항률 벌크 실리콘 기판의 상부면 상에 저저항률 웰을 주입하는 단계
를 포함하는 방법.
A method of fabricating a semiconductor die,
Providing at least a portion of a high resistivity bulk silicon substrate;
Forming at least one active RF device on the high resistivity bulk silicon substrate; And
Implanting a low resistivity well on the top surface of the high resistivity bulk silicon substrate at a first distance from the at least one active RF device
≪ / RTI >
제64항에 있어서, 상기 하나 이상의 능동 RF 디바이스로부터의 제2 거리에서 고저항률 주입을 주입하는 단계를 더 포함하는 방법.65. The method of claim 64, further comprising injecting a high resistivity implant at a second distance from the at least one active RF device. 제65항에 있어서, 상기 제2 거리는 10㎛보다 큰 방법.66. The method of claim 65, wherein the second distance is greater than 10 mu m. 제65항에 있어서, 상기 제2 거리는 상기 제1 거리보다 큰 방법.66. The method of claim 65, wherein the second distance is greater than the first distance. 제64항에 있어서, 상기 제1 거리는 5㎛와 15㎛ 사이인 방법.65. The method of claim 64, wherein the first distance is between 5 and 15 mu m. 반도체 웨이퍼로서,
상부 평면에 놓인 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판;
적어도 부분적으로 상기 상부 평면 아래에 배치된 제2 불순물 타입의 트랜지스터 서브-콜렉터 영역;
상기 상부면에 인접하게 배치되고 상기 상부 평면에 평행한 평면에 놓여 있는, 상기 제2 불순물 타입의 저저항률 에피텍셜 층; 및
상기 상부면에 인접하게 배치되고 상기 상부 평면 아래로 연장되며, 상기 트랜지스터 서브-콜렉터 영역으로부터 소정 거리에 위치한, 상기 제1 불순물 타입의 저저항률 웰
을 포함하는, 반도체 웨이퍼.
As a semiconductor wafer,
A high-resistivity bulk silicon substrate of a first impurity type having an upper surface located on an upper plane;
A second impurity type transistor sub-collector region disposed at least partially below the top plane;
A low resistivity epitaxial layer of the second impurity type disposed adjacent the top surface and lying in a plane parallel to the top plane; And
A second impurity-type low-resistivity well located at a predetermined distance from the transistor sub-collector region,
And a semiconductor wafer.
제69항에 있어서, 상기 저저항률 웰은 상기 트랜지스터 서브-콜렉터 영역을 실질적으로 둘러싸는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the low resistivity well substantially surrounds the transistor sub-collector region. 제69항에 있어서, 상기 제1 불순물 타입은 p-타입이고 상기 제2 불순물 타입은 n-타입인, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the first impurity type is a p-type and the second impurity type is an n-type. 제69항에 있어서, 상기 제1 불순물 타입은 n-타입이고 상기 제2 불순물 타입은 p-타입인, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the first impurity type is n-type and the second impurity type is p-type. 제69항에 있어서, 상기 저저항률 웰과 상기 트랜지스터 서브-콜렉터 영역 사이에 위치한 영역은, 상기 저저항률 웰과 상기 서브-콜렉터 영역 양쪽 모두보다 높은 저항률 특성을 갖는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the region located between the low resistivity well and the transistor sub-collector region has a higher resistivity characteristic than both the low resistivity well and the sub-collector region. 제69항에 있어서, 상기 서브-콜렉터 영역과 상기 저저항률 웰 사이에 배치되고 상기 상부 평면 아래로 연장되는 트렌치를 더 포함하는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, further comprising a trench disposed between the sub-collector region and the low resistivity well and extending below the top plane. 제74항에 있어서, 상기 트렌치는 상기 고저항률 벌크 실리콘 기판의 일부를 에칭함으로써 형성되는, 반도체 웨이퍼.75. The semiconductor wafer of claim 74, wherein the trench is formed by etching a portion of the high resistivity bulk silicon substrate. 제69항에 있어서, 상기 서브-콜렉터 영역은 상기 고저항률 벌크 실리콘 기판 위에 배치된 SiGe 쌍극성 트랜지스터의 컴포넌트인, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the sub-collector region is a component of a SiGe bipolar transistor disposed on the high-resistivity bulk silicon substrate. 제69항에 있어서, 상기 저저항률 웰은 비소 주입을 포함하는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the low resistivity well comprises an arsenic implant. 제69항에 있어서, 상기 저저항률 웰은 붕소 주입을 포함하는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the low resistivity well comprises boron implantation. 제69항에 있어서, 상기 고저항률 벌크 실리콘 기판의 상기 상부면에 인접하게 배치된 고저항률 처리를 더 포함하는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, further comprising a high resistivity process disposed adjacent the top surface of the high resistivity bulk silicon substrate. 제79항에 있어서, 상기 고저항률 처리는, 상기 트랜지스터 서브-콜렉터 영역으로부터 상기 저저항률 웰이 떨어져 있는 거리보다 큰 거리만큼 상기 트랜지스터 서브-콜렉터 영역으로부터 떨어져 위치한, 반도체 웨이퍼.80. The semiconductor wafer of claim 79, wherein the high resistivity process is located away from the transistor sub-collector region by a distance greater than the distance that the low resistivity well is away from the transistor sub-collector region. 제79항에 있어서, 상기 고저항률 처리는 결정-격자-파괴 주입을 포함하는, 반도체 웨이퍼.80. The semiconductor wafer of claim 79, wherein the high resistivity treatment comprises crystal-lattice-fracture implant. 제79항에 있어서, 상기 고저항률 처리는 아르곤 주입을 포함하는, 반도체 웨이퍼.80. The semiconductor wafer of claim 79, wherein the high resistivity treatment comprises an argon implant. 제79항에 있어서, 상기 고저항률 처리는 비정질 실리콘 층을 포함하는, 반도체 웨이퍼.80. The semiconductor wafer of claim 79, wherein the high resistivity treatment comprises an amorphous silicon layer. 제79항에 있어서, 상기 고저항률 처리는 폴리실리콘 층을 포함하는, 반도체 웨이퍼.80. The semiconductor wafer of claim 79, wherein the high resistivity treatment comprises a polysilicon layer. 제69항에 있어서, 상기 저저항률 에피텍셜 층은, 적어도 부분적으로 상기 서브-콜렉터 영역으로부터의 불순물들의 외부확산에 의해 형성되는, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the low resistivity epitaxial layer is formed at least in part by external diffusion of impurities from the sub-collector region. 제69항에 있어서, 상기 거리는 5㎛와 10㎛ 사이인, 반도체 웨이퍼.70. The semiconductor wafer of claim 69, wherein the distance is between 5 and 10 mu m. 반도체 웨이퍼로서,
상부 평면에 놓인 상부면을 갖는 제1 불순물 타입의 고저항률 벌크 실리콘 기판;
각각이 제2 불순물 타입이고 상기 상부 평면 아래로 연장되는, 도핑된 드레인 영역과 도핑된 소스 영역;
상기 상부면에 인접하게 배치되고 상부 평면에 평행한 평면에 놓여 있는, 상기 제2 불순물 타입의 저저항률 에피텍셜 층; 및
상기 상부면에 인접하게 배치되고 상기 상부 평면 아래로 연장되며, 상기 도핑된 드레인 및 소스 영역 양쪽 모두로부터 적어도 소정의 거리에 위치한, 상기 제1 불순물 타입의 저저항률 웰
을 포함하는, 반도체 웨이퍼.
As a semiconductor wafer,
A high-resistivity bulk silicon substrate of a first impurity type having an upper surface located on an upper plane;
A doped drain region and a doped source region, each of which is a second impurity type and extends below the top plane;
A low resistivity epitaxial layer of the second impurity type disposed adjacent the top surface and lying in a plane parallel to the top plane; And
Resistive well of the first impurity-type well, disposed at least a predetermined distance from both the doped drain and source regions,
And a semiconductor wafer.
제87항에 있어서, 상기 제1 불순물 타입은 p-타입이고 상기 제2 불순물 타입은 n-타입인, 반도체 웨이퍼.89. The semiconductor wafer of claim 87, wherein the first impurity type is a p-type and the second impurity type is an n-type. 제87항에 있어서, 상기 제1 불순물 타입은 n-타입이고 상기 제2 불순물 타입은 p-타입인, 반도체 웨이퍼.87. The semiconductor wafer of claim 87, wherein the first impurity type is n-type and the second impurity type is p-type. 제87항에 있어서, 상기 도핑된 드레인 또는 소스 영역과 상기 저저항률 웰 사이에 배치된 트렌치를 더 포함하는, 반도체 웨이퍼.89. The semiconductor wafer of claim 87, further comprising a trench disposed between the doped drain or source region and the low resistivity well. 제90항에 있어서, 상기 트렌치는 상기 고저항률 벌크 실리콘 기판의 일부를 에칭함으로써 형성되는, 반도체 웨이퍼.91. The semiconductor wafer of claim 90, wherein the trench is formed by etching a portion of the high resistivity bulk silicon substrate. 제87항에 있어서, 상기 도핑된 드레인 및 소스 영역들은 상기 고저항률 벌크 기판 위에 배치된 FET 트랜지스터의 컴포넌트들인, 반도체 웨이퍼.89. The semiconductor wafer of claim 87, wherein the doped drain and source regions are components of an FET transistor disposed on the high resistivity bulk substrate. 제87항에 있어서, 상기 저저항률 웰은 비소 주입을 포함하는, 반도체 웨이퍼.87. The semiconductor wafer of claim 87, wherein the low resistivity well comprises an arsenic implant. 제87항에 있어서, 상기 저저항률 웰은 붕소 주입을 포함하는, 반도체 웨이퍼.87. The semiconductor wafer of claim 87, wherein the low resistivity well comprises boron implantation. 제87항에 있어서, 상기 고저항률 벌크 실리콘 기판의 상기 상부면에 인접하게 배치된 고저항률 처리를 더 포함하는, 반도체 웨이퍼.87. The semiconductor wafer of claim 87, further comprising a high resistivity process disposed adjacent the top surface of the high resistivity bulk silicon substrate. 제95항에 있어서, 상기 고저항률 처리는, 상기 도핑된 드레인 및 소스 영역들로부터 상기 저저항률 웰이 떨어져 있는 거리보다 큰 거리만큼 상기 도핑된 드레인 영역 및 상기 도핑된 소스 영역으로부터 떨어져 위치한, 반도체 웨이퍼.95. The method of claim 95, wherein the high resistivity treatment further comprises depositing a doped drain region and a doped source region, wherein the doped drain region and the doped source region are spaced from the doped drain and source regions by a distance greater than the distance that the low- . 제95항에 있어서, 상기 고저항률 처리는 결정-격자-파괴 주입을 포함하는, 반도체 웨이퍼.95. The semiconductor wafer of claim 95, wherein the high resistivity treatment comprises crystal-lattice-fracture implant. 제95항에 있어서, 상기 고저항률 처리는 아르곤 주입을 포함하는, 반도체 웨이퍼.95. The semiconductor wafer of claim 95, wherein the high resistivity treatment comprises an argon implant. 제95항에 있어서, 상기 고저항률 처리는 비정질 실리콘 층을 포함하는, 반도체 웨이퍼.95. The semiconductor wafer of claim 95, wherein the high resistivity treatment comprises an amorphous silicon layer. 제95항에 있어서, 상기 고저항률 처리는 폴리실리콘 층을 포함하는, 반도체 웨이퍼.95. The semiconductor wafer of claim 95, wherein the high resistivity treatment comprises a polysilicon layer. 통합된 프론트-엔드 모듈로서,
고저항률 부분을 갖는 실리콘 기판; 및
상기 실리콘 기판 상에서 상기 고저항률 부분 위에 배치된 실리콘 또는 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터
를 포함하는, 프론트-엔드 모듈.
As an integrated front-end module,
A silicon substrate having a high resistivity portion; And
A bipolar transistor characterized by a silicon or silicon-germanium alloy base disposed on the high-resistivity portion on the silicon substrate
And a front-end module.
제101항에 있어서, 상기 실리콘 기판 상에 배치된 스위치를 더 포함하는, 프론트-엔드 모듈.102. The front-end module of claim 101, further comprising a switch disposed on the silicon substrate. 제102항에 있어서, 상기 스위치는 SP4T 스위치인, 프론트-엔드 모듈.103. The front-end module of claim 102, wherein the switch is an SP4T switch. 제102항에 있어서, 상기 스위치는 SP5T 스위치인, 프론트-엔드 모듈.103. The front-end module of claim 102, wherein the switch is an SP5T switch. 제101항에 있어서, 상기 쌍극성 트랜지스터는 전력 증폭기 모듈의 일부인, 프론트-엔드 모듈.102. The front-end module of claim 101, wherein the bipolar transistor is part of a power amplifier module. 제105항에 있어서, 상기 전력 증폭기 모듈은, 제1 주파수 대역에서 RF 신호들을 증폭하도록 구성된 제1 전력 증폭기 디바이스, 및 상기 제1 주파수 대역과는 분리된 제2 주파수 대역에서 RF 신호들을 증폭하도록 구성된 제2 전력 증폭기 디바이스를 포함하는, 프론트-엔드 모듈.111. The apparatus of claim 105, wherein the power amplifier module comprises: a first power amplifier device configured to amplify RF signals in a first frequency band; and a second power amplifier device configured to amplify RF signals in a second frequency band separate from the first frequency band. And a second power amplifier device. 제106항에 있어서, 상기 제1 주파수 대역에는 2.4 GHz가 포함되고, 상기 제2 주파수 대역에는 5 GHz가 포함되는, 프론트-엔드 모듈.106. The front-end module of claim 106, wherein the first frequency band includes 2.4 GHz and the second frequency band includes 5 GHz. 제106항에 있어서, 상기 제1 전력 증폭기 디바이스는 IEEE 802.11b/g 규격에 따라 RF 신호들을 증폭하도록 구성되고 상기 제2 전력 증폭기 디바이스는 IEEE 802.11a/ac 규격에 따라 RF 신호들을 증폭하도록 구성되는, 프론트-엔드 모듈.106. The apparatus of claim 106, wherein the first power amplifier device is configured to amplify RF signals according to the IEEE 802.11b / g standard and the second power amplifier device is configured to amplify RF signals according to the IEEE 802.11a / ac standard , A front-end module. 제106항에 있어서, 상기 제1 전력 증폭기 디바이스는 2단 전력 증폭기이고 상기 제2 전력 증폭기 디바이스는 3단 전력 증폭기인, 프론트-엔드 모듈.106. The front-end module of claim 106, wherein the first power amplifier device is a two-stage power amplifier and the second power amplifier device is a three-stage power amplifier. 제105항에 있어서, 상기 전력 증폭기 모듈은 다단 전력 증폭기를 포함하는, 프론트-엔드 모듈.111. The front-end module of claim 105, wherein the power amplifier module comprises a multi-stage power amplifier. 제105항에 있어서, 상기 전력 증폭기 모듈에 적어도 부분적으로 결합된 전력 검출기 모듈을 더 포함하는, 프론트-엔드 모듈.112. The front-end module of claim 105, further comprising a power detector module at least partially coupled to the power amplifier module. 제101항에 있어서, 상기 실리콘 기판 위에 배치된 적어도 하나의 수동 디바이스를 더 포함하는, 프론트-엔드 모듈.102. The front-end module of claim 101, further comprising at least one passive device disposed on the silicon substrate. 제101항에 있어서, 상기 고저항률 부분은 500 Ohm*cm보다 큰 저항률 값을 갖는, 프론트-엔드 모듈.102. The front-end module of claim 101, wherein the high resistivity portion has a resistivity value greater than 500 Ohm * cm. 제101항에 있어서, 상기 고저항률 부분은 대략 1 kOhm*cm의 저항률을 갖는, 프론트-엔드 모듈.102. The front-end module of claim 101, wherein the high resistivity portion has a resistivity of about 1 kOhm * cm. 제101항에 있어서, 저잡음 증폭기 모듈을 더 포함하는 프론트-엔드 모듈.102. The front-end module of claim 101, further comprising a low noise amplifier module. 제115항에 있어서, 상기 저잡음 증폭기 모듈은 저잡음 증폭기 바이패스 스위치를 포함하는, 프론트-엔드 모듈.116. The front-end module of claim 115, wherein the low-noise amplifier module comprises a low-noise amplifier bypass switch. 통합된 프론트-엔드 모듈을 제작하는 방법으로서,
고저항률 벌크 실리콘 기판의 적어도 일부를 제공하는 단계; 및
상기 고저항률 벌크 실리콘 기판 상에 하나 이상의 트랜지스터를 형성하는 단계
를 포함하는 방법.
A method of fabricating an integrated front-end module,
Providing at least a portion of a high resistivity bulk silicon substrate; And
Forming at least one transistor on the high resistivity bulk silicon substrate
≪ / RTI >
제117항에 있어서, 상기 하나 이상의 트랜지스터 주변에 저저항률 영역을 주입하는 단계를 더 포함하는 방법.119. The method of claim 117, further comprising injecting a low resistivity region around the at least one transistor. 반도체 다이로서,
고저항률 부분을 포함하고 복수의 컴포넌트를 수용하도록 구성된 실리콘 기판; 및
상기 실리콘 기판 상에 배치되고, 상기 고저항률 부분 위에 배치된 실리콘 또는 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터를 포함하는 RF 프론트-엔드 회로
를 포함하는, 반도체 다이.
A semiconductor die,
A silicon substrate including a high resistivity portion and configured to accommodate a plurality of components; And
An RF front-end circuit comprising a bipolar transistor disposed on the silicon substrate and characterized by a silicon or silicon-germanium alloy base disposed over the high-resistivity portion,
≪ / RTI >
제119항에 있어서, 상기 RF 프론트-엔드 회로는 IEEE 802.11ac 무선 통신 표준에 따라 무선 신호들을 처리하도록 구성된, 반도체 다이.119. The semiconductor die of claim 119, wherein the RF front-end circuit is configured to process wireless signals in accordance with the IEEE 802.11ac wireless communication standard. 제119항에 있어서, 상기 RF 프론트-엔드 회로는 수동 필터를 포함하는, 반도체 다이.120. The semiconductor die of claim 119, wherein the RF front-end circuit comprises a passive filter. 무선 주파수(RF) 모듈로서,
복수의 컴포넌트를 수용하도록 구성된 팩키징 기판;
상기 팩키징 기판 상에 탑재된 다이 - 상기 다이는 고저항률 기판 부분, 스위치, 상기 고저항률 기판 부분 위에 배치된 SiGe 쌍극성 트랜지스터를 포함하는 전력 증폭기, 및 하나 이상의 수동 디바이스를 가짐 -; 및
상기 다이와 상기 팩키징 기판 사이에 전기 접속들을 제공하도록 구성된 복수의 커넥터
를 포함하는, 무선 주파수(RF) 모듈.
As a radio frequency (RF) module,
A packaging substrate configured to receive a plurality of components;
A die mounted on the packaging substrate, the die having a high resistivity substrate portion, a switch, a power amplifier comprising a SiGe bipolar transistor disposed over the high resistivity substrate portion, and one or more passive devices; And
A plurality of connectors configured to provide electrical connections between the die and the packaging substrate;
A radio frequency (RF) module.
제122항에 있어서, 상기 팩키징 기판은 3.0 mm2 미만의 면적을 갖는, 무선 주파수(RF) 모듈.123. The radio frequency (RF) module of claim 122, wherein the packaging substrate has an area of less than 3.0 mm < 2 & gt ;. 제122항에 있어서, 높이를 더 포함하고, 상기 높이는 0.5 mm 미만인, 무선 주파수(RF) 모듈.123. The radio frequency (RF) module of claim 122, further comprising a height, the height being less than 0.5 mm. 무선 주파수(RF) 디바이스로서,
RF 신호들을 처리하도록 구성된 기저대역 회로 어셈블리;
고저항률 부분을 갖는 기판 상에 배치된 RF 프론트-엔드 회로 - 상기 RF 프론트-엔드 회로는 스위치, 하나 이상의 수동 디바이스, 및 상기 고저항률 부분 위에 배치된 실리콘 또는 실리콘-게르마늄 합금 베이스를 특징으로 하는 쌍극성 트랜지스터를 포함하는 전력 증폭기를 포함함 -; 및
상기 RF 신호들의 송신과 수신을 용이하게 하기 위해 상기 RF 프론트-엔드 회로의 적어도 일부와 통신하는 안테나
를 포함하는 무선 주파수(RF) 디바이스.
As a radio frequency (RF) device,
A baseband circuit assembly configured to process RF signals;
An RF front-end circuit disposed on a substrate having a high-resistivity portion, the RF front-end circuit comprising a switch, at least one passive device, and a pair of silicon or silicon- A power amplifier including a polarity transistor; And
An antenna for communicating with at least a portion of the RF front-end circuitry to facilitate transmission and reception of the RF signals,
(RF) device.
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