KR20150015345A

KR20150015345A - 반도체 발광 장치 및 그 제조 방법

Info

Publication number: KR20150015345A
Application number: KR1020130147606A
Authority: KR
Inventors: 히데유키 도미자와; 아키히로 고지마; 미요코 시마다; 요스케 아키모토; 미유키 시모주쿠; 히데토 후루야마; 요시아키 스기자키
Original assignee: 가부시끼가이샤 도시바
Priority date: 2013-07-31
Filing date: 2013-11-29
Publication date: 2015-02-10
Also published as: US20150034985A1; EP2833421B1; US9172016B2; EP2833421A1; HK1204388A1; JP2015032621A; JP6045999B2; TWI529970B; TW201505212A

Abstract

실시형태에 의하면, 제1 절연막이, 반도체층에서의 제1 면에 계속되는 측면에 설치되어 있다. 금속막은, 반도체층의 측면을 제1 절연막을 사이에 두고 덮는 제1 반사부와, 반도체층의 측면 주위의 영역에서 제1 면측에 설치된 광학층에 대향하면서, 제1 반사부로부터 반도체층의 측면의 반대측을 향해 연장된 제2 반사부를 갖는다.

Description

반도체 발광 장치 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}

실시형태는, 반도체 발광 장치 및 그 제조 방법에 관한 것이다.

LED(Light Emitting Diode) 소자와 형광체의 조합에 의해 백색광 등의 가시광이나 그 이외의 파장대의 광을 방사하는 반도체 발광 장치로서, 칩 사이즈 팩키지 구조의 반도체 발광 장치가 제안되어 있다. 이러한 반도체 발광 장치에서, 광의 추출 효율을 높이는 것이 요구되고 있다.

본 발명의 실시형태는, 광의 추출 효율이 높은 반도체 발광 장치 및 그 제조 방법을 제공한다.

실시형태에 의하면, 반도체 발광 장치는, 반도체층과, p측 전극과, n측 전극과, 지지체와, 광학층과, 제1 절연막과, 금속막을 구비한다. 상기 반도체층은, 제1 면과, 상기 제1 면의 반대측인 제2 면을 가지며, 발광층을 갖는다. 상기 p측 전극 및 상기 n측 전극은, 상기 제2 면측에서, 상기 반도체층에 설치되어 있다. 상기 지지체는, 상기 제2 면측에 설치되어 있다. 상기 지지체는, 상기 p측 전극에 접속된 p측 배선부와, 상기 n측 전극에 접속된 n측 배선부와, 상기 p측 배선부와 상기 n측 배선부 사이에 설치된 수지층을 갖는다. 상기 광학층은, 상기 제1 면측에 설치되고, 상기 반도체층의 평면 사이즈보다 큰 평면 사이즈를 가지며, 상기 발광층의 방사광에 대하여 투과성을 갖는다. 상기 제1 절연막은, 상기 반도체층에서의 상기 제1 면에 계속되는 측면에 설치되어 있다. 상기 금속막은, 상기 반도체층의 상기 측면을 상기 제1 절연막을 사이에 두고 덮는 제1 반사부와, 상기 반도체층의 상기 측면 주위의 영역에서 상기 광학층에 대향하면서, 상기 제1 반사부로부터 상기 반도체층의 상기 측면의 반대측을 향해 연장된 제2 반사부를 갖는다.

도 1a 및 도 1b는, 실시형태의 반도체 발광 장치의 모식 단면도.
도 2a 및 도 2b는, 실시형태의 반도체 발광 장치에서의 제2 면측의 모식 평면도.
도 3a 및 도 3b는, 실시형태의 반도체 발광 장치의 모식 단면도.
도 4a 및 도 4b는, 실시형태의 반도체 발광 장치의 모식 단면도.
도 5는 실시형태의 반도체 발광 장치에서의 금속막의 모식 단면도.
도 6a∼도 14b는, 실시형태의 반도체 발광 장치의 제조 방법을 도시하는 모식 단면도.
도 15a 및 도 15b는, 실시형태의 반도체 발광 장치의 제조 방법을 도시하는 모식 평면도.
도 16a 및 도 16b는, 실시형태의 반도체 발광 장치의 모식도.

이하, 도면을 참조하여, 실시형태에 대해서 설명한다. 또한, 각 도면 중, 동일한 요소에는 동일한 부호를 붙이고 있다.

(제1 실시형태)

도 1a는, 제1 실시형태의 반도체 발광 장치(1)의 모식 단면도이다.

도 1b는, 도 1a에서 파선 A로 둘러싸는 부분의 모식 확대도이다.

반도체 발광 장치(1)는, 발광층(13)을 갖는 반도체층(15)을 구비한다. 반도체층(15)은, 제1 면(15a)과, 그 반대측의 제2 면(15b)(도 6a 참조)을 갖는다.

도 2a는, 반도체층(15)의 제2 면(15b)측의 모식 평면도이다.

반도체층(15)의 제2 면(15b)은, 발광층(13)을 포함하는 부분(발광 영역)(15e)과, 발광층(13)을 포함하지 않는 부분(비발광 영역)(15f)을 갖는다. 발광층(13)을 포함하는 부분(15e)은, 반도체층(15) 중에서, 발광층(13)이 적층되어 있는 부분이다. 발광층(13)을 포함하지 않는 부분(15f)은, 반도체층(15) 중에서, 발광층(13)이 적층되어 있지 않은 부분이다. 발광층(13)을 포함하는 부분(15e)은, 발광 영역을 나타내고, 발광층(13)을 가지며 발광층(13)의 발광광을 외부로 추출 가능한 적층 구조로 되어 있는 영역을 나타낸다.

제2 면(15b)측에서, 발광층(13)을 포함하는 부분(15e) 위에 p측 전극(16)이 설치되고, 발광층을 포함하지 않는 부분(15f) 위에 n측 전극(17)이 설치되어 있다. 예컨대 도 2a에 도시하는 평면에서 봤을 때, 발광층(13)을 포함하지 않는 부분(15f)이 발광층(13)을 포함하는 부분(15e)을 둘러싸고 있고, n측 전극(17)이 p측 전극(16)을 둘러싸고 있다. 또한 p측 전극(16) 및 n측 전극(17)의 평면 레이아웃은, 도 2a에 도시하는 예로 한정되지 않는다.

p측 전극(16)과 n측 전극(17)을 통해 발광층(13)에 전류가 공급되어, 발광층(13)은 발광한다. 그리고, 발광층(13)으로부터 방사되는 광은, 제1 면(15a)측으로부터 반도체 발광 장치(1)의 외부로 출사된다.

반도체층(15)의 제2 면(15b)측에는, 도 1a에 도시하는 바와 같이 지지체(100)가 설치되어 있다. 반도체층(15), p측 전극(16) 및 n측 전극(17)을 포함하는 발광 소자는, 제2 면(15b)측에 설치된 지지체(100)에 의해 지지되어 있다.

반도체층(15)의 제1 면(15a) 위에는, 반도체 발광 장치(1)의 방출광에 원하는 광학 특성을 부여하는 광학층으로서, 형광체층(30)이 설치되어 있다. 형광체층(30)은, 도 1b에 도시하는 바와 같이, 복수의 형광체(31, 32)를 포함한다. 형광체(31, 32)는, 발광층(13)의 방사광에 의해 여기되고, 그 방사광과는 상이한 파장의 광을 방사한다.

복수의 형광체(31, 32)는, 결합재(33)에 의해 일체화되어 있다. 결합재(33)는, 발광층(13)의 방사광 및 형광체(31, 32)의 방사광을 투과한다. 여기서 「투과」란, 투과율이 100%인 것에 한정되지 않고, 광의 일부를 흡수하는 경우도 포함한다.

반도체층(15)은, 제1 반도체층(11)과, 제2 반도체층(12)과, 발광층(13)을 갖는다. 발광층(13)은, 제1 반도체층(11)과, 제2 반도체층(12) 사이에 설치되어 있다. 제1 반도체층(11) 및 제2 반도체층(12)은, 예컨대 질화갈륨을 포함한다.

제1 반도체층(11)은, 예컨대 하지 버퍼층, n형 GaN층을 포함한다. 제2 반도체층(12)은, 예컨대 p형 GaN층을 포함한다. 발광층(13)은, 청색, 자색, 청자색, 자외광 등을 발광하는 재료를 포함한다. 발광층(13)의 발광 피크 파장은, 예컨대 430 ㎚∼470 ㎚이다.

반도체층(15)의 제2 면(15b)은, 요철 형상으로 가공된다. 그 볼록부는, 발광층(13)을 포함하는 부분(15e)이며, 오목부는, 발광층(13)을 포함하지 않는 부분(15f)이다. 발광층(13)을 포함하는 부분(15e)의 표면은 제2 반도체층(12)의 표면이며, 제2 반도체층(12)의 표면에 p측 전극(16)이 설치되어 있다. 발광층(13)을 포함하지 않는 부분(15f)의 표면은 제1 반도체층(11)의 표면이며, 제1 반도체층(11)의 표면에 n측 전극(17)이 설치되어 있다.

예컨대 반도체층(15)의 제2 면(15b)에서, 발광층(13)을 포함하는 부분(15e)의 면적은, 발광층(13)을 포함하지 않는 부분(15f)의 면적보다 넓다. 또한 발광층(13)을 포함하는 부분(15e)의 표면에 설치된 p측 전극(16)의 면적은, 발광층(13)을 포함하지 않는 부분의 표면에 설치된 n측 전극(17)의 면적보다 넓다. 이것에 의해, 넓은 발광면이 얻어져, 광출력을 높일 수 있다.

반도체층(15)의 제2 면(15b)측에는, 절연막(18)이 설치되어 있다. 절연막(18)은, 반도체층(15)의 제2 면(15b), p측 전극(16) 및 n측 전극(17)을 덮어 보호하고 있다. 절연막(18)은, 예컨대 실리콘 산화막 등의 무기 절연막이다.

절연막(18)은, 발광층(13)의 측면 및 제2 반도체층(12)의 측면에도 설치되고, 이들 측면을 덮어 보호하고 있다.

또한, 절연막(18)은, 반도체층(15)에서의 제1 면(15a)으로부터 계속되는 측면[제1 반도체층(11)의 측면](15c)에도 설치되고, 그 측면(15c)을 덮어 보호하고 있다.

또한, 절연막(18)은, 반도체층(15)의 측면(15c) 주위의 영역에도 설치되어 있다. 측면(15c) 주위의 영역에 설치된 절연막(18)은, 제1 면(15a)측에서, 측면(15c)으로부터 측면(15c)의 반대측[반도체 발광 장치(1)의 측면]을 향해 연장되어 있다.

절연막(18)에서의 반도체층(15)과는 반대측의 면측에는, p측 배선층(21)과 n측 배선층(22)이 서로 분리되어 설치되어 있다.

절연막(18)에는, 도 8b에 도시하는 바와 같이, p측 전극(16)에 통하는 복수의 제1 개구(18a)와, n측 전극(17)에 통하는 제2 개구(18b)가 형성된다. 또한, 제1 개구(18a)는 하나여도 좋다.

p측 배선층(21)은, 절연막(18) 위 및 제1 개구(18a)의 내부에 설치되어 있다. p측 배선층(21)은, 제1 개구(18a) 내에 형성된 비아(21a)를 통해 p측 전극(16)과 전기적으로 접속되어 있다. n측 배선층(22)은, 절연막(18) 위 및 제2 개구(18b)의 내부에 설치되어 있다. n측 배선층(22)은, 제2 개구(18b) 내에 형성된 비아(22a)를 통해 n측 전극(17)과 전기적으로 접속되어 있다.

도 2b는, p측 배선층(21)과 n측 배선층(22)의 평면 레이아웃의 일례를 도시한다.

p측 배선층(21) 및 n측 배선층(22)이, 제2 면(15b)측 영역의 대부분을 차지하고 절연막(18) 위에 퍼져 있다. p측 배선층(21)은, 복수의 비아(21a)를 통해 p측 전극(16)과 접속하고 있다.

n측 전극(17)은, 도 2a에 도시하는 바와 같이, 세선 전극으로서 형성되어 있다. 그 세선 전극의 일부분에, 폭이 확대된 패드부(17a)가 형성되어 있다. n측 배선층(22)은, 패드부(17a)에 도달하는 비아(22a)를 통해, n측 전극(17)과 접속되어 있다.

도 1a 및 도 1b에 도시하는 바와 같이, 반도체층(15)의 측면(15c) 주위의 영역의 절연막(18) 위에는, 금속막(50)이 설치되어 있다. 금속막(50)은, 발광층(13)의 방사광 및 형광체(31, 32)의 방사광에 대하여 반사성을 갖는다.

도 2b에 도시하는 바와 같이, 금속막(50)은, p측 배선층(21) 및 n측 배선층(22)에 대하여 분리되어 있다. 금속막(50)은, 반도체층(15)의 측면(15c) 주위의 영역에 연속하여 설치되어 있다.

반도체층(15)의 측면(15c)을 덮는 절연막(18) 및 측면(15c)으로부터 측면(15c)의 반대측에 연장된 절연막(18)을 따라, 단면 L자형으로 금속막(50)이 설치되어 있다.

금속막(50)은, 반도체층(15)의 측면(15c)을 절연막(18)을 사이에 두고 덮는 제1 반사부(51)를 갖는다. 제1 반사부(51)는 측면(15c)에 접해 있지 않고, 반도체층(15)에 대하여 전기적으로 접속되어 있지 않다.

또한, 금속막(50)은, 제1 반사부(51)로부터 측면(15c)의 반대측[반도체 발광 장치(1)의 측면측]을 향해 연장된 제2 반사부(52)를 갖는다. 제2 반사부(52)는, 반도체층(15)의 측면(15c) 주위의 영역에서, 절연막(18) 및 후술하는 절연막(19)을 사이에 두고, 형광체층(30)에 대향하고 있다. 즉, 제2 반사부(52)는, 반도체층(15)의 측면(15c) 주위의 영역에서, 형광체층(30)의 아래쪽에 설치되어 있다.

금속막(50), p측 배선층(21) 및 n측 배선층(22)은, 공통의 하지 금속막 위에, 예컨대 도금법에 의해 동시에 형성되는 구리막을 포함한다.

도 5는, 그 하지 금속막(60)의 모식 단면도이다.

금속막(50), p측 배선층(21) 및 n측 배선층(22)을 구성하는 예컨대 구리막은, 절연막(18) 위에 형성된 하지 금속막(60) 위에 도금법으로 형성된다. 또는 하지 금속막(60)도 포함하여, 금속막(50), p측 배선층(21) 및 n측 배선층(22)이 구성된다.

하지 금속막(60)은, 절연막(18)측으로부터 순서대로 적층된, 알루미늄(Al)막(61)과, 티탄(Ti)막(62)과, 구리(Cu)막(63)을 갖는다.

알루미늄막(61)은 반사막으로서 기능하고, 구리막(63)은 도금의 시드층으로서 기능한다. 알루미늄 및 구리 양쪽 모두에 대한 젖음성이 우수한 티탄막(62)은, 밀착층으로서 기능한다.

예컨대 하지 금속막(60)의 두께는 1 ㎛ 정도이며, 금속막(50), p측 배선층(21) 및 n측 배선층(22) 각각의 두께는 수 ㎛이다.

또한 반도체층(15)의 측면(15c) 주위의 영역에서는 하지 금속막(60)에 도금 막(구리막)을 형성하지 않고, 금속막(50)은 하지 금속막(60)을 포함하는 막이어도 좋다. 금속막(50)은, 적어도 알루미늄막(61)을 포함함으로써, 발광층(13)의 방사광 및 형광체(31, 32)의 방사광에 대하여 높은 반사율을 갖는다.

또한, p측 배선층(21) 및 n측 배선층(22) 아래에도 알루미늄막(61)이 남겨지기 때문에, 제2 면(15b)측의 대부분의 영역에 알루미늄막(반사막)(61)이 퍼져 형성되어 있다. 이것에 의해, 형광체층(30)측을 향하는 광의 양을 증대시킬 수 있다.

p측 배선층(21)에서의 반도체층(15)과는 반대측의 면에는, p측 금속 필러(23)가 설치되어 있다. p측 배선층(21) 및 p측 금속 필러(23)는, p측 배선부(41)를 형성하고 있다.

n측 배선층(22)에서의 반도체층(15)과는 반대측의 면에는, n측 금속 필러(24)가 설치되어 있다. n측 배선층(22) 및 n측 금속 필러(24)는, n측 배선부(43)를 형성하고 있다.

p측 배선부(41)와 n측 배선부(43) 사이에는, 절연막으로서 수지층(25)이 설치되어 있다. 수지층(25)은, p측 금속 필러(23)의 측면과 n측 금속 필러(24)의 측면에 접하도록, p측 금속 필러(23)와 n측 금속 필러(24) 사이에 설치되어 있다. 즉, p측 금속 필러(23)와 n측 금속 필러(24) 사이에, 수지층(25)이 충전되어 있다.

또한, 수지층(25)은, p측 배선층(21)과 n측 배선층(22) 사이, p측 배선층(21)과 금속막(50) 사이, 및 n측 배선층(22)과 금속막(50) 사이에 설치되어 있다.

수지층(25)은, p측 금속 필러(23) 주위 및 n측 금속 필러(24) 주위에 설치되어, p측 금속 필러(23)의 측면 및 n측 금속 필러(24)의 측면을 덮고 있다.

또한, 수지층(25)은, 반도체층(15)의 측면(15c) 주위의 영역에도 설치되어, 금속막(50)을 덮고 있다.

p측 금속 필러(23)에서의 p측 배선층(21)과는 반대측의 단부(端部)(면)는, 수지층(25)으로부터 노출되고, 실장 기판 등의 외부 회로와 접속 가능한 p측 외부 단자(23a)로서 기능한다. n측 금속 필러(24)에서의 n측 배선층(22)과는 반대측의 단부(면)는, 수지층(25)으로부터 노출되고, 실장 기판 등의 외부 회로와 접속 가능한 n측 외부 단자(24a)로서 기능한다. p측 외부 단자(23a) 및 n측 외부 단자(24a)는, 예컨대 땜납, 또는 도전성의 접합재를 통해, 실장 기판의 랜드 패턴에 접합된다.

p측 외부 단자(23a) 및 n측 외부 단자(24a)는, 수지층(25)의 동일 면(도 1a에서의 하면)내에서 이격되어 나란히 형성되어 있다. p측 외부 단자(23a)와 n측 외부 단자(24a)의 간격은, 절연막(18) 위에서의 p측 배선층(21)과 n측 배선층(22)의 간격보다 넓다. p측 외부 단자(23a)와 n측 외부 단자(24a)의 간격은, 실장시의 땜납의 퍼짐보다 크게 한다. 이것에 의해, 땜납을 통한 p측 외부 단자(23a)와 n측 외부 단자(24a) 사이의 단락을 막을 수 있다.

이것에 대하여, p측 배선층(21)과 n측 배선층(22)의 간격은, 프로세스상의 한계까지 좁힐 수 있다. 이 때문에, p측 배선층(21)의 면적, 및 p측 배선층(21)과 p측 금속 필러(23)의 접촉 면적의 확대를 도모할 수 있다. 이것에 의해, 발광층(13)의 열의 방산을 촉진시킬 수 있다.

또한, 복수의 비아(21a)를 통해 p측 배선층(21)이 p측 전극(16)과 접하는 면적은, 비아(22a)를 통해 n측 배선층(22)이 n측 전극(17)과 접하는 면적보다 넓다. 이것에 의해, 발광층(13)에 흐르는 전류의 분포를 균일화할 수 있다.

절연막(18) 위에서 퍼지는 n측 배선층(22)의 면적은, n측 전극(17)의 면적보다 넓게 할 수 있다. 그리고, n측 배선층(22) 위에 설치되는 n측 금속 필러(24)의 면적[n측 외부 단자(24a)의 면적]을 n측 전극(17)보다 넓게 할 수 있다. 이것에 의해, 신뢰성이 높은 실장에 충분한 n측 외부 단자(24a)의 면적을 확보하면서, n측 전극(17)의 면적을 작게 하는 것이 가능해진다. 즉, 반도체층(15)에서의 발광층(13)을 포함하지 않는 부분(비발광 영역)(15f)의 면적을 축소하고, 발광층(13)을 포함하는 부분(발광 영역)(15e)의 면적을 넓혀 광출력을 향상시키는 것이 가능해진다.

제1 반도체층(11)은, n측 전극(17) 및 n측 배선층(22)을 통해 n측 금속 필러(24)와 전기적으로 접속되어 있다. 제2 반도체층(12)은, p측 전극(16) 및 p측 배선층(21)을 통해 p측 금속 필러(23)와 전기적으로 접속되어 있다.

p측 금속 필러(23)의 두께[p측 배선층(21)과 p측 외부 단자(23a)를 연결하는 방향의 두께]는, p측 배선층(21)의 두께보다 두껍다. n측 금속 필러(24)의 두께[n측 배선층(22)과 n측 외부 단자(24a)를 연결하는 방향의 두께]는, n측 배선층(22)의 두께보다 두껍다. p측 금속 필러(23), n측 금속 필러(24) 및 수지층(25)의 각각의 두께는, 반도체층(15)보다 두껍다.

금속 필러(23, 24)의 애스펙트비(평면 사이즈에 대한 두께의 비)는, 1 이상이어도 좋고, 1보다 작아도 좋다. 즉, 금속 필러(23, 24)는, 그 평면 사이즈보다 두꺼워도 좋고, 얇아도 좋다.

p측 배선층(21), n측 배선층(22), p측 금속 필러(23), n측 금속 필러(24) 및 수지층(25)을 포함하는 지지체(100)의 두께는, 반도체층(15), p측 전극(16) 및 n측 전극(17)을 포함하는 발광 소자의 두께보다 두껍다.

반도체층(15)은, 후술하는 바와 같이 기판 위에 에피택셜 성장법에 의해 형성된다. 그 기판은, 지지체(100)를 형성한 후에 제거되고, 반도체층(15)은 제1 면(15a)측에 기판을 포함하지 않는다. 반도체층(15)은, 강직한 기판이 아니라, 수지층(25)을 포함하는 지지체(100)에 의해 지지되어 있다.

p측 배선부(41) 및 n측 배선부(43)의 재료로서, 예컨대 구리, 금, 니켈, 은 등을 이용할 수 있다. 이들 중, 구리를 이용하면, 양호한 열전도성, 높은 마이그레이션 내성 및 절연 재료에 대한 밀착성을 향상시킬 수 있다.

수지층(25)은, p측 금속 필러(23) 및 n측 금속 필러(24)를 보강한다. 수지층(25)은, 실장 기판과 열팽창률이 동일하거나 또는 근사한 것을 이용하는 것이 바람직하다. 그와 같은 수지층(25)으로서, 예컨대 에폭시 수지를 주로 포함하는 수지, 실리콘 수지를 주로 포함하는 수지, 불소 수지를 주로 포함하는 수지를 들 수 있다.

또한, 수지층(25)에서의 베이스가 되는 수지에 차광재가 포함되고, 수지층(25)은 발광층(13)의 발광광에 대하여 차광성을 갖는 흑색 수지층이다. 이것에 의해, 지지체(100)의 측면 및 실장면측으로부터의 광 누설을 억제할 수 있다.

반도체 발광 장치(1)의 실장시의 열사이클에 의해, p측 외부 단자(23a) 및 n측 외부 단자(24a)를 실장 기판의 랜드에 접합시키는 땜납 등에 기인하는 응력이 반도체층(15)에 가해진다. p측 금속 필러(23), n측 금속 필러(24) 및 수지층(25)은, 그 응력을 흡수하여 완화시킨다. 특히, 반도체층(15)보다 유연한 수지층(25)을 지지체(100)의 일부로서 이용함으로써, 응력 완화 효과를 높일 수 있다.

금속막(50)은, p측 배선부(41) 및 n측 배선부(43)에 대하여 분리되어 있다. 이 때문에, 실장시에 p측 금속 필러(23) 및 n측 금속 필러(24)에 가해지는 응력은, 금속막(50)에는 전달되지 않는다. 따라서, 금속막(50)의 박리를 억제할 수 있다. 또한 반도체층(15)의 측면(15c)측에 가해지는 응력을 억제할 수 있다.

후술하는 바와 같이, 반도체층(15)의 형성에 이용한 기판은, 반도체층(15)으로부터 제거된다. 이것에 의해, 반도체 발광 장치(1)는 저배화(低背化)된다. 또한, 기판의 제거에 의해, 반도체층(15)의 제1 면(15a)에 요철을 형성할 수 있고, 광 추출 효율의 향상을 도모할 수 있다.

예컨대 제1 면(15a)에 대하여, 알칼리계 용액을 사용한 웨트 에칭(프로스트 처리)을 행하여 미소 요철을 형성한다. 이것에 의해, 발광층(13)의 방사광을 전반사시키지 않고, 제1 면(15a)으로부터 외측으로 추출하는 것이 가능해진다.

기판이 제거된 후, 제1 면(15a) 위에 절연막(19)을 사이에 두고 형광체층(30)이 형성된다. 절연막(19)은, 반도체층(15)과 형광체층(30)과의 밀착성을 높이는 밀착층으로서 기능하고, 예컨대 실리콘 산화막, 실리콘 질화막이다.

형광체층(30)은, 결합재(33) 내에 복수의 입자형의 형광체(31, 32)가 분산된 구조를 갖는다. 형광체(31)는, 발광층(13)의 방사광에 의해 여기되어 예컨대 녹색광을 방사하는 녹색 형광체이며, 형광체(32)는, 발광층(13)의 방사광에 의해 여기되어 예컨대 적색광을 방사하는 적색 형광체이다. 결합재(33)에는, 예컨대 실리콘 수지를 이용할 수 있다.

또한, 형광체층(30)은, 2종류의 형광체(31, 32)를 포함하는 구성으로 한정되지 않고, 1종류의 형광체[발광층(13)의 방사광에 의해 여기되어 예컨대 황색광을 방사하는 황색 형광체]를 포함하는 구성이어도 좋다.

형광체층(30)은, 반도체층(15)의 측면(15c) 주위의 영역 위에도 형성된다. 따라서, 형광체층(30)의 평면 사이즈는 반도체층(15)의 평면 사이즈보다 크다.

반도체층(15)의 측면(15c) 주위의 영역에서는, 금속막(50) 위에, 절연막(18, 19)을 사이에 두고 형광체층(30)이 설치되어 있다. 금속막(50) 아래에는, 수지층(25)이 설치되어 있다.

형광체층(30)은, 반도체층(15)의 제1 면(15a) 위, 및 반도체층(15)의 측면(15c) 주위의 영역 위로 한정되고, 반도체층(15)의 제2 면측, 금속 필러(23, 24)의 주위, 및 지지체(100)의 측면으로 돌아 들어가 형성되어 있지 않다. 형광체층(30)의 측면과, 지지체(100)의 측면[수지층(25)의 측면]이 정렬되어 있다.

즉, 실시형태의 반도체 발광 장치(1)는, 칩 사이즈 패키지 구조의 매우 소형의 반도체 발광 장치이다. 이 때문에, 예컨대 조명용 등기구 등에의 적용시에, 등기구 디자인의 자유도가 높아진다.

또한, 광을 외부로 추출하지 않는 실장면측에는 형광체층(30)이 쓸데없이 형성되지 않아, 비용 저감을 도모할 수 있다. 또한 제1 면(15a)측에 기판이 없어도, 제2 면측에 넓어지는 p측 배선층(21) 및 n측 배선층(22)을 통해 발광층(13)의 열을 실장 기판측에 방산시킬 수 있어, 소형이면서도 방열성이 우수하다.

일반적인 플립칩 실장에서는, LED칩을 실장 기판에 범프 등을 통해 실장한 후에, 칩 전체를 덮도록 형광체층이 형성된다. 또는 범프간에 수지가 언더필된다.

이것에 대하여 실시형태에 의하면, 실장 전의 상태에서, p측 금속 필러(23)의 주위 및 n측 금속 필러(24)의 주위에는, 형광체층(30)과 상이한 수지층(25)이 설치되어, 실장면측에 응력 완화에 적합한 특성을 부여할 수 있다. 또한 실장면측에 이미 수지층(25)이 설치되어 있기 때문에, 실장 후의 언더필이 불필요해진다.

제1 면(15a)측에는, 광 추출 효율, 색 변환 효율, 배광 특성 등을 우선한 설계의 층이 설치되고, 실장면측에는, 실장시의 응력 완화나, 기판을 대신하는 지지체로서의 특성을 우선한 층이 설치되어 있다. 예컨대 수지층(25)은, 베이스가 되는 수지에 실리카 입자 등의 필러가 고밀도 충전된 구조를 가지며, 지지체로서 적절한 경도로 조절되어 있다.

발광층(13)으로부터 제1 면(15a)측에 방사된 광은 형광체층(30)에 입사하고, 일부의 광은 형광체를 여기하며, 발광층(13)의 광과, 형광체의 광의 혼합광으로서 예컨대 백색광을 얻을 수 있다.

여기서, 제1 면(15a) 위에 기판이 있으면, 형광체층(30)에 입사하지 않고, 기판의 측면으로부터 외부로 누설되는 광이 생긴다. 즉, 기판의 측면으로부터 발광층(13)의 광의 색이 강한 광이 누설되어, 형광체층(30)의 탑뷰에서 외측 가장자리측에 청색광의 링이 보이는 현상 등, 색 분해나 색 불균일의 원인이 될 수 있다.

이것에 대하여, 실시형태에 의하면, 제1 면(15a)과 형광체층(30) 사이에는 기판이 없기 때문에, 기판 측면으로부터 발광층(13)의 광의 색이 강한 광이 누설되는 것에 의한 색 분해나 색 불균일을 막을 수 있다.

또한, 실시형태에 의하면, 반도체층(15)의 측면(15c)에, 절연막(18)을 사이에 두고 금속막(50)이 설치되어 있다. 발광층(13)으로부터 반도체층(15)의 측면(15c)을 향한 광은, 금속막(50)에 의해 반사되고, 외부로 누설되지 않는다. 이 때문에, 기판이 제1 면(15a)측에 없는 특징과 함께, 반도체 발광 장치(1)의 측면측으로부터의 광 누설에 의한 색 분해나 색 불균일을 막을 수 있다.

또한, 실시형태에 의하면, 반도체층(15)의 측면(15c) 주위의 영역에, 제1 면(15a) 위로부터 비어져 나온 형광체층(30)에 대향하여 금속막(50)의 제2 반사부(52)가 설치되어 있다.

이 때문에, 도 1b에 도시하는 바와 같이, 반도체 발광 장치(1)의 단부 영역의 형광체(31, 32)의 방사광에서, 아래쪽의 지지체(100)측을 향하는 광을 제2 반사부(52)에서 반사시켜 형광체층(30)측에 복귀시킬 수 있다.

따라서, 반도체 발광 장치(1)의 단부 영역에서, 형광체(31, 32)의 방사광이 수지층(흑수지)(25)에 흡수되는 것에 의한 손실을 막아, 형광체층(30)측으로부터의 광 추출 효율을 높일 수 있다.

금속막(50)과, 반도체층(15)의 측면(15c) 사이에 설치된 절연막(18)은, 금속막(50)에 포함되는 금속의 반도체층(15)에의 확산을 방지한다. 이것에 의해, 반도체층(15)의 예컨대 GaN의 금속 오염을 막을 수 있고, 반도체층(15)의 열화를 막을 수 있다.

또한, 금속막(50)의 제2 반사부(52)와, 형광체층(30) 사이에 설치된 절연막(18, 19)은, 금속막(50)과 형광체층(30)의 베이스 수지와의 밀착성을 높인다.

절연막(18) 및 절연막(19)은, 예컨대 실리콘 산화막, 실리콘 질화막 등의 무기 절연막이다. 즉, 반도체층(15)의 제1 면(15a), 제2 면(15b), 제1 반도체층(11)의 측면(15c), 제2 반도체층(12)의 측면, 발광층(13)의 측면은, 무기 절연막으로 덮여 있다. 무기 절연막은 반도체층(15)을 둘러싸고, 금속이나 수분 등으로부터 반도체층(15)을 블록한다.

금속막(50)의 제2 반사부(52)는, 반도체 발광 장치(1)의 외면을 형성하는 측면까지 연장되고, 제2 반사부(52)의 단부면이 반도체 발광 장치(1)의 측면에서 노출되어 있다. 금속막(50)의 제2 반사부(52)의 단부면은, 절연막(18) 및 수지층(25)으로 덮이지 않고, 절연막(18) 및 수지층(25)으로부터 노출되어 있다. 금속막(50)이, 예컨대 구리를 포함하는 경우에는, 도 3a에 도시하는 바와 같이, 제2 반사부(52)의 단부면을 금(Au)막(82)으로 덮는 것이 바람직하다.

금막(82)은, 반도체 발광 장치(1)를 다이싱하여 개편화한 후에, 예컨대 도금 법으로 형성된다. 또한, 금막(82)은, 구리와 금 양쪽 모두에 대한 밀착성이 우수한 니켈(Ni)막(81)을 사이에 두고, 제2 반사부(52)의 단부면에 설치되어 있다.

내식성이 우수한 금막(82)이, 제2 반사부(52)의 단부면을 덮음으로써, 제2 반사부(52)의 단부면으로부터의 구리의 부식의 진행에 의한 금속막(50)의 열화를 방지할 수 있다.

반도체층(15)의 측면(15c)은, 제1 면(15a)에 대하여 수직인 것에 한정되지 않고, 도 3b에 도시하는 바와 같이, 제1 면(15a)에 대하여 경사진 테이퍼면이어도 좋다. 제1 면(15a)을 위로 한 상태에서, 제1 반도체층(11)의 단면 형상은, 예컨대 역사다리꼴 형상이다.

다음에, 도 6a∼도 15b를 참조하여, 반도체 발광 장치(1)의 제조 방법에 대해서 설명한다.

도 6a는, 기판(10)의 주면 위에 형성된 반도체층(15)을 도시하는 단면도이다. 예컨대 MOCVD(metal organic chemical vapor deposition)법에 의해, 기판(10)의 주면 위에, 제1 반도체층(11), 발광층(13) 및 제2 반도체층(12)이 순서대로 에피택셜 성장된다.

반도체층(15)에서, 기판(10)측의 면이 제1 면(15a)이며, 기판(10)의 반대측의 면이 제2 면(15b)이다.

기판(10)은, 예컨대 실리콘 기판이다. 또는 기판(10)은 사파이어 기판이어도 좋다. 반도체층(15)은, 예컨대 질화갈륨(GaN)을 포함하는 질화물 반도체층이다.

제1 반도체층(11)은, 예컨대 기판(10)의 주면 위에 설치된 버퍼층과, 버퍼층 위에 설치된 n형 GaN층을 갖는다. 제2 반도체층(12)은, 예컨대 발광층(13) 위에 설치된 p형 AlGaN층과, 그 위에 설치된 p형 GaN층을 갖는다. 발광층(13)은, 예컨대 MQW(Multiple Quantum well) 구조를 갖는다.

도 6b는, 제2 반도체층(12) 및 발광층(13)을 선택적으로 제거한 상태를 도시하고 있다. 예컨대 RIE(Reactive Ion Etching)법에 의해, 제2 반도체층(12) 및 발광층(13)을 선택적으로 에칭하여, 제1 반도체층(11)을 노출시킨다.

다음에, 도 7a에 도시하는 바와 같이, 제1 반도체층(11)을 선택적으로 제거하여, 홈(90)을 형성한다. 기판(10)의 주면 위에서, 홈(90)에 의해 반도체층(15)은 복수로 분리된다. 홈(90)은, 반도체층(15)을 관통하여, 기판(10)에 도달한다. 에칭 조건에 따라서는, 기판(10)의 주면도 약간 에칭되고, 홈(90)의 바닥면이, 기판(10)과 반도체층(15)의 계면보다 아래쪽으로 후퇴하는 경우도 있다. 또한 홈(90)은, p측 전극(16) 및 n측 전극(17)을 형성한 후에 형성하여도 좋다.

도 7b에 도시하는 바와 같이, 제2 반도체층(12)의 표면에 p측 전극(16)이 형성된다. 또한, 제2 반도체층(12) 및 발광층(13)이 선택적으로 제거된 영역의 제1 반도체층(11)의 표면에, n측 전극(17)이 형성된다.

p측 전극(16) 및 n측 전극(17)은, 예컨대 스퍼터법, 증착법 등으로 형성된다. p측 전극(16)과 n측 전극(17)은, 어느 쪽을 먼저 형성하여도 좋고, 동일한 재료로 동시에 형성하여도 좋다.

발광층(13)이 적층된 영역에 형성되는 p측 전극(16)은, 발광층(13)의 방사광을 반사하는 반사막을 포함한다. 예컨대 p측 전극(16)은, 은, 은 합금, 알루미늄, 알루미늄 합금 등을 포함한다. 또한 반사막의 황화, 산화 방지를 위해, p측 전극(16)은, 금속 보호막(배리어 메탈)을 포함한다.

다음에, 도 8a에 도시하는 바와 같이, 기판(10) 위에 설치된 구조체를 덮도록 절연막(18)을 형성한다. 절연막(18)은, 반도체층(15)의 제2 면, p측 전극(16) 및 n측 전극(17)을 덮는다. 또한, 절연막(18)은, 반도체층(15)의 제1 면(15a)에 계속되는 측면(15c)을 덮는다. 또한, 절연막(18)은, 홈(90)의 바닥면의 기판(10) 표면에도 형성된다.

절연막(18)은, 예컨대 CVD(Chemical Vapor Deposition)법에 의해 형성되는 실리콘 산화막 또는 실리콘 질화막이다. 절연막(18)에는, 예컨대 레지스트 마스크를 이용한 웨트 에칭에 의해, 도 8b에 도시하는 바와 같이 제1 개구(18a)와 제2 개구(18b)가 형성된다. 제1 개구(18a)는 p측 전극(16)에 도달하고, 제2 개구(18b)는 n측 전극(17)에 도달한다.

다음에, 도 8b에 도시하는 바와 같이, 절연막(18)의 표면, 제1 개구(18a)의 내벽(측벽 및 바닥면), 및 제2 개구(18b)의 내벽(측벽 및 저면)에, 하지 금속막(60)을 형성한다. 하지 금속막(60)은, 도 5를 참조하여 전술한 바와 같이, 알루미늄막(61)과, 티탄막(62)과, 구리막(63)을 갖는다. 하지 금속막(60)은, 예컨대 스퍼터법에 의해 형성된다.

다음에, 하지 금속막(60) 위에, 도 9a에 도시하는 레지스트 마스크(91)를 선택적으로 형성한 후, 하지 금속막(60)의 구리막(63)을 시드층으로서 이용한 전해 구리 도금법에 의해, p측 배선층(21), n측 배선층(22) 및 금속막(50)을 형성한다.

p측 배선층(21)은, 제1 개구(18a) 내에도 형성되고, p측 전극(16)과 전기적으로 접속된다. n측 배선층(22)은, 제2 개구(18b)내에도 형성되고, n측 전극(17)과 전기적으로 접속된다.

레지스트 마스크(91)는, 예컨대 용제 또는 산소플라즈마를 사용하여, 도 9b에 도시한 바와 같이 제거된다.

다음에, p측 배선층(21), n측 배선층(22) 및 금속막(50) 위의 전체면에 수지층을 형성한 후, 도 10a에 도시하는 바와 같이, 금속막(50) 위에 수지층(55)을 남긴다.

수지층(55)은, 예컨대 감광성의 폴리이미드 수지이며, 전체면에 형성된 수지층(55)에 대한 선택적 노광, 및 노광 후의 현상에 의해, 금속막(50) 위에 수지층(55)이 남겨진다.

수지층(55)은, 금속막(50)을 덮는 마스크층으로서, 반도체층(15)의 측면(15c) 주위의 영역에 남겨진다.

p측 금속 필러(23) 및 n측 금속 필러(24)를 형성하기 전의, 요철(단차)이 작은 단계에서 수지층(55)을 형성함으로써, 수지층(55)에 대한 리소그래피가 용이하게 된다.

다음에, 도 10a에 도시하는 구조체 위에, 도 10b에 도시하는 레지스트 마스크(92)를 선택적으로 형성한 후, p측 배선층(21) 및 n측 배선층(22)을 시드층으로서 이용한 전해 구리 도금법에 의해, p측 금속 필러(23) 및 n측 금속 필러(24)를 형성한다.

p측 금속 필러(23)는, p측 배선층(21) 위에 형성된다. p측 배선층(21)과 p측 금속 필러(23)는 동일한 구리 재료로 일체화된다. n측 금속 필러(24)는, n측 배선층(22) 위에 형성된다. n측 배선층(22)과 n측 금속 필러(24)는 동일한 구리 재료로 일체화된다.

금속막(50) 및 수지층(55)은 레지스트 마스크(92)로 덮여 있고, 금속막(50) 및 수지층(55) 위에는 금속 필러는 설치되지 않는다.

레지스트 마스크(92)는, 예컨대 용제 또는 산소 플라즈마를 사용하여, 도 11a에 도시하는 바와 같이 제거된다.

이 시점에서, p측 배선층(21)과 n측 배선층(22)은 하지 금속막(60)을 통해 이어져 있다. 또한, p측 배선층(21)과 금속막(50)도 하지 금속막(60)을 통해 이어지고, n측 배선층(22)과 금속막(50)도 하지 금속막(60)을 통해 이어진다.

그래서, 다음 공정에서, p측 배선층(21)과 n측 배선층(22) 사이의 하지 금속막(60), p측 배선층(21)과 금속막(50) 사이의 하지 금속막(60), 및 n측 배선층(22)과 금속막(50) 사이의 하지 금속막(60)을 에칭에 의해 제거한다.

이것에 의해, 도 11b에 도시하는 바와 같이, p측 배선층(21)과 n측 배선층(22)의 전기적 접속, p측 배선층(21)과 금속막(50)의 전기적 접속, 및 n측 배선층(22)과 금속막(50)의 전기적 접속이 분단된다.

이 때, 반도체층(15)의 측면(15c)에 절연막(18)을 사이에 두고 설치된 제1 반사부(51)와, 기판(10) 위에 절연막(18)을 사이에 두고 설치된 제2 반사부(52)는, 수지층(55)으로 덮여 있기 때문에 에칭되지 않는다.

반도체층(15)의 측면(15c) 주위의 영역에 형성되는 금속막(50)은, 전기적으로는 플로팅이며, 전극으로서 기능하지 않고, 반사막으로서 기능한다. 금속막(50)은, 적어도 알루미늄막(61)을 포함하면, 반사막으로서의 기능은 확보된다.

즉, 도 8b의 공정에서, 알루미늄막(61)을 포함하는 하지 금속막(60)을 형성한 후, 반도체층(15)의 측면(15c) 주위의 영역에는 도금막을 형성하지 않고, 하지 금속막(60)만으로 금속막(50)을 구성하여도 좋다. 도 9a의 공정에서, 레지스트 마스크(91)를, 반도체층(15)의 측면(15c) 주위의 영역에 형성하면, 그 영역에 도금막은 형성되지 않는다.

금속막(50)이 하지 금속막(60)만으로 이루어지면, 전술한 배선층간의 전기적 분단을 위해 하지 금속막(60)의 불필요 부분을 제거하는 에칭시에, 금속막(50)이 없어져 버릴 우려가 있다. 그러나, 도 11b에 도시하는 바와 같이, 금속막(50)을 수지층(55)으로 덮어 두면, 하지 금속막(60)만으로 이루어지는 금속막(50)이어도, 확실하게 남길 수 있다.

금속막(50)의 제2 반사부(52)가 얇으면, 후술하는 공정에서 개편화할 때에 반도체 발광 장치(1)의 단부에서 절단하는 금속막이 얇아져, 다이싱이 용이하게 된다. 또한, 다이싱된 측면에 손상이 없는 신뢰성이 높은 반도체 발광 장치(1)를 제공하는 것이 가능해진다.

다음에, 도 11b에 도시하는 구조체 위에, 도 12a에 도시하는 수지층(25)을 형성한다. 수지층(25)은, p측 배선부(41) 및 n측 배선부(43)를 덮는다. 또한, 수지층(25)은, 금속막(50) 위에 설치된 수지층(55) 위에도 형성된다.

수지층(25)은, p측 배선부(41) 및 n측 배선부(43)와 함께 지지체(100)를 구성한다. 그 지지체(100)에 반도체층(15)이 지지된 상태로, 기판(10)이 제거된다.

예컨대 실리콘 기판인 기판(10)이, 웨트 에칭 또는 드라이 에칭에 의해 제거된다. 또는 기판(10)이 사파이어 기판인 경우에는, 레이저 리프트 오프법에 의해 제거할 수 있다.

기판(10) 위에 에피택셜 성장된 반도체층(15)은, 큰 내부 응력을 포함하는 경우가 있다. 또한, p측 금속 필러(23), n측 금속 필러(24) 및 수지층(25)은, 예컨대 GaN계 재료의 반도체층(15)에 비해 유연한 재료이다. 따라서, 에피택셜 성장시의 내부 응력이 기판(10)의 박리시에 한번에 개방되었다고 해도, p측 금속 필러(23), n측 금속 필러(24) 및 수지층(25)은, 그 응력을 흡수한다. 이 때문에, 기판(10)을 제거하는 과정에서의 반도체층(15)의 파손을 방지할 수 있다.

기판(10)의 제거에 의해, 도 12b에 도시하는 바와 같이, 반도체층(15)의 제1 면(15a)이 노출된다. 노출된 제1 면(15a)에는, 미세한 요철이 형성된다. 예컨대 KOH(수산화칼륨) 수용액이나 TMAH(수산화테트라메틸암모늄) 등으로, 제1 면(15a)을 웨트 에칭한다. 이 에칭에서는, 결정면 방위에 의존한 에칭 속도의 차이가 생긴다. 이 때문에, 제1 면(15a)에 요철을 형성할 수 있다. 제1 면(15a)에 요철을 형성함으로써, 발광층(13)의 방사광의 추출 효율을 향상시킬 수 있다.

제1 면(15a) 위에는, 도 13a에 도시하는 바와 같이, 절연막(19)을 사이에 두고 형광체층(30)이 형성된다. 형광체층(30)은, 예컨대 인쇄, 포팅, 몰드, 압축 성형 등의 방법에 의해 형성된다. 절연막(19)은, 반도체층(15)과 형광체층(30)의 밀착성을 높인다.

또한, 형광체층(30)으로서, 형광체를 결합재를 통해 소결시킨 소결 형광체를, 절연막(19)을 사이에 두고 형광체층(30)에 접착하여도 좋다.

또한, 형광체층(30)은, 반도체층(15)의 측면(15c) 주위의 영역 위에도 형성된다. 반도체층(15)의 측면(15c) 주위의 영역에는, 전술한 수지층(55)이 남겨져 있다. 그 수지층(55) 위에, 금속막(50), 절연막(18 및 19)을 사이에 두고, 형광체층(30)이 형성된다.

형광체층(30)을 형성한 후, 수지층(25)의 표면(도 13a에서의 하면)이 연삭되어, 도 13b에 도시하는 바와 같이, p측 금속 필러(23) 및 n측 금속 필러(24)가 수지층(25)으로부터 노출된다. p측 금속 필러(23)의 노출면은 p측 외부 단자(23a)가 되고, n측 금속 필러(24)의 노출면은 n측 외부 단자(24a)가 된다.

다음에, 복수의 반도체층(15)을 분리하는 전술한 홈(90)이 형성된 영역에서, 도 13b에 도시하는 구조체를 절단한다. 즉, 형광체층(30), 절연막(19), 절연막(18), 금속막(50)의 제2 반사부(52), 수지층(55), 및 수지층(25)이 절단된다. 이들은, 예컨대 다이싱 블레이드, 또는 레이저광에 의해 절단된다. 반도체층(15)은, 다이싱 영역에 존재하지 않기 때문에 다이싱에 의한 손상을 받지 않는다.

개편화되기 전의 전술한 각 공정은, 다수의 반도체층(15)을 포함하는 웨이퍼 상태에서 행해진다. 웨이퍼는, 적어도 하나의 반도체층(15)을 포함하는 반도체 발광 장치(1)로서 개편화된다. 또한 반도체 발광 장치(1)는, 하나의 반도체층(15)을 포함하는 싱글 칩 구조여도 좋고, 복수의 반도체층(15)을 포함하는 멀티 칩 구조여도 좋다.

개편화되기 전의 전술한 각 공정은, 웨이퍼 상태로 일괄하여 행해지기 때문에, 개편화된 개개의 디바이스마다, 배선층의 형성, 필러의 형성, 수지층에 의한 패키징, 및 형광체층의 형성을 행할 필요가 없고, 대폭적인 비용 저감이 가능해진다.

웨이퍼 상태로, 지지체(100) 및 형광체층(30)을 형성한 후에, 이들이 절단되기 때문에, 형광체층(30)의 측면과, 지지체(100)의 측면[수지층(55)의 측면, 수지층(25)의 측면]은 정렬되고, 이들 측면이 개편화된 반도체 발광 장치(1)의 측면을 형성한다. 따라서, 기판(10)이 없는 경우도 함께, 칩 사이즈 팩키지 구조의 소형의 반도체 발광 장치(1)를 제공할 수 있다. 다이싱 후, 금속막(50)의 제2 반사부(52)의 단부면은, 절연막(18) 및 수지층(55, 25)으로 덮이지 않고, 절연막(18) 및 수지층(55, 25)으로부터 노출된다.

또한, 도 11b의 공정에서, 하지 금속막(60)의 불필요 부분을 제거한 후, 수지층(55)은 제거하여도 좋다. 수지층(55)을 제거한 후, 도 12a의 공정에서 수지층(25)을 형성하면, 도 1a에 도시하는 바와 같이, 금속막(50)이 설치된 영역도 수지층(25)이 충전된 구조가 된다.

또한, 수지층(55)을 제거하지 않고서 남기면, 도 13b에 도시하는 바와 같이, 실장면측의 수지층(25)과는 상이한 수지층(55)이 반도체층(15)의 측면(15c) 주위의 영역에 설치된 구조가 된다.

수지층(25)은, 예컨대 에폭시 수지, 실리콘 수지, 불소 수지 등에 필러를 충전하고, 금속 필러(23, 24)의 보강이나, 지지체(100)에 적합한 특성(경도)으로 제어되어 있다.

한편, 반도체층(15)의 측면(15c) 주위의 영역에 설치된 수지층(55)에는, 수지층(25)과는 상이한 특성을 부여할 수 있다. 예컨대 수지층(55)으로서, 수지층(25)보다 내수성이 우수한 재료를 이용할 수 있다.

칩 사이즈에 가까운 평면 사이즈의 반도체 발광 장치(1)에서는, 반도체층(15)의 측면(15c)은, 제1 면(15a)이나 제2 면(15b)에 비해, 외기(外氣)와의 거리가 짧다. 그 측면(15c) 주위의 영역에, 내수성이 우수한 수지층(55)이 설치됨으로써, 측면(15c)을 수분의 침입으로부터 보호할 수 있다.

도 15a는, 웨이퍼 상태로 형성된 금속막(50)의 평면 패턴을 도시한다. 도 15a에서, 파선은 다이싱 라인(DL)을 나타낸다.

기판(10) 위에 인접하는 반도체층(15)간의 영역[홈(90)]에, 금속막(50)이 형성된다. 수지층(55)은, 금속막(50)을 덮도록 형성된다.

예컨대 수지층(55)이 폴리이미드이며, 금속막(50)에서의 수지층(55)과 접하는 면이 구리인 경우에는, 금속막(50)으로부터의 수지층(55)의 박리가 염려된다.

그래서, 반도체층(15)간의 영역[홈(90)]의 전체면에, 금속막(50)을 베타형으로 형성하는 것은 아니라, 도 15b에 도시하는 바와 같이, 금속막(50)의 피복률을 100%보다 낮게 하여, 반도체층(15)간의 영역[홈(90)]에 형성함으로써, 수지층(55)을 금속막(50)으로부터 박리되기 어렵게 할 수 있다.

반도체층(15)간의 영역[홈(90)]에서, 금속막(50)이 빠져 있는 개구부[절연막(18)이 노출되어 있는 부분]에, 수지층(55)이 파고들도록 인입하여, 수지층(55)과 금속막(50)의 밀착성을 높일 수 있다.

금속막(50)을 형성할 때의 레지스트 마스크의 패터닝에 의해, 금속막(50)의 피복률을 조정할 수 있다.

또한, 수지층(55)을 형성하기 전에, 도 14a에 도시하는 바와 같이, 먼저 p측 금속 필러(23) 및 n측 금속 필러(24)를 형성하여도 좋다.

그리고, 레지스트 마스크(92)를 제거한 후에, 도 14b에 도시하는 바와 같이, 수지층(55)으로 금속막(50)을 덮는다.

(제2 실시형태)

반도체층(15)의 제1 면(15a)측에 설치되는 광학층으로서는, 형광체층으로 한정되지 않고, 도 4a에 도시하는 바와 같이, 산란층(35)이어도 좋다.

산란층(35)은, 발광층(13)의 방사광을 산란시키는 복수의 입자형의 산란재(예컨대 티타늄 화합물)(36)와, 복수의 산란재(36)를 일체화하여 발광층(13)의 방사광을 투과시키는 결합재(예컨대 수지층)(37)를 포함한다.

산란층(35)의 평면 사이즈는 반도체층(15)의 평면 사이즈보다 크고, 산란층(35)은, 반도체층(15)의 측면(15c) 주위의 영역 위에도 설치되어 있다.

이 제2 실시형태의 반도체 발광 장치(2)에서도, 반도체층(15)의 측면(15c) 주위의 영역에, 제1 면(15a) 위로부터 비어져 나온 산란층(35)에 대향하여 금속막(50)의 제2 반사부(52)가 설치되어 있다.

이 때문에, 반도체 발광 장치(2)의 단부 영역에서, 산란재(36)에 의해 산란되고, 아래쪽의 지지체(100)측을 향하는 광을 제2 반사부(52)로 반사시켜 산란층(35)측으로 복귀시킬 수 있다.

따라서, 반도체 발광 장치(2)의 단부 영역에서, 산란재(36)에 의한 산란광이 수지층(흑수지)(25)에 흡수되는 것에 의한 손실을 막아, 산란층(35)측으로부터의 광 추출 효율을 높일 수 있다.

(제3 실시형태)

또한, 도 4b에 도시하는 바와 같이, 반도체층(15)의 측면(15c) 주위의 영역에, 금속막이 아니라, 백색 수지막(57)을 설치하여도 좋다. 백색 수지막(57)은, 발광층(13)의 방사광, 형광체의 방사광, 산란재에 의한 산란광에 대하여 반사성을 갖는다.

반도체층(15)의 측면(15c) 주위의 영역에서, 백색 수지막(57)은, 절연막(18 및 19)을 사이에 두고, 제1 면(15a) 위로부터 비어져 나오는 형광체층(30)에 대향하고 있다.

또한, 백색 수지막(57)은, 금속막(50)의 표면, p측 배선층(21)의 표면, n측 배선층(22)의 표면, p측 금속 필러(23)의 측면, 및 n측 금속 필러(24)의 측면에도 설치되어 있다.

이 제3 실시형태의 반도체 발광 장치(3)에서도, 반도체층(15)의 측면(15c) 주위의 영역에, 제1 면(15a) 위로부터 비어져 나온 형광체층(30)에 대향하여, 반사막으로서 기능하는 백색 수지막(57)이 설치되어 있다.

이 때문에, 반도체 발광 장치(3)의 단부 영역의 형광체의 방사광, 또는 산란재의 산란광에서, 아래쪽의 지지체(100)측을 향하는 광을 백색 수지막(57)으로 반사시켜 광학층측에 복귀시킬 수 있다.

따라서, 반도체 발광 장치(3)의 단부 영역에서, 형광체의 방사광이나, 산란재에 의한 산란광이 수지층(흑수지)(25)에 흡수되는 것에 의한 손실을 막아, 광학층측으로부터의 광 추출 효율을 높일 수 있다.

(제4 실시형태)

이상 설명한 실시형태는, 도 16a 및 도 16b에 도시하는 사이드뷰 타입의 반도체 발광 장치(4)에도 적용할 수 있다.

제4 실시형태의 반도체 발광 장치(4)는, 수지층(25)으로부터 노출되고, 외부와의 접속을 담당하는 금속 필러(23, 24)의 노출면이 상기 실시형태와 상이하며, 다른 구성은 상기 실시형태의 반도체 발광 장치와 동일하다.

도 16a는, 제4 실시형태의 반도체 발광 장치(4)의 모식 사시도이다.

도 16b는, 제4 실시형태의 반도체 발광 장치(4)를 실장 기판(310) 위에 실장한 구성을 갖는 발광 모듈의 모식 단면도이다.

p측 금속 필러(23)의 일부의 측면은, 반도체층(15)의 제1 면(15a) 및 그 반대측의 제2 면(15b)과 상이한 면방위의 제3 면(25b)에서, 수지층(25)으로부터 노출되어 있다. 그 노출면은, 외부의 실장 기판(310)에 실장하기 위한 p측 외부 단자(23b)로서 기능한다.

예컨대, 제3 면(25b)은, 반도체층(15)의 제1 면(15a) 및 제2 면(15b)에 대하여 대략 수직인 면이다. 수지층(25)은, 예컨대 직사각형상의 4개의 측면을 가지며, 그 중 하나의 측면이 제3 면(25b)이다.

그 동일한 제3 면(25b)에서, n측 금속 필러(24)의 일부의 측면이 수지층(25)으로부터 노출되어 있다. 그 노출면은, 외부의 실장 기판(310)에 실장하기 위한 n측 외부 단자(24b)로서 기능한다.

p측 금속 필러(23)에서, 제3 면(25b)에 노출되어 있는 p측 외부 단자(23b) 이외의 부분은, 수지층(25)에 덮여 있다. 또한 n측 금속 필러(24)에서, 제3 면(25b)에 노출되어 있는 n측 외부 단자(24b) 이외의 부분은, 수지층(25)에 덮여 있다.

도 16b에 도시하는 바와 같이, 반도체 발광 장치(4)는, 제3 면(25b)을 기판(310)의 실장면(301)을 향한 자세로 실장된다. 제3 면(25b)에 노출되어 있는 p측 외부 단자(23b) 및 n측 외부 단자(24b)는, 각각 실장면(301)에 설치된 패드(302)에 땜납(303)을 통해 접합된다. 기판(310)의 실장면(301)에는, 예컨대 외부 회로에 이어지는 배선 패턴이 설치되고, 패드(302)는 그 배선 패턴에 접속되어 있다.

제3 면(25b)은, 광의 주된 출사면인 제1 면(15a)에 대하여 대략 수직이다. 따라서, 제3 면(25b)을 실장면(301)측을 향한 자세로, 제1 면(15a)은 실장면(301)에 대하여, 평행한 횡방향 또는 경사 방향을 향한다. 즉, 반도체 발광 장치(4)는, 소위 사이드뷰 타입의 반도체 발광 장치이며, 실장면(301)에 평행한 횡방향 또는 경사 방향으로 광을 방출한다.

실시형태에 의하면, 상기 금속막은, 상기 수지층에 덮여 있다.

또한, 실시형태에 의하면, 상기 제1 수지층은, 에폭시 수지, 실리콘 수지 또는 불소 수지를 주로 포함하고, 상기 제2 수지층은, 폴리이미드 수지를 주로 포함한다.

또한, 실시형태에 의하면, 상기 수지층은, 상기 발광층의 방사광에 대하여 차광성을 갖는다.

또한, 실시형태에 의하면, 반도체 발광 장치는, 상기 제1 면과 상기 광학층 사이에 설치된 제3 절연막을 더 구비한다.

또한, 실시형태에 의하면, 상기 광학층은, 상기 발광층의 방사광에 의해 여기되어 상기 발광층의 방사광과는 상이한 파장의 광을 방사하는 복수의 형광체와, 상기 복수의 형광체를 일체화하여 상기 발광층의 방사광 및 상기 형광체의 방사광을 투과시키는 결합재를 포함하는 형광체층이다.

또한, 실시형태에 의하면, 상기 광학층은, 상기 발광층의 방사광을 산란시키는 복수의 산란재와, 상기 복수의 산란재를 일체화하여 상기 발광층의 방사광을 투과시키는 결합재를 포함하는 산란층이다.

또한, 실시형태에 의하면, 상기 p측 금속 필러 및 상기 n측 금속 필러의 각각은, 동일한 면내에서 나열된 외부 접속 가능한 단부를 갖는다.

또한, 실시형태에 의하면, 상기 광학층의 측면과, 상기 지지체의 측면이 정렬되어 있다.

또한, 실시형태에 의하면, 상기 금속막은 구리를 포함하고, 상기 금속막의 상기 제2 반사부의 단부면에 금막이 설치되어 있다.

또한, 실시형태에 의하면, 상기 p측 배선부, 상기 n측 배선부 및 상기 금속막은, 상기 제2 면측에 형성된 시드층을 이용한 도금법에 의해 형성되고, 상기 금속막을 마스크층으로 덮은 상태에서, 상기 p측 배선부와 상기 n측 배선부 사이에 형성된 상기 시드층, 상기 p측 배선부와 상기 금속막 사이에 형성된 상기 시드층, 및 상기 n측 배선부와 상기 금속막 사이에 형성된 상기 시드층을 에칭에 의해 제거한다.

또한, 실시형태에 의하면, 상기 반도체층의 상기 측면 주위의 영역에서의 상기 금속막의 피복률을, 100%보다 낮게 한다.

본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는, 예로서 제시한 것이고, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시형태는, 그 외의 여러 가지 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 생략, 치환, 변경을 행할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함되고, 특허청구의 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims

제1 면과, 상기 제1 면의 반대측인 제2 면을 가지며, 발광층을 갖는 반도체층과,
상기 제2 면측에서, 상기 반도체층에 설치된 p측 전극과,
상기 제2 면측에서, 상기 반도체층에 설치된 n측 전극과,
상기 제2 면측에 설치된 지지체로서, 상기 p측 전극에 접속된 p측 배선부와, 상기 n측 전극에 접속된 n측 배선부와, 상기 p측 배선부와 상기 n측 배선부 사이에 설치된 수지층을 갖는 지지체와,
상기 제1 면측에 설치되고, 상기 반도체층의 평면 사이즈보다 큰 평면 사이즈를 가지며, 상기 발광층의 방사광에 대하여 투과성을 갖는 광학층과,
상기 반도체층에서의 상기 제1 면에 계속되는 측면에 설치된 제1 절연막과,
상기 반도체층의 상기 측면을 상기 제1 절연막을 사이에 두고 덮는 제1 반사부와, 상기 반도체층의 상기 측면 주위의 영역에서 상기 광학층에 대향하면서, 상기 제1 반사부로부터 상기 반도체층의 상기 측면의 반대측을 향해 연장된 제2 반사부를 갖는 금속막
을 구비한 반도체 발광 장치.
제1항에 있어서, 상기 금속막의 상기 제2 반사부와, 상기 광학층 사이에 설치된 제2 절연막을 더 구비한 반도체 발광 장치.
제1항에 있어서, 상기 금속막은, 상기 p측 배선부 및 상기 n측 배선부에 대하여 분리되어 있는 것인 반도체 발광 장치.
제1항에 있어서, 상기 금속막은, 상기 수지층으로 덮여 있는 것인 반도체 발광 장치.
제1항에 있어서, 상기 수지층은,
상기 p측 배선부의 주위 및 상기 n측 배선부의 주위에 설치된 제1 수지층과,
상기 금속막을 덮고, 상기 제1 수지층과는 상이한 제2 수지층
을 갖는 것인 반도체 발광 장치.
제5항에 있어서, 상기 제1 수지층은, 에폭시 수지, 실리콘 수지 또는 불소 수지를 주로 포함하고,
상기 제2 수지층은, 폴리이미드 수지를 주로 포함하는 것인 반도체 발광 장치.
제1항에 있어서, 상기 금속막은, 알루미늄막을 갖는 것인 반도체 발광 장치.
제1항에 있어서, 상기 수지층은, 상기 발광층의 방사광에 대하여 차광성을 갖는 것인 반도체 발광 장치.
제1항에 있어서, 상기 제1 면과 상기 광학층 사이에 설치된 제3 절연막을 더 구비한 반도체 발광 장치.
제1항에 있어서, 상기 광학층은,
상기 발광층의 방사광에 의해 여기되어 상기 발광층의 방사광과는 상이한 파장의 광을 방사하는 복수의 형광체와, 상기 복수의 형광체를 일체화하여 상기 발광층의 방사광 및 상기 형광체의 방사광을 투과시키는 결합재를 포함하는 형광체층인 것인 반도체 발광 장치.
제1항에 있어서, 상기 광학층은,
상기 발광층의 방사광을 산란시키는 복수의 산란재와, 상기 복수의 산란재를 일체화하여 상기 발광층의 방사광을 투과시키는 결합재를 포함하는 산란층인 것인 반도체 발광 장치.
제1항에 있어서, 상기 반도체층은, 상기 제1 면측에 기판을 포함하지 않고,
상기 광학층은, 상기 반도체층 사이에 기판을 개재하지 않고 상기 제1 면측에 설치되어 있는 것인 반도체 발광 장치.
제1항에 있어서, 상기 p측 배선부는, 상기 p측 전극에 접속된 p측 배선층과, 상기 p측 배선층에 접속되고, 상기 p측 배선층보다 두꺼운 p측 금속 필러를 가지며,
상기 n측 배선부는, 상기 n측 전극에 접속된 n측 배선층과, 상기 n측 배선층에 접속되고, 상기 n측 배선층보다 두꺼운 n측 금속 필러를 갖는 것인 반도체 발광 장치.
제13항에 있어서, 상기 p측 금속 필러 및 상기 n측 금속 필러의 각각은, 동일한 면내에서 나열된 외부 접속 가능한 단부(端部)를 갖는 것인 반도체 발광 장치.
제1항에 있어서, 상기 광학층의 측면과, 상기 지지체의 측면이 정렬되어 있는 것인 반도체 발광 장치.
제1항에 있어서, 상기 반도체층의 상기 제1 면, 상기 제2 면 및 상기 측면은, 무기 절연막으로 덮여 있는 것인 반도체 발광 장치.
제1항에 있어서, 상기 금속막은 구리를 포함하고,
상기 금속막의 상기 제2 반사부의 단부면에 금막이 설치되어 있는 것인 반도체 발광 장치.
기판 위에, 제1 면과, 상기 기판의 반대측인 제2 면을 가지며, 발광층을 갖는 반도체층을 형성하는 공정과,
상기 반도체층의 상기 제2 면에, p측 전극 및 n측 전극을 형성하는 공정과,
상기 p측 전극에 접속된 p측 배선부와, 상기 n측 전극에 접속된 n측 배선부와, 상기 p측 배선부와 상기 n측 배선부 사이에 설치된 수지층을 갖는 지지체를 상기 제2 면측에 형성하는 공정과,
상기 반도체층에서의 상기 제1 면에 계속되는 측면에, 제1 절연막을 형성하는 공정과,
상기 제1 절연막의 측면, 및 상기 반도체층의 상기 측면 주위의 영역에서의 상기 기판 위에, 금속막을 형성하는 공정과,
상기 반도체층이 상기 지지체에 지지된 상태로, 상기 기판을 제거하는 공정과,
상기 기판이 제거된 상기 제1 면 위, 및 상기 반도체층의 상기 측면 주위의 영역의 상기 금속막 위에, 광학층을 형성하는 공정
을 포함한 반도체 발광 장치의 제조 방법.
제18항에 있어서, 상기 p측 배선부, 상기 n측 배선부 및 상기 금속막은, 상기 제2 면측에 형성된 시드층을 이용한 도금법에 의해 형성되고,
상기 금속막을 마스크층으로 덮은 상태에서, 상기 p측 배선부와 상기 n측 배선부 사이에 형성된 상기 시드층, 상기 p측 배선부와 상기 금속막 사이에 형성된 상기 시드층, 및 상기 n측 배선부와 상기 금속막 사이에 형성된 상기 시드층을 에칭에 의해 제거하는 것인 반도체 발광 장치의 제조 방법.
제18항에 있어서, 상기 반도체층의 상기 측면 주위의 영역에서의 상기 금속막의 피복률을, 100%보다 낮게 하는 반도체 발광 장치의 제조 방법.