KR20150000807A

KR20150000807A - 표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시패널 구동 장치를 포함하는 표시 장치

Info

Publication number: KR20150000807A
Application number: KR1020130131816A
Authority: KR
Inventors: 반영일; 강선구; 문승환; 손선규; 김경하; 이재한
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-06-25
Filing date: 2013-10-31
Publication date: 2015-01-05
Anticipated expiration: 2033-10-31
Also published as: KR102247035B1; KR102129609B1; KR20200083955A

Abstract

표시 패널 구동 장치는 영상 패턴 분석부, 클럭 신호 발생부 및 데이터 구동부를 포함한다. 영상 패턴 분석부는 영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력한다. 클럭 신호 발생부는 클럭 제어 신호에 응답하여 펄스 폭이 제어되는 클럭 신호를 출력한다. 데이터 구동부는 클럭 신호에 응답하여 표시 패널의 데이터 라인을 구동한다. 따라서, 데이터 구동부의 전력 소모 및 발열을 감소시킬 수 있다.

Description

표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시패널 구동 장치를 포함하는 표시 장치{METHOD OF DRIVING A DISPLAY PANEL, DISPLAY PANEL DRIVING APPARATUS FOR PERFORMING THE METHOD AND DISPLAY APPARATUS HAVING THE DISPLAY PANEL DRIVING APPARATUS}

본 발명은 표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시 패널 구동 장치를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 표시 장치에 이용되는 표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시 패널 구동 장치를 포함하는 표시 장치에 관한 것이다.

액정 표시 장치와 같은 표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다.

상기 표시 패널은 게이트 신호들이 인가되는 게이트 라인들, 데이터 신호들이 인가되는 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 복수의 화소들을 포함하고, 영상을 표시한다.

최근, 상기 표시 패널의 크기가 커지고, 화질 개선을 위한 영상 프레임의 주파수가 증가하고 있다. 따라서, 상기 표시 패널에 포함된 상기 데이터 라인을 구동하는 상기 데이터 구동부의 전력 소모 및 발열이 증가한다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 데이터 구동부의 전력 소모 및 발열을 감소시킬 수 있는 표시 패널 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널 구동 방법을 수행하는데 적합한 표시 패널 구동 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시 패널 구동 장치를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널 구동 방법에서, 영상 데이터의 영상 패턴이 분석되어 클럭 제어 신호가 출력된다. 상기 클럭 제어 신호에 응답하여, 표시 패널의 데이터 라인을 구동하는 데이터 구동부로 제공되는 클럭 신호의 펄스 폭이 제어된다.

본 발명의 일 실시예에서, 상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압이 더 충전될 수 있다.

본 발명의 일 실시예에서, 상기 클럭 신호가 제1 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제1 펄스 폭에 상응하는 제1 시간 동안 상기 프리차지 전압이 충전될 수 있고, 상기 클럭 신호가 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제2 펄스 폭에 상응하는 제2 시간 동안 상기 프리차지 전압이 충전될 수 있다.

본 발명의 일 실시예에서, 상기 클럭 신호가 제1 펄스 폭을 가지는 경우 상기 데이터 라인에는 제1 프리차지 전압이 충전될 수 있고, 상기 클럭 신호가 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압이 충전될 수 있다.

본 발명의 일 실시예에서, 상기 클럭 신호의 비활성화에 응답하여 상기 데이터 라인이 타겟 전압으로 더 충전될 수 있다.

본 발명의 일 실시예에서, 상기 데이터 라인이 상기 타겟 전압으로 충전되고 상기 타겟 전압에 의해 상기 표시 패널의 로드 캐패시터에 충전된 전류가 전하 공유 캐패시터에 공유되어 상기 전하 공유 캐패시터가 아날로그 전압으로 충전되며 상기 아날로그 전압을 이용하여 상기 데이터 라인에 상기 프리차지 전압이 충전됨으로써 상기 데이터 라인에 상기 프리차지 전압이 충전될 수 있다.

본 발명의 일 실시예에서, 상기 영상 패턴이 블랙 영상 또는 화이트 영상인 경우 상기 클럭 신호의 펄스 폭이 감소되고 상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 클럭 신호의 펄스 폭이 증가되어 상기 클럭 신호의 펄스 폭이 제어될 수 있다.

본 발명의 일 실시예에서, 상기 영상 데이터의 상기 영상 패턴이 분석되어 상기 데이터 라인으로 인가되는 데이터 신호의 슬루 레이트(slew rate)를 제어하는 슬루 레이트 제어 신호가 더 출력될 수 있다.

본 발명의 일 실시예에서, 상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압이 더 충전될 수 있고, 상기 클럭 신호의 비활성화에 응답하여 상기 슬루 레이트 제어 신호를 기초로 상기 데이터 라인이 타겟 전압으로 더 충전될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 패널 구동 장치는 영상 패턴 분석부, 클럭 신호 발생부 및 데이터 구동부를 포함한다. 상기 영상 패턴 분석부는 영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력한다. 상기 클럭 신호 발생부는 상기 클럭 제어 신호에 응답하여 펄스 폭이 제어되는 클럭 신호를 출력한다. 상기 데이터 구동부는 상기 클럭 신호에 응답하여 표시 패널의 데이터 라인을 구동한다.

본 발명의 일 실시예에서, 상기 데이터 구동부는 상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압을 충전할 수 있다.

본 발명의 일 실시예에서, 상기 데이터 구동부는 상기 클럭 신호의 비활성화에 응답하여 상기 데이터 라인을 타겟 전압으로 충전할 수 있다.

본 발명의 일 실시예에서, 상기 데이터 구동부는 상기 데이터 라인을 상기 프리차지 전압으로 충전하는 전하 공유부 및 상기 데이터 라인을 상기 타겟 전압으로 충전하는 데이터 구동 집적 회로를 포함할 수 있고, 상기 전하 공유부는 상기 타겟 전압에 의해 상기 표시 패널의 로드 캐패시터에 충전된 전류를 공유하여 아날로그 전압으로 충전되는 전하 공유 캐패시터를 포함할 수 있으며, 상기 데이터 구동 집적 회로는 상기 타겟 전압을 출력하는 증폭기 및 상기 증폭기 및 상기 전하 공유 캐패시터를 선택적으로 상기 표시 패널의 상기 데이터 라인에 연결하는 스위치를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 전하 공유부는 상기 데이터 라인의 제1 데이터 라인과 선택적으로 연결되는 제1 전하 공유 캐패시터 및 상기 데이터 라인의 제2 데이터 라인과 선택적으로 연결되는 제2 전하 공유 캐패시터를 포함할 수 있고, 상기 데이터 구동 집적 회로는 상기 제1 데이터 라인에 제1 타겟 전압을 출력하는 제1 증폭기, 상기 제2 데이터 라인에 제2 타겟 전압을 출력하는 출력하는 제2 증폭기, 상기 제1 증폭기 및 상기 제1 전하 공유 캐패시터를 선택적으로 상기 제1 데이터 라인에 연결하는 제1 스위치, 및 상기 제2 증폭기 및 상기 제2 전하 공유 캐패시터를선택적으로 상기 제2 데이터 라인에 연결하는 제2 스위치를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 전하 공유부는, 상기 제1 전하 공유 캐패시터 및 상기 제2 전하 공유 캐패시터에 연결되고 상기 제1 데이터 라인에 선택적으로 연결되며 상기 제2 데이터 라인에 선택적으로 연결되는 제3 전하 공유 캐패시터를 더 포함할 수 있다.

본 발명의 일 실시예에서, 상기 전하 공유 캐패시터는 상기 데이터 라인의 제1 데이터 라인에 선택적으로 연결되고 상기 제2 데이터 라인의 제2 데이터 라인에 선택적으로 연결될 수 있다.

본 발명의 일 실시예에서, 상기 클럭 신호 발생부는 상기 영상 패턴이 블랙 영상 또는 화이트 영상인 경우 상기 클럭 신호의 펄스 폭을 감소시킬 수 있고 상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 클럭 신호의 펄스 폭을 증가시킬 수 있다.

본 발명의 일 실시예에서, 상기 영상 패턴 분석부는 상기 영상 데이터의 상기 영상 패턴을 분석하여 상기 데이터 구동부로 인가되는 데이터 신호의 슬루 레이트(slew rate)를 제어하는 슬루 레이트 제어 신호를 더 출력할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다. 상기 표시 패널은 영상 데이터에 기초한 데이터 신호를 수신하여 영상을 표시한다. 상기 표시 패널 구동 장치는 상기 영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력하는 영상 패턴 분석부, 상기 클럭 제어 신호에 응답하여 펄스 폭이 제어되는 클럭 신호를 출력하는 클럭 신호 발생부, 및 상기 클럭 신호에 응답하여 상기 표시 패널의 데이터 라인을 구동하는 데이터 구동부를 포함한다.

이와 같은 표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시 패널 구동 장치를 포함하는 표시 장치에 따르면, 영상 데이터의 영상 패턴을 분석하고, 데이터 구동부에 제공되는 클럭 신호의 펄스 폭을 상기 영상 패턴에 따라 제어한다. 그러므로, 상기 영상 패턴에 적응적으로 데이터 라인의 전하 공유 시간을 제어할 수 있고, 상기 영상 패턴에 적응적으로 상기 데이터 라인에 데이터 신호를 충전할 수 있으며, 이에 따라 상기 데이터 구동부의 전력 소모 및 발열을 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 타이밍 제어부를 나타내는 블록도이다.
도 3은 도 1의 데이터 구동부를 나타내는 블록도이다.
도 4는 도 3의 전하 공유부를 나타내는 블록도이다.
도 5는 도 4의 제1 클럭 신호 및 아날로그 전압를 나타내는 타이밍도이다.
도 6a 및 6b는 도 1의 제1 클럭 신호의 펄스 폭에 따라 데이터 라인에 인가되는 데이터 신호를 나타내는 타이밍도들이다.
도 7은 도 1의 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
도 9는 도 8의 타이밍 제어부를 나타내는 블록도이다.
도 10은 도 8의 데이터 구동부를 나타내는 블록도이다.
도 11은 도 10의 전하 공유부를 나타내는 블록도이다.
도 12는 슬루 레이트 제어 신호에 따른 데이터 신호를 나타내는 타이밍도이다.
도 13은 도 8의 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 14a 및 14b는 영상 패턴에 따른 도 8에 도시된 데이터 구동부의 전력 소모를 나타내는 그래프들이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.
도 16은 도 15의 상기 데이터 구동부를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.
도 19는 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

실시예 1

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 본 실시예에 따른 표시 장치(100)는 표시 패널(200), 데이터 구동부(300), 게이트 구동부(400), 타이밍 제어부(500) 및 전압 발생부(600)를 포함한다. 상기 데이터 구동부(300), 상기 게이트 구동부(400) 및 상기 타이밍 제어부(500)는 상기 표시 패널(200)을 구동하는 표시 패널 구동 장치일 수 있다.

상기 표시 패널(200)은 영상 데이터(DATA)를 기초로 하는 데이터 신호(DS)를 수신하여 영상을 표시한다. 예를 들면, 상기 영상 데이터(DATA)는 2차원 평면 영상 데이터일 수 있다. 또한, 상기 영상 데이터(DATA)는 상기 3차원 입체 영상을 표시하기 위한 좌안 영상 데이터 및 우안 영상 데이터를 포함할 수 있다.

상기 표시 패널(200)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 복수의 화소(P)들을 포함한다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장하고 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장한다. 상기 제1 방향(D1)은 상기 표시 패널(200)의 장변과 평행하고, 상기 제2 방향(D2)은 상기 표시 패널(200)의 단변과 평행할 수 있다. 상기 각각의 화소(P)들은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터(210), 상기 박막 트랜지스터(210)에 연결된 액정 캐패시터(220) 및 스토리지 캐패시터(230)를 포함한다.

상기 데이터 구동부(300)는 상기 타이밍 제어부(500)로부터 제공된 데이터 시작 신호(STH) 및 제1 클럭 신호(CLK1)에 응답하여, 상기 영상 데이터(DATA)를 기초로 하는 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다.

상기 게이트 구동부(400)는 상기 타이밍 제어부(500)로부터 제공된 게이트 시작 신호(STV) 및 제2 클럭 신호(CLK2)를 이용하여 게이트 신호(GS)를 생성하고, 상기 게이트 신호(GS)를 상기 게이트 라인(GL)으로 출력한다.

상기 타이밍 제어부(500)는 외부로부터 상기 영상 데이터(DATA) 및 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(500)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(300)로 출력한다. 또한, 상기 타이밍 제어부(500)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(400)로 출력한다. 또한, 상기 타이밍 제어부(500)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(300)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(400)로 출력한다. 또한, 상기 타이밍 제어부(500)는 상기 데이터 구동부(300)로부터 출력되는 상기 데이터 신호(DS)의 극성을 제어하는 극성 제어 신호(POL)를 상기 데이터 구동부(300)로 더 출력할 수 있다.

또한, 상기 타이밍 제어부(500)는 상기 영상 데이터(DATA)의 영상 패턴을 분석하고, 상기 영상 패턴을 기초로 하여 상기 데이터 구동부(300)로 출력되는 상기 제1 클럭 신호(CLK1)의 펄스 폭을 제어한다.

구체적으로, 상기 타이밍 제어부(500)는 상기 영상 패턴이 화이트 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킨다. 또한, 상기 타이밍 제어부(500)는 상기 영상 패턴이 블랙 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킨다. 또한, 상기 타이밍 제어부(500)는 상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 증가시킨다. 예를 들면, 상기 스트라이프 패턴은 상기 데이터 라인(DL)이 연장하는 방향으로 상기 블랙 및 상기 화이트가 교대로 나타나는 수평 스트라이프 패턴일 수 있다. 이와 달리, 상기 스트라이프 패턴은 상기 게이트 라인(GL)이 연장하는 방향으로 상기 블랙 및 상기 화이트가 교대로 나타나는 서브 수직 스트라이프 패턴일 수 있다.

상기 전압 제공부(600)는 아날로그 전압(QAVDD)을 상기 데이터 구동부(300)로 제공한다. 상기 전압 제공부(600)는 게이트 온 전압, 게이트 오프 전압 및 공통 전압을 생성하여 상기 게이트 온 전압 및 상기 게이트 오프 전압을 상기 게이트 구동부(400)로 더 제공할 수 있고, 상기 공통 전압을 상기 표시 패널(200)로 더 제공할 수 있다.

도 2는 도 1의 상기 타이밍 제어부(500)를 나타내는 블록도이다.

도 1 및 2를 참조하면, 상기 타이밍 제어부(500)는 메모리(510), 클럭 신호발생부(520), 데이터 시작 신호 발생부(530) 및 게이트 시작 신호 발생부(540)를 포함한다.

상기 메모리(510)는 외부로부터 인가되는 상기 영상 데이터(DATA)를 수신하여 상기 영상 데이터(DATA)를 상기 데이터 구동부(300)로 출력한다.

상기 클럭 신호 발생부(520)는 영상 패턴 분석부(521), 제1 클럭 신호 발생부(523) 및 제2 클럭 신호 발생부(525)를 포함한다.

상기 영상 패턴 분석부(521)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하여 상기 영상 패턴에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어하는 클럭 제어 신호(CCS)를 발생한다. 예를 들면, 상기 영상 패턴은 상기 수평 스트라이프 패턴, 상기 서브 수직 스트라이프 패턴, 수직 스트라이프 패턴, 블랙 패턴, 화이트 패턴 중 적어도 하나 이상을 포함할 수 있다.

상기 제1 클럭 신호 발생부(523)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1)를 생성한 후 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(300)로 출력한다. 상기 제1 클럭 신호 발생부(523)는 상기 영상 패턴 분석부(521)로부터 제공되는 상기 클럭 제어 신호(CCS)에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어한다.

상기 제2 클럭 신호 발생부(525)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제2 클럭 신호(CLK2)를 생성한 후 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(400)로 출력한다.

상기 데이터 시작 신호 발생부(530)는 외부로부터 인가되는 상기 수평 동기 신호(Hsync)를 이용하여 상기 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(300)로 출력한다.

상기 게이트 시작 신호 발생부(540)는 외부로부터 인가되는 상기 수직 동기 신호(Vsync)를 이용하여 상기 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(400)로 출력한다.

도 3은 도 1의 상기 데이터 구동부(300)를 나타내는 블록도이다.

도 1 내지 3을 참조하면, 상기 데이터 구동부(300)는 쉬프트 레지스터(310), 직렬/병렬 변환부(320), 래치(330), 극성 제어부(340), 디지털/아날로그 변환부(350) 및 전하 공유부(360)를 포함한다.

상기 직렬/병렬 변환부(320)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 병렬로 변환하여 병렬 데이터(DATA1, ..., DATAk)를 출력한다.

상기 쉬프트 레지스터(310)는 상기 데이터 시작 신호(STH)를 쉬프트 시키면서 상기 병렬 데이터(DATA1, ..., DATAk)를 순차적으로 상기 래치(330)로 제공한다. 구체적으로, 상기 쉬프트 레지스터(310)는 활성화 신호들(En1, ..., Enk) 중에서 첫 번째 활성화 신호(En1)부터 마지막 활성화 신호(Enk)까지 순차적으로 출력하여 상기 병렬 데이터(DATA1, ..., DATAk) 중에서 첫 번째 병렬 데이터(DATA1)부터 마지막 병렬 데이터(DATAk)까지 순차적으로 상기 래치(330)에 저장한다. 상기 래치(330)는 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 극성 제어부(340)로 출력한다.

상기 극성 제어부(340)는 상기 타이밍 제어부(500)로부터 제공된 상기 극성 제어 신호(POL)를 기초로 상기 병렬 데이터(DATA1, ..., DATAk)의 극성을 제어하여 극성 데이터(PDATA1, ..., PDATAk)를 생성하고, 상기 극성 데이터(PDATA1, ..., PDATAk)를 상기 디지털/아날로그 변환부(350)로 출력한다.

상기 디지털/아날로그 변환부(350)는 상기 극성 제어부(340)로부터 수신한 상기 극성 데이터(PDATA1, ..., PDATAk)를 아날로그 형태의 데이터로 변환하여 아날로그 데이터(ADATA1, ..., ADATAk)를 상기 전하 공유부(360)로 출력한다.

상기 전하 공유부(360)는 상기 아날로그 데이터(ADATA1, ..., ADATAk)를 이용하여 상기 타이밍 제어부(500)로부터 제공되는 상기 제1 클럭 신호(CLK1)에 따라 상기 데이터 라인(DL)들에 데이터 신호들(DS1, DS2, ..., DSk)을 인가한다.

도 4는 도 3의 상기 전하 공유부(360)를 나타내는 블록도이다.

도 1 내지 4를 참조하면, 상기 전하 공유부(360)는 제1 증폭기(361), 제2 증폭기(362), 제1 스위치(371), 제2 스위치(372), 제3 스위치(373) 및 제4 스위치(374)를 포함한다.

상기 제1 증폭기(361)는 제1 입력 단자(3611), 제2 입력 단자(3612) 및 출력단자(3613)를 포함한다. 상기 제1 증폭기(361)의 상기 제1 입력 단자(3611)는 상기 디지털/아날로그 변환부(350)로부터 출력되는 제1 아날로그 데이터(ADATA1)를 수신한다. 상기 제1 증폭기(361)의 상기 제2 입력 단자(3612)는 상기 제2 스위치(372)를 통해 상기 아날로그 전압(QAVDD)을 선택적으로 수신한다. 상기 제1 증폭기(361)의 상기 출력 단자(3613)는 상기 제2 입력 단자(3612)에 연결되고 상기 제1 스위치(371)를 통해 상기 표시 패널(200)의 상기 데이터 라인(DL)과 선택적으로 연결된다.

상기 제2 증폭기(362)는 제1 입력 단자(3621), 제2 입력 단자(3622) 및 출력단자(3623)를 포함한다. 상기 제2 증폭기(362)의 상기 제1 입력 단자(3621)는 상기 디지털/아날로그 변환부(350)로부터 출력되는 제2 아날로그 데이터(ADATA2)를 수신한다. 상기 제2 증폭기(362)의 상기 제2 입력 단자(3622)는 상기 제4 스위치(374)를 통해 상기 아날로그 전압(QAVDD)을 선택적으로 수신한다. 상기 제2 증폭기(362)의 상기 출력 단자(3623)는 상기 제2 입력 단자(3622)에 연결되고 상기 제3 스위치(373)를 통해 상기 표시 패널(200)의 상기 데이터 라인(DL)과 선택적으로 연결된다.

상기 제1 스위치(371)는 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 제1 증폭기(361)의 상기 출력 단자(3613) 및 상기 표시 패널(200)의 상기 데이터 라인(DL)을 전기적으로 연결한다. 상기 제1 스위치(371)를 통해 상기 제1 증폭기(361)와 전기적으로 연결되는 상기 데이터 라인(DL)은 제1 데이터 라인(DL1)일 수 있다.

상기 제2 스위치(372)는 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 제1 증폭기(361)의 상기 출력 단자(3613), 상기 아날로그 전압(QAVDD)이 인가되는 단자 및 상기 표시 패널(200)의 상기 제1 데이터 라인(DL1)을 전기적으로 연결한다.

상기 제3 스위치(373)는 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 제2 증폭기(362)의 상기 출력 단자(3623) 및 상기 표시 패널(200)의 상기 데이터 라인(DL)을 전기적으로 연결한다. 상기 제3 스위치(371)를 통해 상기 제2 증폭기(362)와 전기적으로 연결되는 상기 데이터 라인(DL)은 제2 데이터 라인(DL2)일 수 있다.

상기 제4 스위치(374)는 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 제2 증폭기(362)의 상기 출력 단자(3623), 상기 아날로그 전압(QAVDD)이 인가되는 단자 및 상기 표시 패널(200)의 상기 제2 데이터 라인(DL2)을 전기적으로 연결한다.

도 5는 도 4의 상기 제1 클럭 신호(CLK1) 및 상기 아날로그 전압(QAVDD)를 나타내는 타이밍도이다.

도 1 내지 5를 참조하면, 상기 제1 클럭 신호(CLK1)가 활성화되기 전인 제1 구간(P1) 동안에는 상기 제1 스위치(371) 및 상기 제3 스위치(373)가 턴온되고 상기 제2 스위치(372) 및 상기 제4 스위치(374)가 턴오프된다. 상기 제1 구간(P1)에 후속하는 제2 구간(P2) 동안에는 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 제1 스위치(371) 및 상기 제3 스위치(373)가 턴오프되고 상기 제2 스위치(372) 및 상기 제4 스위치(374)가 턴온된다. 따라서, 상기 데이터 라인(DL)들은 서로 전기적으로 연결되고, 상기 데이터 라인(DL)에는 상기 아날로그 전압(QAVDD)에 의해 프리차지된다. 상기 제2 구간(P2)에 후속하는 제3 구간(P3) 동안에는 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 제1 스위치(371) 및 상기 제3 스위치(373)가 턴온되고 상기 제2 스위치(372) 및 상기 제4 스위치(374)가 턴오프된다. 따라서, 상기 데이터 라인(DL)들에는 상기 제1 증폭기(361) 및 상기 제2 증폭기(362)에 의해 타겟 전압들이 인가된다.

상기 데이터 라인(DL)들 중에서 상기 제1 데이터 라인(DL1)에는 제1 데이터 신호(DS1)가 인가될 수 있고, 상기 제2 데이터 라인(DL2)에는 제2 데이터 신호(DS2)가 인가될 수 있다. 이 경우, 상기 타이밍 제어부(500)로부터 상기 데이터 구동부(300)로 제공되는 상기 극성 제어 신호(POL)에 의해 상기 제1 데이터 신호(DS1)의 극성 및 상기 제2 데이터 신호(DS2)의 극성을 서로 다를 수 있다. 예를 들면, 상기 제1 데이터 신호(DS1)의 극성은 양(+)의 극성일 수 있고, 상기 제2 데이터 신호(DS2)의 극성은 음(-)의 극성일 수 있다. 또한, 상기 데이터 라인(DL)들 중에서 홀수 번째 데이터 라인들에 인가되는 데이터 신호들의 극성은 양(+)의 극성일 수 있고, 상기 데이터 라인(DL)들 중에서 짝수 번째 데이터 라인들에 인가되는 데이터 신호들의 극성은 음(-)의 극성일 수 있다. 이와 달리, 상기 데이터 라인(DL)들 중에서 상기 홀수 번째 데이터 라인들에 인가되는 상기 데이터 신호들의 극성은 음(-)의 극성일 수 있고, 상기 데이터 라인(DL)들 중에서 상기 짝수 번째 데이터 라인들에 인가되는 상기 데이터 신호들의 극성은 양(+)의 극성일 수 있다.

도 6a 및 6b는 도 1의 상기 제1 클럭 신호(CLK1)의 펄스 폭에 따라 상기 데이터 라인(DL)에 인가되는 상기 데이터 신호(DS)를 나타내는 타이밍도들이다.

도 1 내지 6a를 참조하면, 상기 제1 클럭 신호(CLK1)가 제1 펄스 폭(PW1)을 가지는 경우, 상기 제1 클럭 신호(CLK1)의 상기 제1 펄스 폭(PW1)에 상응하는 제1 시간 동안 상기 아날로그 전압(QAVDD)에 의해 상기 데이터 라인(DL)에는 제1 프리차지 전압(VPRE1)으로 충전된다. 상기 제1 펄스 폭(PW1)에 상응하는 상기 제1 시간 이후에 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)에는 타겟 전압(VTAR)으로 충전된다.

도 1 내지 6b를 참조하면, 상기 제1 클럭 신호(CLK1)가 상기 제1 펄스 폭(PW1)보다 큰 제2 펄스 폭(PW2)을 가지는 경우, 상기 제1 클럭 신호(CLK1)의 상기 제2 펄스 폭(PW2)에 상응하는 제2 시간 동안 상기 아날로그 전압(QAVDD)에 의해 상기 데이터 라인(DL)에는 상기 제1 프리차지 전압(VPRE1)보다 큰 제2 프리차지 전압(VPRE2)으로 충전된다. 상기 제2 펄스 폭(PW2)에 상응하는 상기 제2 시간 이후에 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)에는 상기 타겟 전압(VTAR)으로 충전된다.

상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 상기 타이밍 제어부(500)로부터제어될 수 있다. 구체적으로, 상기 타이밍 제어부(500)는 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하고, 분석된 상기 영상 패턴을 기초로 하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어할 수 있다. 예를 들면, 상기 타이밍 제어부(500)는 상기 영상 패턴이 상기 화이트 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킬 수 있다. 또한, 상기 타이밍 제어부(500)는 상기 영상 패턴이 상기 블랙 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킬 수 있다. 또한, 상기 타이밍 제어부(500)는 상기 영상 패턴이 상기 블랙 및 상기 화이트가 교대로 나타나는 상기 스트라이프 패턴인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 증가시킬 수 있다.

도 7은 도 1의 상기 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.

도 1 내지 7을 참조하면, 상기 영상 패턴을 분석하여 상기 클럭 제어 신호(CCS)를 출력한다(단계 S110). 구체적으로, 상기 타이밍 제어부(500)의 상기 영상 패턴 분석부(521)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하여 상기 영상 패턴에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어하는 상기 클럭 제어 신호(CCS)를 발생한다.

상기 클럭 제어 신호(CCS)를 기초로 상기 펄스 폭이 변화되는 상기 제1 클럭 신호(CLK1)를 발생한다(단계 S120). 구체적으로, 상기 타이밍 제어부(500)의 상기 제1 클럭 신호 발생부(523)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1)를 생성하며, 상기 영상 패턴 분석부(521)로부터 제공되는 상기 클럭 제어 신호(CCS)에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어한다.

상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 데이터 라인(DL)에 프리차지 전압을 충전한다(단계 S130). 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 아날로그 전압(QAVDD)에 의해 상기 데이터 라인(DL)에는 상기 프리차지 전압으로 충전된다.

상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)을 상기 타겟 전압(VTAR)으로 충전한다(단계 S140). 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 이후에 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)은 상기 타겟 전압(VTAR)으로 충전된다.

본 실시예에 따르면, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하고, 상기 데이터 구동부(300)에 제공되는 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 상기 영상 패턴에 따라 제어한다. 그러므로, 상기 영상 패턴에 적응적으로 상기 데이터 라인(DL)의 전하 공유 시간을 제어할 수 있고, 상기 영상 패턴에 적응적으로 상기 데이터 라인(DL)에 상기 데이터 신호(DS)를 충전할 수 있으며, 이에 따라 상기 데이터 구동부(300)의 전력 소모 및 발열을 감소시킬 수 있다.

실시예 2

도 8은 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.

본 실시예에 따른 도 8의 표시 장치(700)는 이전의 실시예에 따른 도 1의 상기 표시 장치(100)와 비교하여 데이터 구동부(800) 및 타이밍 제어부(900)를 제외하고는 도 1의 상기 표시 장치(100)와 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 8을 참조하면, 본 실시예에 따른 상기 표시 장치(700)는 상기 표시 패널(200), 상기 데이터 구동부(800), 상기 게이트 구동부(400), 상기 타이밍 제어부(900) 및 상기 전압 발생부(600)를 포함한다. 상기 데이터 구동부(800), 상기 게이트 구동부(400) 및 상기 타이밍 제어부(900)는 상기 표시 패널(200)을 구동하는 표시 패널 구동 장치일 수 있다.

상기 데이터 구동부(800)는 상기 타이밍 제어부(900)로부터 제공된 상기 데이터 시작 신호(STH) 및 상기 제1 클럭 신호(CLK1)에 응답하여, 상기 영상 데이터(DATA)를 기초로 하는 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다.

상기 타이밍 제어부(900)는 외부로부터 상기 영상 데이터(DATA) 및 상기 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 상기 수평 동기 신호(Hsync), 상기 수직 동기 신호(Vsync) 및 상기 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(900)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(800)로 출력한다. 또한, 상기 타이밍 제어부(900)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(400)로 출력한다. 또한, 상기 타이밍 제어부(900)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(800)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(400)로 출력한다. 또한, 상기 타이밍 제어부(900)는 상기 데이터 구동부(800)로부터 출력되는 상기 데이터 신호(DS)의 극성을 제어하는 상기 극성 제어 신호(POL)를 상기 데이터 구동부(800)로 더 출력할 수 있다.

또한, 상기 타이밍 제어부(900)는 상기 영상 데이터(DATA)의 영상 패턴을 분석하고, 상기 영상 패턴을 기초로 하여 상기 데이터 구동부(800)로 출력되는 상기 제1 클럭 신호(CLK1)의 펄스 폭을 제어하며 상기 데이터 신호(DS)의 슬루 레이트를 제어하는 슬루 레이트 제어 신호(SRCS)를 출력한다.

구체적으로, 상기 타이밍 제어부(900)는 상기 영상 패턴이 화이트 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킨다. 또한, 상기 타이밍 제어부(900)는 상기 영상 패턴이 블랙 영상인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 감소시킨다. 또한, 상기 타이밍 제어부(900)는 상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 증가시킨다. 예를 들면, 상기 스트라이프 패턴은 상기 데이터 라인(DL)이 연장하는 방향으로 상기 블랙 및 상기 화이트가 교대로 나타나는 수평 스트라이프 패턴일 수 있다. 이와 달리, 상기 스트라이프 패턴은 상기 게이트 라인(GL)이 연장하는 방향으로 상기 블랙 및 상기 화이트가 교대로 나타나는 서브 수직 스트라이프 패턴일 수 있다.

또한, 상기 타이밍 제어부(900)는 상기 영상 패턴에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어한 후, 상기 데이터 신호(DS)의 상기 슬루 레이트를 제어할 수 있다. 예를 들면, 상기 타이밍 제어부(900)는 상기 데이터 신호(DS)의 상기 슬루 레이트를 감소시킬 수 있다.

도 9는 도 8의 상기 타이밍 제어부(900)를 나타내는 블록도이다.

본 실시예에 따른 도 9의 상기 타이밍 제어부(900)는 이전의 실시예에 따른 도 2의 상기 타이밍 제어부(500)와 비교하여 클럭 발생부(920)를 제외하고는 도 2의 상기 타이밍 제어부(500)와 실질적으로 동일하다. 따라서, 도 2와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 8 및 9를 참조하면, 상기 타이밍 제어부(900)는 상기 메모리(510), 상기 클럭 신호 발생부(920), 상기 데이터 시작 신호 발생부(530) 및 상기 게이트 시작 신호 발생부(540)를 포함한다.

상기 클럭 신호 발생부(920)는 영상 패턴 분석부(921), 제1 클럭 신호 발생부(523) 및 제2 클럭 신호 발생부(525)를 포함한다.

상기 영상 패턴 분석부(921)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하여 상기 영상 패턴에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어하는 클럭 제어 신호(CCS)를 발생한다. 또한, 상기 영상 패턴 분석부(921)는 상기 영상 패턴에 따라 상기 데이터 신호(DS)의 상기 슬루 레이트를 제어하는 상기 슬루 레이트 제어 신호(SRCS)를 발생한다. 예를 들면, 상기 영상 패턴은 상기 수평 스트라이프 패턴, 상기 서브 수직 스트라이프 패턴, 수직 스트라이프 패턴, 블랙 패턴, 화이트 패턴 중 적어도 하나 이상을 포함할 수 있다.

상기 제1 클럭 신호 발생부(923)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1)를 생성한 후 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(800)로 출력한다. 상기 제1 클럭 신호 발생부(923)는 상기 영상 패턴 분석부(921)로부터 제공되는 상기 클럭 제어 신호(CCS)에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어한다.

상기 제2 클럭 신호 발생부(925)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제2 클럭 신호(CLK2)를 생성한 후 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(400)로 출력한다.

도 10은 도 8의 상기 데이터 구동부(800)를 나타내는 블록도이다.

본 실시예에 따른 도 10의 상기 데이터 구동부(800)는 이전의 실시예에 따른 도 3의 상기 데이터 구동부(300)와 비교하여 전하 공유부(860)를 제외하고는 도 3의 상기 데이터 구동부(300)와 실질적으로 동일하다. 따라서, 도 3과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 8 내지 10을 참조하면, 상기 데이터 구동부(800)는 상기 쉬프트 레지스터(310), 상기 직렬/병렬 변환부(320), 상기 래치(330), 상기 극성 제어부(340), 상기 디지털/아날로그 변환부(350) 및 상기 전하 공유부(860)를 포함한다.

상기 전하 공유부(860)는 상기 아날로그 데이터(ADATA1, ..., ADATAk)를 이용하여 상기 타이밍 제어부(900)로부터 제공되는 상기 제1 클럭 신호(CLK1) 및 상기 슬루 레이트 제어 신호(SRCS)에 따라 상기 데이터 라인(DL)들에 데이터 신호들(DS1, DS2, ..., DSk)을 인가한다.

도 11은 도 10의 상기 전하 공유부(860)를 나타내는 블록도이다.

본 실시예에 따른 도 11의 상기 전하 공유부(860)는 이전의 실시예에 따른 도 4의 상기 전하 공유부(360)와 비교하여 제1 증폭기(861) 및 제2 증폭기(862)를 제외하고는 도 4의 상기 전하 공유부(360)와 실질적으로 동일하다. 따라서, 도 4와 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 8 내지 11을 참조하면, 상기 전하 공유부(860)는 상기 제1 증폭기(861), 상기 제2 증폭기(862), 상기 제1 스위치(371), 상기 제2 스위치(372), 상기 제3 스위치(373) 및 상기 제4 스위치(374)를 포함한다.

상기 제1 증폭기(861)는 제1 입력 단자(8611), 제2 입력 단자(8612), 제3 입력 단자(8613) 및 출력단자(8614)를 포함한다. 상기 제1 증폭기(861)의 상기 제1 입력 단자(8611)는 상기 디지털/아날로그 변환부(350)로부터 출력되는 상기 제1 아날로그 데이터(ADATA1)를 수신한다. 상기 제1 증폭기(861)의 상기 제2 입력 단자(8612)는 상기 제2 스위치(372)를 통해 상기 아날로그 전압(QAVDD)을 선택적으로 수신한다. 상기 제1 증폭기(861)의 상기 제3 입력 단자(8613)는 상기 슬루 레이트 제어 신호(SRCS)를 수신한다. 상기 제1 증폭기(861)의 상기 출력 단자(8614)는 상기 제2 입력 단자(8612)에 연결되고 상기 제1 스위치(371)를 통해 상기 표시 패널(200)의 상기 데이터 라인(DL)과 선택적으로 연결된다.

상기 제2 증폭기(862)는 제1 입력 단자(8621), 제2 입력 단자(8622), 제3 입력 단자(8623) 및 출력단자(8624)를 포함한다. 상기 제2 증폭기(862)의 상기 제1 입력 단자(8621)는 상기 디지털/아날로그 변환부(350)로부터 출력되는 상기 제2 아날로그 데이터(ADATA2)를 수신한다. 상기 제2 증폭기(862)의 상기 제2 입력 단자(8622)는 상기 제4 스위치(374)를 통해 상기 아날로그 전압(QAVDD)을 선택적으로 수신한다. 상기 제2 증폭기(862)의 상기 제3 입력 단자(8623)는 상기 슬루 레이트 제어 신호(SRCS)를 수신한다. 상기 제2 증폭기(862)의 상기 출력 단자(8624)는 상기 제2 입력 단자(8622)에 연결되고 상기 제3 스위치(373)를 통해 상기 표시 패널(200)의 상기 데이터 라인(DL)과 선택적으로 연결된다.

각각의 상기 제1 증폭기(861) 및 상기 제2 증폭기(862)는 상기 슬루 레이트 제어 신호(SRCS)에 따라 상기 데이터 라인(DL)으로 인가되는 상기 데이터 신호(DS)의 슬루 레이트를 제어한다. 예를 들면, 상기 제1 증폭기(861)는 상기 슬루 레이트 제어 신호(SRCS)에 따라 상기 데이터 라인(DL)들 중에서 상기 제1 데이터 라인(DL1)으로 인가되는 상기 제1 데이터 신호(DS1)의 슬루 레이트를 제어할 수 있고, 상기 제2 증폭기(862)는 상기 슬루 레이트 제어 신호(SRCS)에 따라 상기 데이터 라인(DL)들 중에서 상기 제2 데이터 라인(DL2)으로 인가되는 상기 제2 데이터 신호(DS2)의 슬루 레이트를 제어할 수 있다.

도 12는 상기 슬루 레이트 제어 신호(SRCS)에 따른 상기 데이터 신호(DS)를 나타내는 타이밍도이다.

도 12를 참조하면, 상기 데이터 신호(DS)의 상기 슬루 레이트는 상기 슬루 레이트 제어 신호(SRCS)에 따라 제어될 수 있다. 구체적으로, 상기 슬루 레이트 제어 신호(SRCS)가 '00'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트는 제1 값일 수 있고, 상기 슬루 레이트 제어 신호(SRCS)가 '01'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트는 상기 제1 값보다 작은 제2 값일 수 있으며, 상기 슬루 레이트 제어 신호(SRCS)가 '10'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트는 상기 제2 값보다 작은 제3 값일 수 있고, 상기 슬루 레이트 제어 신호(SRCS)가 '11'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트는 상기 제3 값보다 작은 제4 값일 수 있다.

예를 들면, 상기 슬루 레이트 제어 신호(SRCS)에 따른 상기 데이터 신호(DS)의 슬루 레이트 시간은 [표 1]과 같을 수 있다.

SRCS	00	01	10	11
슬루 레이트 시간	0.8 μs	1.2 μs	1.6 μs	2.0 μs

상기 슬루 레이트 시간은 상기 데이터 라인(DS)이 상기 제1 클럭 신호(CLK1)에 응답하여 상승하기 시작하는 시점부터 상기 타겟 전압 대비 약 90%에 도달하는 시점까지의 시간일 수 있다. 예를 들면, 상기 슬루 레이트 제어 신호(SRCS)가 '00'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트 시간은 0.8 μs일 수 있고, 상기 슬루 레이트 제어 신호(SRCS)가 '01'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트 시간은 1.2 μs일 수 있으며, 상기 슬루 레이트 제어 신호(SRCS)가 '10'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트 시간은 1.6 μs일 수 있고, 상기 슬루 레이트 제어 신호(SRCS)가 '11'의 값을 가지면 상기 데이터 신호(DS)의 상기 슬루 레이트 시간은 2.0 μs일 수 있다.

도 13은 도 8의 상기 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.

도 8 내지 13을 참조하면, 상기 영상 패턴을 분석하여 상기 클럭 제어 신호(CCS) 및 슬루 레이트 제어 신호(SRCS)를 출력한다(단계 S210). 구체적으로, 상기 타이밍 제어부(900)의 상기 영상 패턴 분석부(921)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하여 상기 영상 패턴에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어하는 상기 클럭 제어 신호(CCS) 및 상기 데이터 신호(DS)의 상기 슬루 레이트를 제어하는 상기 슬루 레이트 제어 신호(SRCS)를 발생한다.

상기 클럭 제어 신호(CCS)를 기초로 상기 펄스 폭이 변화되는 상기 제1 클럭 신호(CLK1)를 발생한다(단계 S220). 구체적으로, 상기 타이밍 제어부(900)의 상기 제1 클럭 신호 발생부(923)는 외부로부터 수신된 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1)를 생성하며, 상기 영상 패턴 분석부(921)로부터 제공되는 상기 클럭 제어 신호(CCS)에 따라 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 제어한다.

상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 데이터 라인(DL)에 상기 프리차지 전압을 충전한다(단계 S230). 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 아날로그 전압(QAVDD)에 의해 상기 데이터 라인(DL)에는 상기 프리차지 전압으로 충전된다.

상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 슬루 레이트 제어 신호(SRCS)를 기초로 상기 데이터 라인(DL)을 상기 타겟 전압(VTAR)으로 충전한다(단계 S240). 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 이후에 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)은 상기 타겟 전압(VTAR)으로 충전되고, 상기 데이터 라인(DL)에 충전되는 상기 데이터 신호(DS)의 상기 슬루 레이트는 상기 슬루 레이트 제어 신호(SRCS)를 기초로 한다.

도 14a 및 14b는 상기 영상 패턴에 따른 도 8에 도시된 상기 데이터 구동부(800)의 전력 소모를 나타내는 그래프들이다.

도 8 내지 도 14a를 참조하면, 상기 영상 패턴이 상기 수평 스트라이프 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 따른 전하 공유 시간이 길수록 상기 데이터 구동부(800)의 전력 소모는 감소한다. 따라서, 상기 영상 패턴이 상기 수평 스트라이프 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 상대적으로 클 수 있으며, 이 경우, 상기 데이터 구동부(800)의 전력 소모 및 발열이 감소할 수 있다. 예를 들면, 상기 영상 패턴이 상기 수평 스트라이프 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 1.5 μs일 수 있다.

또한, 상기 영상 패턴이 상기 수평 스트라이프 패턴인 경우, 상기 데이터 구동부(800)의 전력 소모는 상기 슬루 레이트 제어 신호(SRCS)에 따라 달라질 수 있다. 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭이 상대적으로 큰 상태에서는, 상기 슬루 레이트 제어 신호(SRCS)의 값이 증가할수록 상기 데이터 구동부(800)의 전력 소모는 대체로 감소할 수 있다. 따라서, 상기 데이터 신호(DS)의 상기 슬루 레이트가 감소할수록 상기 데이터 구동부(800)의 전력 소모는 감소할 수 있다. 그러므로, 상기 영상 패턴이 상기 수평 스트라이프 패턴이고 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭이 상대적으로 긴 상태에서는, 상기 데이터 신호(DS)의 상기 슬루 레이트가 감소할수록 상기 데이터 구동부(800)의 발열이 감소할 수 있다.

도 8 내지 13 및 14b를 참조하면, 상기 영상 패턴이 상기 화이트 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 따른 전하 공유 시간이 짧을수록 상기 데이터 구동부(800)의 전력 소모는 감소한다. 따라서, 상기 영상 패턴이 상기 화이트 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 상대적으로 작을 수 있으며, 이 경우, 상기 데이터 구동부(800)의 전력 소모 및 발열이 감소할 수 있다. 예를 들면, 상기 영상 패턴이 상기 화이트 패턴인 경우, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 0 μs일 수 있다.

또한, 상기 영상 패턴이 상기 화이트 패턴인 경우, 상기 데이터 구동부(800)의 전력 소모는 상기 슬루 레이트 제어 신호(SRCS)에 따라 달라질 수 있다. 구체적으로, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭이 상대적으로 작은 상태에서는, 상기 슬루 레이트 제어 신호(SRCS)의 값이 증가할수록 상기 데이터 구동부(800)의 전력 소모는 대체로 감소할 수 있다. 따라서, 상기 데이터 신호(DS)의 상기 슬루 레이트가 감소할수록 상기 데이터 구동부(800)의 전력 소모는 감소할 수 있다. 그러므로, 상기 영상 패턴이 상기 화이트 패턴이고 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭이 상대적으로 작은 상태에서는, 상기 데이터 신호(DS)의 상기 슬루 레이트가 감소할수록 상기 데이터 구동부(800)의 발열이 감소할 수 있다.

본 실시예에 따르면, 상기 영상 데이터(DATA)의 상기 영상 패턴을 분석하고, 상기 데이터 구동부(800)에 제공되는 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭을 상기 영상 패턴에 따라 제어한다. 또한, 상기 데이터 신호(DS)의 상기 슬루 레이트를 상기 영상 패턴에 따라 제어한다. 그러므로, 상기 영상 패턴에 적응적으로 상기 데이터 라인(DL)의 전하 공유 시간을 제어할 수 있고, 상기 영상 패턴에 적응적으로 상기 데이터 라인(DL)에 상기 데이터 신호(DS)를 충전할 수 있으며, 이에 따라 상기 데이터 구동부(800)의 전력 소모 및 발열을 감소시킬 수 있다.

실시예 3

도 15는 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.

본 실시예에 따른 도 15의 상기 표시 패널(1100) 및 상기 데이터 구동부(1200)는 도 1의 상기 표시 장치(100)에 포함될 수 있고, 상기 표시 패널(1100) 및 상기 데이터 구동부(1200)를 포함한 상기 표시 장치는 상기 데이터 구동부(1200)를 제외하고는 도 1의 상기 표시 장치(100)와 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 15를 참조하면, 상기 표시 패널(1100)은 도 1의 상기 표시 패널(200)과 실질적으로 동일할 수 있으며, 상기 표시 패널(1100)은 패널 로드 저항(1111) 및 패널 로드 캐패시터(1121)를 포함한다. 상기 패널 로드 저항(1111) 및 상기 패널 로드 캐패시터(1121)는 상기 데이터 라인(DL)에 형성될 수 있다.

상기 데이터 구동부(1200)는 데이터 구동 집적 회로(1210) 및 전하 공유부(1230)를 포함한다.

상기 데이터 구동 집적 회로(1210)는 증폭기(1211) 및 스위치(1221)를 포함한다. 상기 증폭기(1211)는 아날로그 데이터(ADATA)를 수신하여 타겟 전압(VTAR)을 출력한다. 상기 스위치(1221)는 상기 증폭기(1211)의 출력 단자 및 상기 전하 공유부(1230)에 포함되고 제1 아날로그 전압(QAVDD)으로 충전된 전하 공유 캐패시터(1231)를 선택적으로 상기 데이터 라인(DL)에 연결한다. 상기 스위치(1211)는 도 1에 도시된 상기 제1 클럭 신호(CLK1)에 응답하여 상기 증폭기(1211) 및 상기 전하 공유 캐패시터(1231)를 선택적으로 상기 데이터 라인(DL)에 연결할 수 있다.

상기 전하 공유부(1230)는 상기 전하 공유 캐패시터(1231)를 포함한다. 상기 전하 공유 캐패시터(1231)는 상기 스위치(1221)에 의해 상기 데이터 라인(DL)과 선택적으로 연결되는 일단 및 제2 아날로그 전압(HAVDD)이 인가되는 단자와 연결된 타단을 포함한다. 상기 제2 아날로그 전압(HAVDD)는 상기 제1 아날로그 전압(QAVDD)의 절반일 수 있고, 상기 제2 아날로그 전압(HAVDD)은 도 1의 상기 전압 제공부(600)로부터 제공될 수 있다.

도 16은 도 15의 상기 데이터 구동부(1200)를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.

도 15 및 16을 참조하면, 상기 데이터 라인(DL)을 상기 타겟 전압(VTAR)으로 충전한다(단계 S310). 구체적으로, 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 데이터 라인(DL)을 상기 타겟 전압(VTAR)으로 충전한다.

상기 타겟 전압(VTAR)에 의해 상기 패널 로드 캐패시터(1121)에 충전된 전류를 상기 전하 공유 캐패시터(1231)에 공유하여 상기 전하 공유 캐패시터(1231)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다(단계 S320). 여기서, 상기 제1 아날로그 전압(QAVDD)은 상기 데이터 라인(DL)에 충전된 상기 타겟 전압(VTAR)에 따라 달라질 수 있다. 또한, 상기 패널 로드 캐패시터(1121)에 충전된 상기 전류를 상기 전하 공유 캐패시터(1231)에 공유하는 단계를 수 차례 반복하여 상기 전하 공유 캐패시터(1231)를 상기 제1 아날로그 전압(QAVDD)으로 충전할 수 있다.

상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 데이터 라인(DL)에 프리차지 전압을 충전한다(단계 S330). 구체적으로, 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제1 아날로그 전압(QAVDD)에 의해 상기 데이터 라인(DL)에는 상기 프리차지 전압으로 충전된다. 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 영상 패턴에 따라 달라질 수 있고, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 도 2에 도시된 상기 타이밍 제어부(500)의 상기 영상 패턴 분석부(521)에 의해 제어될 수 있다.

도 16의 단계310, 단계320 및 단계S330은 도 7의 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 데이터 라인(DL)에 상기 프리차지 전압을 충전하는 단계인 단계 S130에 이용될 수 있다. 또한, 도 16의 단계310, 단계320 및 단계S330은 도 13의 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여 상기 데이터 라인(DL)에 상기 프리차지 전압을 충전하는 단계인 단계 S230에 이용될 수 있다.

본 실시예에 따르면, 상기 데이터 구동부(1200)에 포함된 상기 전하 공유부(1230)가 상기 전하 공유 캐패시터(1231)만을 포함하므로, 상기 전하 공유부(1230)의 구조를 간단화할 수 있고, 상기 전하 공유부(1230)를 포함하는 상기 데이터 구동부(1200) 및 상기 표시 장치의 제조 비용을 감소시킬 수 있다.

실시예 4

도 17은 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.

본 실시예에 따른 도 17의 상기 표시 패널(1300) 및 상기 데이터 구동부(1400)는 도 1의 상기 표시 장치(100)에 포함될 수 있고, 상기 표시 패널(1300) 및 상기 데이터 구동부(1400)를 포함한 상기 표시 장치는 상기 데이터 구동부(1400)를 제외하고는 도 1의 상기 표시 장치(100)와 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

도 17을 참조하면, 상기 표시 패널(1300)은 도 1의 상기 표시 패널(200)과 실질적으로 동일할 수 있으며, 상기 표시 패널(1300)은 제1 패널 로드 저항(1311), 제1 패널 로드 캐패시터(1321), 제2 패널 로드 저항(1312) 및 제2 패널 로드 캐패시터(1322)를 포함한다. 상기 제1 패널 로드 저항(1311) 및 상기 제1 패널 로드 캐패시터(1321)는 상기 데이터 라인(DL) 중 제1 데이터 라인(DL1)에 형성될 수 있고, 상기 제2 패널 로드 저항(1312) 및 상기 제2 패널 로드 캐패시터(1322)는 상기 데이터 라인(DL) 중 제2 데이터 라인(DL2)에 형성될 수 있다.

상기 데이터 구동부(1400)는 데이터 구동 집적 회로(1410) 및 전하 공유부(1430)를 포함한다.

상기 데이터 구동 집적 회로(1410)는 제1 증폭기(1411), 제1 스위치(1421),제2 증폭기(1412) 및 제2 스위치(1422)를 포함한다.

상기 제1 증폭기(1411)는 제1 아날로그 데이터(ADATA1)를 수신하여 제1 타겟 전압(VTAR1)을 출력한다. 상기 제1 스위치(1421)는 상기 제1 증폭기(1411)의 출력 단자 및 상기 전하 공유부(1430)에 포함되고 제1 아날로그 전압(QAVDD)으로 충전된 제1 전하 공유 캐패시터(1431)를 선택적으로 상기 제1 데이터 라인(DL1)에 연결한다. 상기 제1 스위치(1421)는 도 1에 도시된 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제1 증폭기(1411) 및 상기 제1 전하 공유 캐패시터(1431)를 선택적으로 상기 제1 데이터 라인(DL1)에 연결할 수 있다.

상기 제2 증폭기(1412)는 제2 아날로그 데이터(ADATA2)를 수신하여 제2 타겟 전압(VTAR2)을 출력한다. 상기 제2 스위치(1422)는 상기 제2 증폭기(1412)의 출력 단자 및 상기 전하 공유부(1430)에 포함되고 상기 제1 아날로그 전압(QAVDD)으로 충전된 제2 전하 공유 캐패시터(1432)를 선택적으로 상기 제2 데이터 라인(DL2)에 연결한다. 상기 제2 스위치(1422)는 도 1에 도시된 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제2 증폭기(1412) 및 상기 제2 전하 공유 캐패시터(1432)를 선택적으로 상기 제2 데이터 라인(DL2)에 연결할 수 있다.

상기 전하 공유부(1430)는 상기 제1 전하 공유 캐패시터(1431) 및 상기 제2 전하 공유 캐패시터(1432)를 포함한다. 상기 제1 전하 공유 캐패시터(1431)는 상기 제1 스위치(1421)에 의해 상기 제1 데이터 라인(DL1)과 선택적으로 연결되는 일단 및 제2 아날로그 전압(HAVDD)이 인가되는 단자와 연결된 타단을 포함한다. 상기 제2 아날로그 전압(HAVDD)는 상기 제1 아날로그 전압(QAVDD)의 절반일 수 있다. 상기 제2 전하 공유 캐패시터(1432)는 상기 제2 스위치(1422)에 의해 상기 제2 데이터 라인(DL2)과 선택적으로 연결되는 일단 및 접지 전압(GND)이 인가되는 단자와 연결된 타단을 포함한다.

도 17의 상기 데이터 구동부(1400)를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법은 도 16의 표시 패널 구동 방법과 실질적으로 동일하다.

구체적으로, 상기 제1 클럭 신호(CLK1)의 비활성화에 응답하여 상기 제1 데이터 라인(DL1)을 상기 제1 타겟 전압(VTAR1)으로 충전하고 상기 제2 데이터 라인(DL2)을 상기 제2 타겟 전압(VTAR2)으로 충전한다.

상기 제1 타겟 전압(VTAR1)에 의해 상기 제1 패널 로드 캐패시터(1321)에 충전된 전류를 상기 제1 전하 공유 캐패시터(1431)에 공유하여 상기 제1 전하 공유 캐패시터(1431)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 제1 전하 공유 캐패시터(1431)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제1 데이터 라인(DL1)에 제1 프리차지 전압을 충전한다.

또한, 상기 제2 타겟 전압(VTAR2)에 의해 상기 제2 패널 로드 캐패시터(1322)에 충전된 전류를 상기 제2 전하 공유 캐패시터(1432)에 공유하여 상기 제2 전하 공유 캐패시터(1432)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 제2 전하 공유 캐패시터(1432)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제2 데이터 라인(DL2)에 제2 프리차지 전압을 충전한다.

상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 영상 패턴에 따라 달라질 수 있고, 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭은 도 2에 도시된 상기 타이밍 제어부(500)의 상기 영상 패턴 분석부(521)에 의해 제어될 수 있다.

본 실시예에 따르면, 상기 데이터 구동부(1400)에 포함된 상기 전하 공유부(1430)가 상기 전하 공유 캐패시터들(1431, 1432)만을 포함하므로, 상기 전하 공유부(1430)의 구조를 간단화할 수 있고, 상기 전하 공유부(1430)를 포함하는 상기 데이터 구동부(1400) 및 상기 표시 장치의 제조 비용을 감소시킬 수 있다.

실시예 5

도 18은 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.

본 실시예에 따른 도 18의 상기 표시 패널(1300) 및 상기 데이터 구동부(1500)는 도 1의 상기 표시 장치(100)에 포함될 수 있고, 상기 표시 패널(1300) 및 상기 데이터 구동부(1500)를 포함한 상기 표시 장치는 상기 데이터 구동부(1500)를 제외하고는 도 1의 상기 표시 장치(100)와 실질적으로 동일하다. 또한, 본 실시예에 따른 도 18의 상기 표시 패널(1300)은 도 17의 상기 표시 패널(1300)과 실질적으로 동일하다. 또한, 본 실시예에 따른 도 18의 상기 데이터 구동부(1500)에 포함된 데이터 구동 집적 회로(1410)는 도 17의 상기 데이터 구동부(1400)에 포함된 상기 데이터 구동 집적 회로(1410)와 실질적으로 동일하다. 따라서, 도 1 및 17과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

상기 데이터 구동부(1500)는 상기 데이터 구동 집적 회로(1410) 및 전하 공유부(1530)를 포함한다.

상기 전하 공유부(1530)는 상기 제1 전하 공유 캐패시터(1431), 상기 제2 전하 공유 캐패시터(1432) 및 제3 전하 공유 캐패시터(1433)를 포함한다. 상기 제1 전하 공유 캐패시터(1431)는 상기 제1 스위치(1421)에 의해 상기 제1 데이터 라인(DL1)과 선택적으로 연결되는 상기 일단 및 상기 제2 아날로그 전압(HAVDD)이 인가되는 상기 단자와 연결된 상기 타단을 포함한다. 상기 제2 전하 공유 캐패시터(1432)는 상기 제2 스위치(1422)에 의해 상기 제2 데이터 라인(DL2)과 선택적으로 연결되는 상기 일단 및 상기 접지 전압(GND)이 인가되는 상기 단자와 연결된 상기 타단을 포함한다. 상기 제3 전하 공유 캐패시터(1433)는 상기 제1 전하 공유 캐패시터(1431)의 상기 일단에 연결된 일단 및 상기 제2 전하 공유 캐패시터(1432)의 상기 일단에 연결된 타단을 포함한다.

도 18의 상기 데이터 구동부(1500)를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법은 도 16의 표시 패널 구동 방법과 실질적으로 동일하다.

상기 제1 타겟 전압(VTAR1)에 의해 상기 제1 패널 로드 캐패시터(1321)에 충전된 전류를 상기 제1 전하 공유 캐패시터(1431) 및 상기 제3 전하 공유 캐패시터(1433)에 공유하여 상기 제1 전하 공유 캐패시터(1431) 및 상기 제3 전하 공유 캐패시터(1433)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 제1 전하 공유 캐패시터(1431) 및 상기 제3 전하 공유 캐패시터(1433)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제1 데이터 라인(DL1)에 상기 제1 프리차지 전압을 충전한다.

또한, 상기 제2 타겟 전압(VTAR2)에 의해 상기 제2 패널 로드 캐패시터(1322)에 충전된 전류를 상기 제2 전하 공유 캐패시터(1432) 및 상기 제3 전하 공유 캐패시터(1433)에 공유하여 상기 제2 전하 공유 캐패시터(1432) 및 상기 제3 전하 공유 캐패시터(1433)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 제2 전하 공유 캐패시터(1432) 및 상기 제3 전하 공유 캐패시터(1433)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제2 데이터 라인(DL2)에 상기 제2 프리차지 전압을 충전한다.

본 실시예에 따르면, 상기 데이터 구동부(1500)에 포함된 상기 전하 공유부(1530)가 상기 전하 공유 캐패시터들(1431, 1432, 1433)만을 포함하므로, 상기 전하 공유부(1530)의 구조를 간단화할 수 있고, 상기 전하 공유부(1530)를 포함하는 상기 데이터 구동부(1500) 및 상기 표시 장치의 제조 비용을 감소시킬 수 있다.

실시예 6

도 19는 본 발명의 또 다른 실시예에 따른 표시 패널 및 데이터 구동부를 나타내는 회로도이다.

본 실시예에 따른 도 19의 상기 표시 패널(1300) 및 상기 데이터 구동부(1600)는 도 1의 상기 표시 장치(100)에 포함될 수 있고, 상기 표시 패널(1300) 및 상기 데이터 구동부(1600)를 포함한 상기 표시 장치는 상기 데이터 구동부(1600)를 제외하고는 도 1의 상기 표시 장치(100)와 실질적으로 동일하다. 또한, 본 실시예에 따른 도 19의 상기 표시 패널(1300)은 도 17의 상기 표시 패널(1300)과 실질적으로 동일하다. 또한, 본 실시예에 따른 도 19의 상기 데이터 구동부(1600)에 포함된 데이터 구동 집적 회로(1410)는 도 17의 상기 데이터 구동부(1400)에 포함된 상기 데이터 구동 집적 회로(1410)와 실질적으로 동일하다. 따라서, 도 1 및 17과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.

상기 데이터 구동부(1600)는 상기 데이터 구동 집적 회로(1410) 및 전하 공유부(1630)를 포함한다.

상기 전하 공유부(1630)는 전하 공유 캐패시터(1631)를 포함한다. 상기 전하 공유 캐패시터(1631)는 상기 제1 스위치(1421)에 의해 상기 제1 데이터 라인(DL1)과 선택적으로 연결되는 일단 및 상기 제2 스위치(1422)에 의해 상기 제2 데이터 라인(DL2)과 선택적으로 연결되는 타단을 포함한다.

도 19의 상기 데이터 구동부(1600)를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법은 도 16의 표시 패널 구동 방법과 실질적으로 동일하다.

상기 제1 타겟 전압(VTAR1)에 의해 상기 제1 패널 로드 캐패시터(1321)에 충전된 전류를 상기 전하 공유 캐패시터(1631)에 공유하여 상기 전하 공유 캐패시터(1631)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 전하 공유 캐패시터(1631)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제1 데이터 라인(DL1)에 상기 제1 프리차지 전압을 충전한다.

또한, 상기 제2 타겟 전압(VTAR2)에 의해 상기 제2 패널 로드 캐패시터(1322)에 충전된 전류를 상기 전하 공유 캐패시터(1631)에 공유하여 상기 전하 공유 캐패시터(1631)를 상기 제1 아날로그 전압(QAVDD)으로 충전한다. 상기 제1 클럭 신호(CLK1)의 활성화에 응답하여, 상기 전하 공유 캐패시터(1631)에 충전된 상기 제1 아날로그 전압(QAVDD)을 이용하여 상기 제1 클럭 신호(CLK1)의 상기 펄스 폭에 상응하는 시간 동안 상기 제2 데이터 라인(DL2)에 상기 제2 프리차지 전압을 충전한다.

본 실시예에 따르면, 상기 데이터 구동부(1600)에 포함된 상기 전하 공유부(1630)가 상기 전하 공유 캐패시터(1631)만을 포함하므로, 상기 전하 공유부(1630)의 구조를 간단화할 수 있고, 상기 전하 공유부(1630)를 포함하는 상기 데이터 구동부(1600) 및 상기 표시 장치의 제조 비용을 감소시킬 수 있다.

이상에서 설명된 바와 같이, 표시 패널 구동 방법, 이를 수행하기 위한 표시 패널 구동 장치 및 이 표시 패널 구동 장치를 포함하는 표시 장치에 의하면, 영상 데이터의 영상 패턴을 분석하고, 데이터 구동부에 제공되는 클럭 신호의 펄스 폭을 상기 영상 패턴에 따라 제어한다. 그러므로, 상기 영상 패턴에 적응적으로 데이터 라인의 전하 공유 시간을 제어할 수 있고, 상기 영상 패턴에 적응적으로 상기 데이터 라인에 데이터 신호를 충전할 수 있으며, 이에 따라 상기 데이터 구동부의 전력 소모 및 발열을 감소시킬 수 있다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 700: 표시 장치
200, 1100, 1300: 표시 패널
300, 800, 1200, 1400, 1500, 1600: 데이터 구동부
400: 게이트 구동부 500, 900: 타이밍 제어부
600: 전압 제공부 510: 메모리
520, 920: 클럭 발생부 521, 921: 영상 패턴 분석부
523, 923: 제1 클럭 신호 발생부 525: 제2 클럭 신호 발생부
530: 데이터 시작 신호 발생부 540: 게이트 시작 신호 발생부
310: 쉬프트 레지스터 320: 직렬/병렬 변환부
330: 래치 340: 극성 제어부
350: 디지털/아날로그 변환부
360, 860, 1230, 1430, 1530, 1630: 전하 공유부
데이터 구동 집적 회로: 1210, 1410

Claims

영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력하는 단계; 및
상기 클럭 제어 신호에 응답하여, 표시 패널의 데이터 라인을 구동하는 데이터 구동부로 제공되는 클럭 신호의 펄스 폭을 제어하는 단계를 포함하는 표시 패널 구동 방법.
제1항에 있어서,
상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압을 충전하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
제2항에 있어서, 상기 클럭 신호가 제1 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제1 펄스 폭에 상응하는 제1 시간 동안 상기 프리차지 전압이 충전되고, 상기 클럭 신호가 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제2 펄스 폭에 상응하는 제2 시간 동안 상기 프리차지 전압이 충전되는 것을 특징으로 하는 표시 패널 구동 방법.
제2항에 있어서, 상기 클럭 신호가 제1 펄스 폭을 가지는 경우 상기 데이터 라인에는 제1 프리차지 전압이 충전되고, 상기 클럭 신호가 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압이 충전되는 것을 특징으로 하는 표시 패널 구동 방법.
제2항에 있어서,
상기 클럭 신호의 비활성화에 응답하여 상기 데이터 라인을 타겟 전압으로 충전하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
제5항에 있어서, 상기 데이터 라인에 상기 프리차지 전압을 충전하는 단계는,
상기 데이터 라인을 상기 타겟 전압으로 충전하는 단계;
상기 타겟 전압에 의해 상기 표시 패널의 로드 캐패시터에 충전된 전류를 전하 공유 캐패시터에 공유하여 상기 전하 공유 캐패시터를 아날로그 전압으로 충전하는 단계; 및
상기 아날로그 전압을 이용하여 상기 데이터 라인에 상기 프리차지 전압을 충전하는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
제1항에 있어서, 상기 클럭 신호의 펄스 폭을 제어하는 단계는,
상기 영상 패턴이 블랙 영상 또는 화이트 영상인 경우 상기 클럭 신호의 펄스 폭을 감소시키는 단계; 및
상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 클럭 신호의 펄스 폭을 증가시키는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
제1항에 있어서,
상기 영상 데이터의 상기 영상 패턴을 분석하여 상기 데이터 라인으로 인가되는 데이터 신호의 슬루 레이트(slew rate)를 제어하는 슬루 레이트 제어 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
제8항에 있어서,
상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압을 충전하는 단계; 및
상기 클럭 신호의 비활성화에 응답하여 상기 슬루 레이트 제어 신호를 기초로 상기 데이터 라인을 타겟 전압으로 충전하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력하는 영상 패턴 분석부;
상기 클럭 제어 신호에 응답하여 펄스 폭이 제어되는 클럭 신호를 출력하는 클럭 신호 발생부; 및
상기 클럭 신호에 응답하여 표시 패널의 데이터 라인을 구동하는 데이터 구동부를 포함하는 표시 패널 구동 장치.
제10항에 있어서, 상기 데이터 구동부는 상기 클럭 신호의 활성화에 응답하여 상기 데이터 라인에 프리차지 전압을 충전하는 것을 특징으로 하는 표시 패널 구동 장치.
제11항에 있어서, 상기 클럭 신호가 제1 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제1 펄스 폭에 상응하는 제1 시간 동안 상기 프리차지 전압이 충전되고, 상기 클럭 신호가 상기 제1 펄스 폭보다 큰 제2 펄스 폭을 가지는 경우 상기 데이터 라인에는 상기 제2 펄스 폭에 상응하는 제2 시간 동안 상기 프리차지 전압이 충전되는 것을 특징으로 하는 표시 패널 구동 방법.
제11항에 있어서, 상기 데이터 구동부는 상기 클럭 신호의 비활성화에 응답하여 상기 데이터 라인을 타겟 전압으로 충전하는 것을 특징으로 하는 표시 패널 구동 장치.
제13항에 있어서, 상기 데이터 구동부는 상기 데이터 라인을 상기 프리차지 전압으로 충전하는 전하 공유부 및 상기 데이터 라인을 상기 타겟 전압으로 충전하는 데이터 구동 집적 회로를 포함하고,
상기 전하 공유부는 상기 타겟 전압에 의해 상기 표시 패널의 로드 캐패시터에 충전된 전류를 공유하여 아날로그 전압으로 충전되는 전하 공유 캐패시터를 포함하며,
상기 데이터 구동 집적 회로는 상기 타겟 전압을 출력하는 증폭기 및 상기 증폭기 및 상기 전하 공유 캐패시터를 선택적으로 상기 표시 패널의 상기 데이터 라인에 연결하는 스위치를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
제14항에 있어서, 상기 전하 공유부는 상기 데이터 라인의 제1 데이터 라인과 선택적으로 연결되는 제1 전하 공유 캐패시터 및 상기 데이터 라인의 제2 데이터 라인과 선택적으로 연결되는 제2 전하 공유 캐패시터를 포함하고,
상기 데이터 구동 집적 회로는 상기 제1 데이터 라인에 제1 타겟 전압을 출력하는 제1 증폭기, 상기 제2 데이터 라인에 제2 타겟 전압을 출력하는 출력하는 제2 증폭기, 상기 제1 증폭기 및 상기 제1 전하 공유 캐패시터를 선택적으로 상기 제1 데이터 라인에 연결하는 제1 스위치, 및 상기 제2 증폭기 및 상기 제2 전하 공유 캐패시터를 선택적으로 상기 제2 데이터 라인에 연결하는 제2 스위치를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
제15항에 있어서, 상기 전하 공유부는, 상기 제1 전하 공유 캐패시터 및 상기 제2 전하 공유 캐패시터에 연결되고 상기 제1 데이터 라인에 선택적으로 연결되며 상기 제2 데이터 라인에 선택적으로 연결되는 제3 전하 공유 캐패시터를 더 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
제14항에 있어서, 상기 전하 공유 캐패시터는 상기 데이터 라인의 제1 데이터 라인에 선택적으로 연결되고 상기 제2 데이터 라인의 제2 데이터 라인에 선택적으로 연결되는 것을 특징으로 하는 표시 패널 구동 장치.
제10항에 있어서, 상기 클럭 신호 발생부는 상기 영상 패턴이 블랙 영상 또는 화이트 영상인 경우 상기 클럭 신호의 펄스 폭을 감소시키고 상기 영상 패턴이 블랙 및 화이트가 교대로 나타나는 스트라이프 패턴인 경우 상기 클럭 신호의 펄스 폭을 증가시키는 것을 특징으로 하는 표시 패널 구동 장치.
제10항에 있어서, 상기 영상 패턴 분석부는 상기 영상 데이터의 상기 영상 패턴을 분석하여 상기 데이터 구동부로 인가되는 데이터 신호의 슬루 레이트(slew rate)를 제어하는 슬루 레이트 제어 신호를 더 출력하는 것을 특징으로 하는 표시 패널 구동 장치.
영상 데이터에 기초한 데이터 신호를 수신하여 영상을 표시하는 표시 패널; 및 상기 영상 데이터의 영상 패턴을 분석하여 클럭 제어 신호를 출력하는 영상 패턴 분석부, 상기 클럭 제어 신호에 응답하여 펄스 폭이 제어되는 클럭 신호를 출력하는 클럭 신호 발생부, 및 상기 클럭 신호에 응답하여 상기 표시 패널의 데이터 라인을 구동하는 데이터 구동부를 포함하는 표시 패널 구동 장치를 포함하는 표시 장치.