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KR20140148456A - 벅 조정기의 외부 lc 필터에서의 피킹의 억제를 위한 시스템 및 방법 - Google Patents

벅 조정기의 외부 lc 필터에서의 피킹의 억제를 위한 시스템 및 방법 Download PDF

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KR20140148456A
KR20140148456A KR1020147030131A KR20147030131A KR20140148456A KR 20140148456 A KR20140148456 A KR 20140148456A KR 1020147030131 A KR1020147030131 A KR 1020147030131A KR 20147030131 A KR20147030131 A KR 20147030131A KR 20140148456 A KR20140148456 A KR 20140148456A
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퀄컴 인코포레이티드
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Abstract

벅 조정기에서 전압 피킹을 억제하기 위한 시스템들 및 방법들이 기재된다. 일 양상에서, 벅 조정기는, 펄싱된 신호를 생성하는 펄스-폭 변조기(30)(PWM); 펄싱된 신호에 응답하여 DC 전력 공급부(VDD)에 조정기를 선택적으로 접속시키고, 펄싱된 출력 DC 신호(Vo)를 출력하도록 동작가능한 스위치(110, 210); 펄싱된 출력 DC 신호(Vo)로부터 고주파수 잡음을 필터링 아웃하고, 조정된 출력 신호(Vbuck)를 생성하기 위한 필터(20, 120, 220); 기준 전압 신호(Vref)와 펄싱된 출력 DC 신호(Vo)를 비교하고, PWM(30)으로의 입력을 위한 에러 신호(Verr)를 생성하기 위한 적분기(40, 140, 240); 에러 피드백 신호(Verr_fb)fmf 생성하기 위해 필터링된 출력 신호(Vbuck)에서 기준 전압 신호(Vref)를 감산하도록 동작가능한 감산기(150); 및 필터링된 출력 신호(Vbuck)에서의 전압 피크들을 억제하기 위해, 펄스-폭 변조기(30)로의 입력을 위한 에러 신호(Verr)에 에러 피드백 신호(Verr_fb)를 부가하도록 동작가능한 가산기(160)를 포함한다.

Description

벅 조정기의 외부 LC 필터에서의 피킹의 억제를 위한 시스템 및 방법{SYSTEM AND METHOD FOR SUPPRESSION OF PEAKING IN AN EXTERNAL LC FILTER OF A BUCK REGULATOR}
35 U.S.C.§119 하의 우선권 주장
본 출원은 발명의 명칭이 "Damping of peaking in external LC filter for classD Buck regulator for classH PA"로 2012년 3월 30일자로 출원되었고, 본 발명의 양수인에게 양도되었으며, 이로써 본 명세서에 참조에 의해 명백히 포함되는 가출원 제61/618,476호를 우선권으로 주장한다.
본 발명은 일반적으로 전압 조정기 회로들에 관한 것으로, 더 상세하게는 벅 조정기의 외부 필터에서의 피킹(peaking)의 억제를 위한 시스템들 및 방법들에 관한 것이다.
스위치 모드 전력 공급부(Switched mode power supply)(SMPS)는 이용가능한 직류(DC) 레벨 전압을 다른 DC 레벨 전압으로 변환하는 것으로 당업계에 알려져 있다. SMPS는, 전류의 흐름을 출력 인덕터 내로 스위칭하여, 로드에 커플링된 출력 인덕터에 에너지를 선택적으로 저장함으로써, 조정된 DC 출력 전압을 로드에 제공한다. 벅 변환기는, MOSFET 트랜지스터들에 의해 통상적으로 제공되는 2개의 전력 스위치들을 포함하는 하나의 특정한 타입의 SMPS이다. 인덕터 플러스 커패시터 (LC) 필터는 출력 전압의 리플(ripple)을 감소시키기 위해 사용된다. 펄스 폭 변조(PWM) 제어 회로는, 출력 인덕터에서의 전류의 흐름을 제어하기 위한 대안적인 방식으로 전력 스위치들의 게이팅(gating)을 제어하기 위해 사용된다. PWM 제어 회로는, 변화하는 로드 조건들에 응답하여 전력 스위치들에 적용된 듀티 사이클을 조절하기 위해 출력 전압 및/또는 전류 레벨을 반영하는 피드백 신호들을 사용한다.
일반적으로, 벅 조정기들은 높은 효율성을 가지며 클래스 H 전력 증폭기(PA)와 같은 오디오 PA들에 대한 전력을 조정하기 위해 종종 사용된다. 벅 조정기는, PA의 오디오 입력 신호에 의하여 지속적으로 변하는 포락선을 갖는 공급 전압을 생성한다. 벅 조정기는, 높은 오디오 입력 신호 진폭들에 대해, 펄스-폭 변조(PWM) 모드로서 또한 알려진 클래스 D 모드에서 통상적으로 동작한다. 벅 조정기는, 더 낮은 오디오 입력 신호들에 대해, 통상적으로 펄스-주파수 변조(PFM) 모드로 스위칭한다. 벅 조정기는, 오디오 애플리케이션들에서, 벅 조정기에 의해 생성된 펄싱된 DC 신호의 고-주파수 컴포넌트들을 필터링 아웃하기 위한 약 62KHz의 공진 주파수(Fres)를 갖는 외부 저역 LC 필터(예를 들어, L=3uH C=2.2uF)를 통상적으로 포함한다. 그러나, 벅 조정기의 모드 스위칭 동안 Fres에 근접한 입력 오디오 신호들이 LC 필터로 인젝팅(inject)되면, 필터 출력은 피킹을 나타낼 수도 있는데, 이는 통상적인 오디오 애플리케이션들에 대해 바람직하지 않다. 따라서, 벅 조정기의 LC 필터에서의 출력 전압 피킹을 억제하기 위한 메커니즘에 대한 필요성이 존재한다.
다음은 벅 조정기의 LC 필터에서의 출력 전압 피킹을 억제하기 위한 메커니즘들의 하나 또는 그 초과의 양상들의 간략화된 개요를 제시한다. 이 개요는 본 발명의 모든 고려된 양상들의 포괄적인 개관이 아니며, 본 발명의 핵심 또는 중대한 엘리먼트들을 식별하거나 본 발명의 임의의 양상들 또는 모든 양상들의 범위를 기술하도록 의도되지는 않는다. 그것의 유일한 목적은 후에 제시되는 더 상세한 설명에 대한 서두로서 간략화된 형태로 하나 또는 그 초과의 양상들의 몇몇 개념들을 제시하기 위해서이다.
일반적으로, 종래의 벅 조정기는, 외부 LC 필터에서의 피킹을 억제하고 조정기의 세틀링(settling) 시간을 감소시키는 내부 에러 피드백 루프를 포함하도록 변형될 수도 있다. 일 양상에서, 변형된 벅 조정기 회로는, 펄스-폭 변조된 신호를 생성하도록 동작가능한 펄스-폭 변조기(PWM); 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 회로를 선택적으로 접속시키고, 펄싱된 출력 DC 신호를 출력하도록 동작가능한 스위치; 공진 주파수를 갖는 필터 ― 필터는, 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하기 위해 스위치에 커플링되며, 조정된 출력 신호를 생성함 ―; 기준 전압 신호와 펄싱된 출력 DC 신호를 비교하고 펄스-폭 변조기로의 입력을 위한 에러 신호를 생성하도록 동작가능한 적분기; 에러 피드백 신호를 생성하기 위해 필터링된 출력 신호에서 기준 전압 신호를 감산하도록 동작가능한 감산기; 및 필터의 공진 주파수에 인접한 주파수에서 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 펄스-폭 변조기로의 입력을 위한 에러 신호에 에러 피드백 신호를 부가하도록 구성되는 가산기를 포함한다.
다른 양상에서, 변형된 벅 조정기 회로는, 펄스-폭 변조된 신호를 생성하도록 동작가능한 펄스-폭 변조기; 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 회로를 선택적으로 접속시키고 펄싱된 출력 DC 신호를 출력하도록 동작가능한 스위치; 공진 주파수를 갖는 필터 ― 필터는, 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하기 위해 스위치에 커플링되며, 조정된 출력 신호를 생성함 ―; 에러 신호를 생성하기 위해 기준 전압 신호와 펄싱된 출력 DC 신호를 비교하고, 필터링된 출력 신호에서 기준 전압 신호를 감산하며, 필터의 공진 주파수에 인접한 주파수에서 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 펄스-폭 변조기로의 입력에 대한 에러 신호에 차이 신호(difference signal)를 부가하도록 동작가능한 적분기를 포함한다.
또 다른 양상에서, 상술된 벅 조정기들을 사용하여 전력 공급부 전압을 조정하기 위한 방법은, 펄스-폭 변조된 신호를 생성하는 단계; 펄싱된 출력 DC 신호를 출력하기 위해 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 선택적으로 접속하는 단계; 조정된 출력 신호를 생성하기 위해 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하는 단계; 에러 신호를 생성하기 위해 기준 전압 신호와 펄싱된 출력 DC 신호를 비교하는 단계; 에러 피드백 신호를 생성하기 위해 필터링된 출력 신호에서 기준 전압 신호를 감산하는 단계; 및 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 에러 신호에 에러 피드백 신호를 부가하는 단계를 포함한다.
상술한 목적 및 관련된 목적의 달성을 위해, 하나 또는 그 초과의 양상들은, 아래에서 완전히 설명되고 특히 청구항들에서 지적되는 특성들을 포함한다. 다음의 설명 및 첨부된 도면들은 하나 또는 그 초과의 양상들의 특정한 예시적인 특성들을 상세히 기재한다. 그러나, 이들 특성들은, 다양한 양상들의 원리들이 이용될 수도 있는 다양한 방식들 중 단지 몇몇 만을 표시하며, 이러한 설명은 모든 그러한 양상들 및 그들의 등가물들을 포함하도록 의도된다.
본 발명의 기재된 양상들은, 첨부된 도면들과 함께 아래에서 설명되고, 기재된 양상들을 제한하는 것이 아니라 예시하도록 제공될 것이며, 여기서 동일한 지정들은 동일한 엘리먼트들을 나타낸다.
도 1은, 본 발명의 일 양상에 따른, 변형된 벅 조정기 회로의 폐쇄 루프 응답 다이어그램의 도면이다.
도 2는 변형된 벅 조정기 회로의 출력 신호에서의 피킹의 억제를 도시하는 보드 선도(bode diagram)이다.
도 3은 변형된 벅 조정기 회로의 에러 피드백 루프의 이득의 기능으로서 피킹 억제의 크기에서의 변화들을 도시하는 보드 선도이다.
도 4는 변형된 벅 조정기 회로의 일 양상의 도면이다.
도 5는 변형된 벅 조정기 회로의 다른 양상의 도면이다.
도 6은, 본 발명의 일 양상에 따른, 변형된 벅 조정기 회로를 사용하여 전력 공급부 전압을 조정하기 위한 예시적인 방법의 도면이다.
벅 조정기의 외부 LC 필터에서의 피킹을 억제하기 위한 시스템들 및 방법들이 기재된다. 일 양상에서, 종래 벅 조정기는, 외부 LC 필터에서의 피킹을 억제하고 조정기의 세틀링 시간을 감소시키는 내부 에러 피드백 루프를 포함하도록 변형될 수도 있다. 도 1은, 본 발명의 일 양상에 따른 변형된 벅 조정기 회로의 폐쇄 루프 응답 다이어그램(10)을 도시한다. 특히, 벅 조정기의 출력 신호 Vbuck에서의 피킹을 억제하기 위해, 출력 신호 Vbuck은, 에러 피드백 루프(15)를 통해 피드백되고, 기준 전압 Vref에서 감산되고, 이득 제어 회로(50)를 사용하여 조절되며, 그리고 벅 조정기의 표준 에러 루프(35)를 통해 생성되는 에러 신호 Verr에 부가된다. 새로운 에러 피드백 루프(15)는, 출력 전압 Vbuck에서의 피킹의 실질적 댐핑(damping)을 용이하게 한다. 가변 이득 제어 회로(50)는, 에러 피드백 신호 Verr_fb의 크기 및 대응하는 피크 댐핑의 크기를 조절한다.
도 1의 폐쇄 루프 응답 다이어그램은, 본 발명의 일 양상에 따른 다음의 폐쇄 루프 응답 함수에 의해 표현될 수 있다.
Figure pct00001
도 1 및 상기 표현에서, BW(40)는 적분기의 이득이다. Kpwm(30)은 펄스 폭 변조기의 이득이다. L은 필터(20)의 인덕터 값이다. C는 필터(20)의 커패시터 값이다. 이득(50)은 에러 피드백 루프(15)의 가변 이득이며, 이 값은, 예를 들어 2부터 6까지 변할 수 있다. 일 양상에서, 6으로 셋팅된 이득은 필터(20)의 공진 주파수에 인접한 주파수에서 전압 피킹을 효율적으로 댐핑시키기에 충분할 것이다. 도 2는, 변형된 벅 조정기의 출력 신호 Vbuck의 주파수 응답을 도시하는 보드 그래프를 도시한다. 그래프로부터 관측될 수 있는 바와 같이, 출력 신호 Vbuck(중앙 플롯)에서의 피킹은 효과적으로 억제된다. 도 3은, 에러 피드백 루프(15)의 이득의 기능으로서 피킹 억제의 크기에서의 변화들을 도시한다. 상단 그래프로부터 관측될 수 있는 바와 같이, 2부터 6까지의 이득 값에서의 증가는 피킹의 억제를 증가시킨다.
다른 양상에서, 도 1에 도시된 변형된 벅 조정기들의 폐쇄 루프 응답은 다음의 폐쇄 루프 응답 함수에 의해 표현될 수 있다.
Figure pct00002
Figure pct00003
상기 표현에서, 이득은 시스템의 피킹을 효율적으로 댐핑시키기 위해 6으로 셋팅될 수 있다.
도 4는 클래스 H 오디오 전력 증폭기를 제어하기 위한 변형된 벅 조정기 회로(100)의 일 예시적인 실시예를 도시한다. 벅 조정기(100)는 클래스 D 스위치 모드 전력 공급부(SMPS)로서 동작하도록 구성된다. 벅 조정기 회로(100)는, DC 전력 공급부 VDD에 회로(100)를 선택적으로 접속시키기 위한 스위치(110)를 포함하고, 그 스위치는 펄싱된 출력 DC 신호 Vo를 생성하도록 동작가능하다. 스위치(110)는 상보형 MOSFET들의 쌍으로서 구현될 수도 있다. 펄싱된 출력 DC 신호 Vo는 요구된 출력 전압과 실질적으로 동일한 평균 값을 갖는다. 회로(100)는, 스위치(110)의 동작을 제어하기 위한, 펄스-폭 변조된 신호를 제공하도록 동작가능한 펄스-폭 변조기(PWM)(130)를 추가적으로 포함한다. PWM(130)은 스위치(110)의 동작을 제어함으로써 펄싱된 출력 신호 Vo의 듀티 사이클을 변화시킨다. 회로(130)는 표준 BBM(break-before-make) 회로(135)를 선택적으로 포함할 수도 있으며, 그 BBM 회로는 스위치(110)의 더 매끄러운 동작을 용이하게 한다. 회로(100)는, 피드백 신호 Vfb로서 펄싱된 출력 신호 Vo, 및 기준 신호 Vref를 수신하도록 동작가능한 적분기(140)를 추가적으로 포함한다. 적분기(140)는 기준 신호 Vref와 펄싱된 출력 신호 Vo를 비교하며, 펄싱된 출력 신호 Vo의 듀티 사이클을 기준 전압 Vref와 동일하게 유지하기 위해 PWM(130)에 에러 신호 Verr을 출력한다. 회로(100)는, 펄싱된 출력 신호 Vo로부터 원하지 않은 펄싱된 주파수 컴포넌트들을 제거하고 PA에 대한 필터링된 DC 출력 신호 Vbuck을 생성하기 위해, 스위치(110)에 커플링된 LC 필터(120)를 추가적으로 포함한다. 필터(120)는 일련의 인덕터들, 및 션트(shunt) 커패시터를 포함한다.
벅 조정기 회로의 모드 스위칭 동안, 필터(120)에 의해 생성된 필터링된 DC출력 신호 Vbuck에서의 가능한 피킹을 억제하기 위해, 회로(100)는 본 발명의 일 실시예에 따라 감산기(150) 및 가산기(160)를 포함하는 댐핑 피드백 회로를 추가적으로 포함한다. 감산기(150)는, 필터링된 DC 출력 신호 Vbuck 및 기준 신호 Vref를 수신하고 감산하여 에러 피드백 신호 Verr_fb를 생성한다. 그 후, 결과로 생긴 에러 피드백 신호 Verr_fb는 가산기(160)에서 에러 신호 Verr에 부가되며, 가산기에 의해 벅 조정기 회로(100)의 모드 스위칭 동안 필터링된 DC 출력 신호 Vbuck에서의 전압 피킹을 실질적으로 댐핑시킨다. 일 양상에서, 감산기(150)는 차동 미러 증폭기로서 구현될 수도 있다. 일 양상에서, 가산기(160)는 반전 증폭기로서 구현될 수도 있다. 가산기(160)는, 에러 피드백 신호 Verr_fb의 크기 및 대응하는 피크 댐핑의 크기를 조절하기 위해 가변 이득 제어 회로를 포함할 수도 있다. 일 양상에서, 출력 전압 Vbuck에서의 피킹을 효과적으로 억제하기 위해, 다양한 회로 엘리먼트들의 값들이 다음과 같이 셋팅될 수 있다: Ri=200K, Rc=0.5*Ri, Ci=3.2p. 컴포넌트들의 다른 값들이 본 발명의 대안적인 양상들에서 사용될 수 있다.
도 5는 변형된 벅 조정기 회로(200)의 다른 예시적인 실시예를 도시한다. 회로(200)는 별개의 감산기 및 가산기를 갖지 않지만, 이들 컴포넌트들의 기능들은 적분기(240)에 의해 수행된다. 상세하게는, 적분기(240)는 필터링된 DC 출력 신호 Vbuck, 펄싱된 출력 신호 Vo 및 기준 신호 Vref를 수신한다. 필터링된 DC 출력 신호 및 여분의(extra) Vref 신호들은 도 4의 적분기(140)의 연산증폭기 입력에 용량성으로 커플링된다. 용량성 커플링된 입력 및 용량성 커플링된 피드백을 갖는 연산증폭기는, 이득이 (이득Ci/Ci)*(Vbuck-Vref)에 의해 주어지는 이득 증폭기로서 작동하며, 이는 분자 및 분모에서 Ci를 상쇄한 후 이득*(Vbuck-Vref)로 간략화될 수 있다. 이러한 용량성 커플링된 브랜치를 적분기에 부가하는 효과는, 도 4의 에러 피드백 루프를 구현하고 적분기 출력의 상단에 그것의 출력을 부가하는 것과 등가이다. 에러 피드백 경로의 이득들은 가변 커패시턴스들 이득*Ci를 사용하여 조절될 수 있다. 피킹을 억제하기 위한 이득의 통상적인 값은 대략 5이다. 적분기(240)는, 벅 조정기 회로(200)의 필터링된 DC 출력 신호 Vbuck의 피킹 아티팩트들을 실질적으로 억제할 에러 신호 Verr을 PWM(230)에 출력한다. 일 양상에서, 출력 전압 Vbuck에서의 피킹을 효과적으로 억제하기 위한 다양한 회로 엘리먼트들의 값들은 다음과 같이 셋팅될 수 있다: Ri=200K, Rc=0.5*Ri, Ci=3.2p, 및 이득=5. 컴포넌트들의 다른 값들이 대안적인 양상들에서 사용될 수 있다.
도 6은 본 발명의 일 양상에 따른, 변형된 벅 조정기 회로를 사용하여 전력 공급부 전압에서의 피킹을 억제하기 위한 일 예시적인 방법의 도면이다. 단계(410)에서, 변형된 벅 조정기의 PWM은, 트랜지스터 스위치들의 동작을 제어하는 펄스-폭 변형된 신호를 생성한다. 단계(420)에서, PWM 신호의 제어 하의 스위치들은 DC 전력 공급부에 벅 조정기 회로를 선택적으로 접속시키며, LC 필터에 펄싱된 출력 DC 신호 Vo를 출력한다. 단계(430)에서, LC 필터는, 조정된 출력 신호 Vbuck을 생성하기 위해, 펄싱된 출력 DC 신호 Vo로부터 고주파수 잡음을 필터링 아웃한다. 단계(440)에서, 적분기는 기준 신호 Vref와 펄싱된 출력 신호 Vo를 비교하며, 펄싱된 출력 신호 Vo의 듀티 사이클을 기준 전압 Vref와 동일하게 유지하기 위해 PWM에 에러 신호 Verr을 출력한다. 단계(450)에서, 감산기는, 에러 피드백 신호 Verr_fb를 생성하기 위해, 필터링된 출력 신호에서 기준 전압 신호를 감산한다. 단계(460)에서, 가산기는, 필터링된 출력 신호 Vbuck에서의 전압 피크들을 억제하기 위해, 에러 신호 Verr에 에러 피드백 신호 Verr_fb를 부가한다.
본 명세서에 설명된 양상들은, 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 또는 이들의 임의의 결합으로 구현될 수도 있음이 이해될 것이다. 하드웨어 구현에 대해, 프로세싱 유닛들은, 하나 또는 그 초과의 주문형 집적 회로(ASIC)들, 디지털 신호 프로세서(DSP)들, 디지털 신호 프로세싱 디바이스(DSPD)들, 프로그래밍가능 로직 디바이스(PLD)들, 필드 프로그래밍가능 게이트 어레이(FPGA)들, 프로세서들, 제어기들, 마이크로-제어기들, 마이크로프로세서들, 본 명세서에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 또는 이들의 결합 내에 구현될 수 있다.
양상들이 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드, 프로그램 코드 또는 코드 세그먼트들로 구현되는 경우, 그들은 저장 컴포넌트와 같은 머신-판독가능 매체에 저장될 수 있다. 코드 세그먼트는, 절차, 함수, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 패키지, 클래스, 또는 명령들, 데이터 구조들, 또는 프로그램 세그먼트들의 결합을 표현할 수 있다. 코드 세그먼트는, 정보, 데이터, 인수들, 파라미터들, 또는 메모리 컨텐츠들을 전달하고 그리고/또는 수신함으로써, 다른 코드 세그먼트 또는 하드웨어 회로에 커플링될 수 있다. 정보, 인수들, 파라미터들, 데이터 등은, 메모리 공유, 메시지 전달, 토근 전달, 네트워크 송신 등을 포함하는 임의의 적절한 수단을 사용하여 전달, 포워딩, 또는 송신될 수 있다.
소프트웨어 구현에 대해, 본 명세서에 설명된 기술들은, 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수 있다. 소프트웨어 코드들은 메모리 유닛들에 저장되고 프로세서들에 의해 실행될 수 있다. 메모리 유닛은 프로세서 내부에 또는 프로세서 외부에 구현될 수 있으며, 이 경우, 메모리 유닛은 당업계에 알려진 다양한 수단을 통해 프로세서에 통신상으로 커플링될 수 있다.
본 명세서에 기재된 양상들과 관련하여 설명된 다양한 예시적인 로직들, 로직 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다. 부가적으로, 적어도 하나의 프로세서는, 상술된 단계들 및/또는 동작들 중 하나 또는 그 초과를 수행하도록 동작가능한 하나 또는 그 초과의 모듈들을 포함할 수도 있다.
추가적으로, 본 명세서에 기재된 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들 및/또는 동작들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링될 수도 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 추가적으로, 몇몇 양상들에서, 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. 부가적으로, ASIC은 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내의 별개의 컴포넌트들로서 상주할 수도 있다. 부가적으로, 몇몇 양상들에서, 방법들 또는 알고리즘의 단계들 및/또는 동작들은, 컴퓨터 프로그램 물건에 포함될 수도 있는, 머신 판독가능 매체 및/또는 컴퓨터 판독가능 매체 상의 코드들 및/또는 명령들 중 하나 또는 이들의 임의의 결합 또는 세트로서 상주할 수도 있다.
하나 또는 그 초과의 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수도 있다. 소프트웨어에서 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터-판독가능 매체들은, 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하여 컴퓨터 저장 매체들 및 통신 매체들 둘 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송하거나 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에 사용되는 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(digital versatile disc)(DVD), 플로피 디스크(disk) 및 blu-ray 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 일반적으로 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
전술한 개시가 예시적인 양상들을 설명하지만, 다양한 변화들 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 설명된 양상들의 범위를 벗어나지 않으면서 본 명세서에서 행해질 수 있음을 유의한다. 또한, 설명된 양상들의 엘리먼트들이 단수로 설명되거나 청구될 수도 있지만, 단수로의 제한이 명시적으로 언급되지 않으면 복수가 고려된다. 부가적으로, 달리 언급되지 않으면, 임의의 양상의 전부 또는 일부는 임의의 다른 양상의 전부 또는 일부와 함께 이용될 수도 있다.

Claims (15)

  1. 전력 조정기 회로로서,
    펄스-폭 변조된 신호를 생성하도록 동작가능한 펄스-폭 변조기;
    상기 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 상기 회로를 선택적으로 접속시키고, 펄싱된 출력 DC 신호를 출력하도록 동작가능한 스위치;
    공진 주파수를 갖는 필터 ― 상기 필터는, 상기 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하기 위해 상기 스위치에 커플링되고, 조정된 출력 신호를 생성함 ―;
    기준 전압 신호와 상기 펄싱된 출력 DC 신호를 비교하고, 상기 펄스-폭 변조기로의 입력을 위한 에러 신호를 생성하도록 동작가능한 적분기;
    에러 피드백 신호를 생성하기 위해 필터링된 출력 신호에서 상기 기준 전압 신호를 감산하도록 동작가능한 감산기; 및
    상기 필터의 공진 주파수에 인접한 주파수에서 상기 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해, 상기 펄스-폭 변조기로의 입력을 위한 에러 신호에 상기 에러 피드백 신호를 부가하도록 동작가능한 가산기를 포함하는, 전력 조정기 회로.
  2. 제 1 항에 있어서,
    상기 감산기는 가변 이득을 갖는 차동 미러 증폭기를 포함하며, 상기 증폭기의 상기 이득의 변화는 상기 필터링된 출력 신호에서의 전압 피크들의 억제의 크기를 제어하는, 전력 조정기 회로.
  3. 제 1 항에 있어서,
    상기 스위치는 상보형 MOSFET들의 쌍을 포함하는, 전력 조정기 회로.
  4. 제 1 항에 있어서,
    상기 필터는 약 62KHz의 공진 주파수를 갖는 저역 LC 필터를 포함하는, 전력 조정기 회로.
  5. 제 1 항에 있어서,
    상기 회로는 클래스 D 스위치 모드 전력 공급부인, 전력 조정기 회로.
  6. 제 1 항에 있어서,
    상기 회로는, 고전력 신호들에 대해 펄스-폭 변조 모드에서 동작하고, 저전력 신호들에 대해 펄스-주파수 변조 모드에서 동작하는, 전력 조정기 회로.
  7. 전력 조정기 회로로서,
    펄스-폭 변조된 신호를 생성하도록 동작가능한 펄스-폭 변조기;
    상기 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 상기 회로를 선택적으로 접속시키고, 펄싱된 출력 DC 신호를 출력하도록 동작가능한 스위치;
    공진 주파수를 갖는 필터 ― 상기 필터는 상기 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하기 위해 상기 스위치에 커플링되고, 조정된 출력 신호를 생성함 ―;
    에러 신호를 생성하기 위해 기준 전압 신호와 상기 펄싱된 출력 DC 신호를 비교하고, 필터링된 출력 신호에서 상기 기준 전압을 감산하며, 상기 필터의 공진 주파수에 인접한 주파수에서 상기 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 상기 펄스-폭 변조기로의 입력을 위한 에러 신호에 차이 신호(difference signal)를 부가하도록 동작가능한 적분기를 포함하는, 전력 조정기 회로.
  8. 제 7 항에 있어서,
    상기 적분기는, 상기 필터링된 출력 신호 및 기준 신호 중 적어도 하나의 이득을 증가시키기 위해 적어도 하나의 가변 커패시터를 더 포함하는, 전력 조정기 회로.
  9. 제 7 항에 있어서,
    상기 스위치는 상보형 MOSFET들의 쌍을 포함하는, 전력 조정기 회로.
  10. 제 7 항에 있어서,
    상기 필터는 약 62KHz의 공진 주파수를 갖는 저역 LC 필터를 포함하는, 전력 조정기 회로.
  11. 제 7 항에 있어서,
    상기 회로는 클래스 D 스위치 모드 전력 공급부인, 전력 조정기 회로.
  12. 제 7 항에 있어서,
    상기 회로는, 고전력 신호들에 대해 펄스-폭 변조 모드에서 동작하고, 저전력 신호들에 대해 펄스-주파수 변조 모드에서 동작하는, 전력 조정기 회로.
  13. 전력 공급부의 출력을 조정하기 위한 방법으로서,
    펄스-폭 변조된 신호를 생성하는 단계;
    펄싱된 출력 DC 신호를 출력하기 위해 상기 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 선택적으로 접속하는 단계;
    조정된 출력 신호를 생성하기 위해 상기 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하는 단계;
    에러 신호를 생성하기 위해 기준 전압 신호와 상기 펄싱된 출력 DC 신호를 비교하는 단계;
    에러 피드백 신호를 생성하기 위해 필터링된 출력 신호에서 상기 기준 전압 신호를 감산하는 단계; 및
    상기 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 상기 에러 신호에 상기 에러 피드백 신호를 부가하는 단계를 포함하는, 전력 공급부의 출력을 조정하기 위한 방법.
  14. 전력 공급부의 출력을 조정하기 위한 컴퓨터 프로그램 물건으로서,
    컴퓨터-판독가능 매체를 포함하며,
    상기 컴퓨터-판독가능 매체는,
    펄스-폭 변조기로 하여금 펄스-폭 변조된 신호를 생성하게 하기 위한 제 1 세트의 코드들;
    스위치로 하여금 펄싱된 출력 DC를 출력하기 위해 상기 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 선택적으로 접속하게 하기 위한 제 2 세트의 코드들;
    필터로 하여금 조정된 출력 신호를 생성하기 위해 상기 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하게 하기 위한 제 3 세트의 코드들;
    적분기로 하여금 에러 신호를 생성하기 위해 기준 전압 신호와 상기 펄싱된 출력 DC 신호를 비교하게 하기 위한 제 4 세트의 코드들;
    감산기로 하여금, 에러 피드백 신호를 생성하기 위해, 필터링된 출력 신호에서 상기 기준 전압 신호를 감산하게 하기 위한 제 5 세트의 코드들; 및
    가산기로 하여금 상기 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 상기 에러 신호에 상기 에러 피드백 신호를 부가하게 하기 위한 제 6 세트의 코드들을 포함하는,
    전력 공급부의 출력을 조정하기 위한 컴퓨터 프로그램 물건.
  15. 전력 공급부의 출력을 조정하기 위한 장치로서,
    펄스-폭 변조된 신호를 생성하기 위한 수단;
    펄싱된 출력 DC 신호를 출력하기 위해 상기 펄스-폭 변조된 신호에 응답하여 DC 전력 공급부에 선택적으로 접속하기 위한 수단;
    조정된 출력 신호를 생성하기 위해 상기 펄싱된 출력 DC 신호로부터 고주파수 잡음을 필터링 아웃하기 위한 수단;
    에러 신호를 생성하기 위해 기준 전압 신호와 상기 펄싱된 출력 DC 신호를 비교하기 위한 수단;
    에러 피드백 신호를 생성하기 위해, 필터링된 출력 신호에서 상기 기준 전압 신호를 감산하기 위한 수단; 및
    상기 필터링된 출력 신호에서의 전압 피크들을 실질적으로 억제하기 위해 상기 에러 신호에 상기 에러 피드백 신호를 부가하기 윈한 수단을 포함하는, 전력 공급부의 출력을 조정하기 위한 장치.
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