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KR20140117840A - Nitride semiconductor device having mixed junction drain and manufacturing method thereof - Google Patents

Nitride semiconductor device having mixed junction drain and manufacturing method thereof Download PDF

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KR20140117840A
KR20140117840A KR1020130032632A KR20130032632A KR20140117840A KR 20140117840 A KR20140117840 A KR 20140117840A KR 1020130032632 A KR1020130032632 A KR 1020130032632A KR 20130032632 A KR20130032632 A KR 20130032632A KR 20140117840 A KR20140117840 A KR 20140117840A
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nitride semiconductor
semiconductor layer
forming
electrode
band gap
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정영도
곽준식
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서울반도체 주식회사
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Abstract

본 발명은 쇼트키 접합과 오믹 접합을 이용한 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법에 관한 것으로, 질화물 반도체 소자의 제조 방법은, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층을 형성하는 단계, 제1 질화물 반도체층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 단계, 제2 질화물 반도체층 상에 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 단계, 절연막의 높이와 같거나 낮은 높이로 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 단계, 제3 질화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계, 절연막을 제거하는 단계, 및 제2 질화물 반도체층 상의 게이트 영역에 게이트 전극을 형성하고, 드레인 전극과 접하며 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 리세스-드레인 쇼트키전극을 형성하는 단계를 포함한다.The present invention relates to a nitride semiconductor device having a mixed junction drain using Schottky junctions and ohmic junctions, and a method of fabricating the same, and a method of fabricating a nitride semiconductor device includes forming a first nitride semiconductor layer having a first energy band gap Forming a second nitride semiconductor layer having a second energy band gap on the first nitride semiconductor layer, forming a second nitride semiconductor layer having a first recessed pattern layer for forming a first trench on the second nitride semiconductor layer, Forming a re-growth third nitride semiconductor layer on the second nitride semiconductor layer at a height equal to or lower than the height of the insulating film; forming a source electrode and a drain electrode on the third nitride semiconductor layer; Forming a gate electrode in a gate region on the second nitride semiconductor layer, contacting the drain electrode, forming a first trench, In contact with the second nitride semiconductor layer exposed in the bottom recess - and forming a drain Schottky electrode.

Description

혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE HAVING MIXED JUNCTION DRAIN AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a nitride semiconductor device having a mixed junction drain, and a nitride semiconductor device having a mixed junction drain,

본 발명은 쇼트키 접합과 오믹 접합을 이용한 혼합 접합 드레인을 구비하는 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a nitride semiconductor device having a mixed junction drain using Schottky junction and Ohmic junction, and a method of manufacturing the same.

종래의 GaN 반도체를 이용한 전자 소자 대부분은, 도 1에 도시한 바와 같이, 언도프 GaN 등으로 구성된 제1 반도체층(101)과 AlGaN 등으로 구성된 제2 반도체층(102)의 적층 구조를 가진 반도체 기판상에 게이트 전극(104), 소스 전극(105) 및 드레인 전극(106)을 형성하고, 각 전극이 형성된 반도체 기판상에 패시베이션층(107)을 형성하는 공정을 통해 제조된다.Most of electronic devices using conventional GaN semiconductors have a structure in which a first semiconductor layer 101 made of undoped GaN or the like and a second semiconductor layer 102 made of AlGaN or the like A step of forming a gate electrode 104, a source electrode 105 and a drain electrode 106 on a substrate and forming a passivation layer 107 on a semiconductor substrate on which each electrode is formed.

또한, 종래의 GaN 반도체를 이용한 전자 소자는, 트렌치(103)를 통해 이종접합된 두 반도체층(101, 102)의 계면에 인접하게 게이트 전극(104)을 배치함으로써, 계면 부근에 형성되는 2DEG(Two dimensional electron gas) 채널에 불연속 영역을 형성하여 GaN 전자 소자에 노멀리 오프(Normally off) 특성을 부여한다.The conventional electronic device using a GaN semiconductor has a structure in which the gate electrode 104 is disposed adjacent to the interface between the two semiconductor layers 101 and 102 which are bonded to each other through the trench 103 to form a 2DEG Two-dimensional electron gas) channel to form a discontinuous region to impart a normally off characteristic to the GaN electronic device.

그러나, 전술한 종래의 노멀리 오프 타입의 GaN 전자 소자는, 반도체층(102)과 오믹 접합하는 소스 전극(105) 및 드레인 전극(106)에 의해 기본적으로 소스 전극(105)과 드레인 전극(106) 사이에 양방향으로 전류가 흐르는 구조를 가진다.However, the conventional normally off type GaN electronic device is basically composed of the source electrode 105 and the drain electrode 106 by the source electrode 105 and the drain electrode 106 which are ohmic-bonded to the semiconductor layer 102 And the current flows in both directions.

따라서, 종래의 일반적인 GaN 전자 소자는, 소스 전극(105)에 포지티브 바이어스가 인가될 때 소스 전극(105)에서 드레인 전극(106)으로 원하지 않는 전류가 흐르게 되고, 그에 의해 드레인 전극(106)에 연결된 회로나 소자가 손상되는 문제가 있다.Therefore, in the conventional general GaN electronic device, an undesired current flows from the source electrode 105 to the drain electrode 106 when a positive bias is applied to the source electrode 105, thereby connecting the drain electrode 106 There is a problem that the circuit or the device is damaged.

또한, 종래의 게이트 리세스 구조의 GaN 전자 소자는, 노멀리 오프 특성 구현을 위해 수십 나노미터(㎚)를 식각하여 트렌치를 형성하기 때문에 소자 신뢰성이 낮고, 양산 시 트랜지스터 소자별로 특성 편차가 심해 수율이 저하되는 문제가 있다. 또한, 플라즈마 손상에 의해 2DEG 특성이 저하되는 전류붕괴 현상을 가속화하는 문제가 있다.In addition, since the GaN electronic device of the conventional gate recess structure forms a trench by etching a few tens of nanometers (nm) in order to realize a normally off characteristic, the device reliability is low, Is lowered. Further, there is a problem of accelerating the current collapse phenomenon in which the 2DEG characteristic is deteriorated by the plasma damage.

이러한 종래 기술의 문제를 해결하기 위한 또 다른 종래 기술로서는, 드레인 전극(106)의 외부 단자에 별도의 다이오드를 연결하는 것이다. 그러나, 드레인 전극(106)의 외부 단자에 별도의 다이오드를 연결하는 것은 회로 설계상의 비용 증가와 외부 다이오드에 의한 전압 강하로 인한 전력 손실 등의 문제가 발생한다.Another conventional technique for solving the problems of the prior art is to connect a separate diode to the external terminal of the drain electrode 106. [ However, connecting a separate diode to the external terminal of the drain electrode 106 causes problems such as an increase in cost in circuit design and a power loss due to a voltage drop due to an external diode.

또한, 다른 종래 기술에서는, 반도체 기판의 AlGaN 반도체층(102)과 쇼트키(Schottky) 접합하도록 쇼트키 금속과 오믹 금속을 혼합하여 사용함으로써 쇼트키 턴온 전압을 낮춘 드레인 전극(106)을 형성하고, 그에 의해 전술한 역방향 전류를 방지한다.In another conventional technique, a Schottky metal and an ohmic metal are mixed with Schottky junction with the AlGaN semiconductor layer 102 of the semiconductor substrate to form a drain electrode 106 having a lower Schottky turn-on voltage, Thereby preventing the above-described reverse current.

그러나, 드레인 금속을 쇼트키 금속으로 변경하여 드레인 전극에 쇼트키 다이오드가 연결되도록 GaN 전자소자를 제조하면, 드레인 바이어스가 쇼트키 다이오드 턴온 전압 이하인 상태에서 게이트에 포지티브 바이어스가 인가되어도 오프 상태의 동작을 유지하는 문제 즉, 스위칭 특성 저하의 문제가 발생하며, 게다가 외부 다이오드를 연결하는 방법과 동일한 전압 강하로 인하여 전력 손실 등의 문제가 발생한다.
However, when a GaN electronic device is manufactured such that the drain metal is changed to a Schottky metal and the Schottky diode is connected to the drain electrode, even if a positive bias is applied to the gate while the drain bias is lower than the Schottky diode turn- There arises a problem of deterioration of the switching characteristics, and further, problems such as power loss occur due to the voltage drop which is the same as the method of connecting the external diodes.

본 발명은 상기의 문제를 해결하기 위한 것으로, 본 발명에 따른 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체를 사용하는 반도체 소자에서 소스-드레인 간의 역방향 전류 차단 특성에 대한 신뢰성을 높이고 제조 공정의 편차를 줄여 양산성을 증대시키는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a nitride semiconductor device and a method of manufacturing the same, which can improve the reliability of reverse current blocking characteristics between a source and a drain in a semiconductor device using a nitride semiconductor, So as to increase the mass productivity.

본 발명의 실시예에 따른 질화물 반도체 소자 및 그 제조 방법은, 질화물 반도체를 사용하는 반도체 소자에서 노멀리 오프 특성과 역방향 전류 차단 특성을 고신뢰성 및 양산성 있게 확보하는 것을 목적으로 한다.
A nitride semiconductor device and a manufacturing method thereof according to embodiments of the present invention aim at securing a high reliability and a mass production of a normally off characteristic and a reverse current characteristic in a semiconductor device using a nitride semiconductor.

상기 기술적 과제를 해결하기 위하여 본 발명에 따른 질화물 반도체 소자의 제조 방법은, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층을 형성하는 제 1 단계; 제1 질화물 반도체층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 제 2 단계; 제2 질화물 반도체층 상에 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 제 3 단계; 절연막의 높이와 같거나 낮은 높이로 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 제 4 단계; 제3 질화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 제 5 단계; 절연막을 제거하는 제 6 단계; 및 제2 질화물 반도체층 상의 게이트 영역에 게이트 전극을 형성하고, 드레인 전극과 접하며 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 리세스-드레인 쇼트키전극을 형성하는 제 7 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a nitride semiconductor device, comprising: forming a first nitride semiconductor layer having a first energy bandgap; A second step of forming a second nitride semiconductor layer having a second energy band gap on the first nitride semiconductor layer; A third step of forming an insulating film of a predetermined pattern having a first recessed pattern layer for forming a first trench on the second nitride semiconductor layer; A fourth step of forming a regrown third nitride semiconductor layer on the second nitride semiconductor layer at a height equal to or lower than the height of the insulating film; A fifth step of forming a source electrode and a drain electrode on the third nitride semiconductor layer; A sixth step of removing the insulating film; And a seventh step of forming a gate electrode on the gate region on the second nitride semiconductor layer and forming a recess-drain Schottky electrode in contact with the second nitride semiconductor layer exposed to the bottom of the first trench, .

본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층과 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 제2 질화물 반도체층을 형성하고, 제 4 단계는, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층의 접합에 의해 2DEG 채널이 형성되는 높이로 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.In the method for fabricating a nitride semiconductor device according to an embodiment of the present invention, the second step may include forming a two-dimensional electron (2DEG) structure by bonding the first nitride semiconductor layer and the second nitride semiconductor layer in a state where the gate electrode is not biased Gas channel is not formed, and the fourth step is a step of forming a first nitride semiconductor layer, a second nitride semiconductor layer and a third nitride semiconductor layer in a state where the gate electrode is not biased The third nitride semiconductor layer is formed at a height at which the 2DEG channel is formed.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 제1 에너지 밴드갭보다 큰 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 것을 특징으로 하고, 제 4 단계는, 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the second step is characterized by forming a second nitride semiconductor layer having a second energy band gap larger than the first energy band gap, The fourth step is characterized by forming a third nitride semiconductor layer having a third energy band gap larger than the first energy band gap.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 4 단계는, 제2 질화물 반도체층의 두께보다 두껍게 제3 질화물 반도체층을 형성하는 것을 특징으로 하고, 여기서 제3 질화물 반도체층은, 제2 에너지 밴드갭과 같은 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the fourth step is a step of forming a third nitride semiconductor layer thicker than the thickness of the second nitride semiconductor layer, Is characterized by having a third energy band gap such as a second energy band gap.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 4 단계는, 제2 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the fourth step is characterized by forming a third nitride semiconductor layer having a third energy band gap larger than the second energy band gap.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제1 질화물 반도체층은, GaN이고, 제2 질화물 반도체층 및 제3 질화물 반도체층은 AlxGa1-xN이고, 여기서, 제3 질화물 반도체층의 알루미늄(Al) 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the first nitride semiconductor layer is GaN, the second nitride semiconductor layer and the third nitride semiconductor layer are Al x Ga 1-x N, And the aluminum (Al) composition ratio of the third nitride semiconductor layer is larger than the aluminum composition ratio of the second nitride semiconductor layer.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 2 단계는, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하인 제2 질화물 반도체층을 형성하는 것을 특징으로 하고, 제 4 단계는, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 제3 질화물 반도체층을 형성하는 것을 특징으로 한다.In the second method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the second step is a step of forming a second nitride semiconductor layer having an aluminum composition ratio of 5% or more and less than 25% and a height of 3 nm or more and 15 nm or less And the fourth step is characterized in that a third nitride semiconductor layer having an aluminum composition ratio of 15% or more and 100% or less and a height of 5 nm or more and 30 nm or less is formed.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 3 단계는, 제1 리세스 패턴층과 함께 제2 트렌치의 형성을 위한 제2 리세스 패턴층을 갖는 절연막을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the third step may include forming an insulating film having a second recessed pattern layer for forming a second trench together with a first recessed pattern layer .

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 7 단계는, 리세스-드레인 쇼트키전극의 형성과 함께 제2 트렌치에 리세스 게이트 전극을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the seventh step is characterized by forming a recess gate electrode in the second trench together with the formation of the recess-drain Schottky electrode.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법은, 제 4 단계 전에, 제2 트렌치에 제2 질화물 반도체층의 에피 성장을 통해 P형 반도체 게이트를 형성하는 단계를 더 포함하고, 여기서, 제 7 단계는, 절연막과 P형 반도체 게이트를 마스크로 사용하여 리세스-드레인 쇼트키전극과 함께 제2 트렌치 영역에 리세스 게이트 전극을 형성하는 것을 특징으로 한다.The method of manufacturing a nitride semiconductor device according to another embodiment of the present invention further includes forming a P-type semiconductor gate through epitaxial growth of a second nitride semiconductor layer in a second trench before a fourth step, The seventh step is characterized in that the recess gate electrode is formed in the second trench region together with the recess-drain Schottky electrode using the insulating film and the P-type semiconductor gate as a mask.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제7 단계는, 리세스 게이트 전극의 형성 시에 P형 반도체 게이트 상에 게이트 전극을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the seventh step is characterized in that a gate electrode is formed on the P-type semiconductor gate at the time of forming the recess gate electrode.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제7 단계는, 게이트 전극의 형성 전에 P형 반도체 게이트 상에 게이트 절연막을 형성하는 것을 특징으로 한다.In the method of manufacturing a nitride semiconductor device according to another embodiment of the present invention, the seventh step is characterized in that a gate insulating film is formed on the P-type semiconductor gate before forming the gate electrode.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법에 있어서, 제 7 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖고 두께 10㎚ 이상, 80㎚ 이하인 GaN, AlGaN, 혹은 i-AlGaN 반도체로 P형 반도체 게이트를 형성하는 것을 특징으로 한다.In the method for fabricating a nitride semiconductor device according to another embodiment of the present invention, the seventh step is a method of forming a nitride semiconductor device having a hole concentration of 5 x 10 16 / cm 3 to 5 x 10 18 / The p-type semiconductor gate is formed of GaN, AlGaN, or i-AlGaN semiconductor having a thickness of 10 nm or less.

본 발명의 다른 실시예에 따른 질화물 반도체 소자의 제조 방법은, 소스 전극, 게이트 전극 및 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method for fabricating a nitride semiconductor device according to another embodiment of the present invention may further include forming a passivation layer covering a second nitride semiconductor layer exposed between a source electrode, a gate electrode, and a recess-drain Schottky electrode .

본 발명에 따른 질화물 반도체 소자는, 제1 에너지 밴드갭을 갖는 제1 질화물 반도체층; 제1 질화물 반도체층 상에 배치되고, 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층; 제2 질화물 반도체층 상에 배치되고, 제1 트렌치를 구비하는 제3 질화물 반도체층; 제3 질화물 반도체층 상에 형성되는 소스 전극 및 드레인 전극; 제2 질화물 반도체층 상에 형성되고 소스 전극 및 게이트 전극 사이에 배치되는 게이트 전극; 및 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하고 드레인 전극에 접하도록 제2 질화물 반도체층 및 제3 질화물 반도체층 상에 형성되는 리세스-드레인 쇼트키전극을 포함하는 것을 특징으로 한다.A nitride semiconductor device according to the present invention includes: a first nitride semiconductor layer having a first energy band gap; A second nitride semiconductor layer disposed on the first nitride semiconductor layer and having a second energy band gap different from the first energy band gap; A third nitride semiconductor layer disposed on the second nitride semiconductor layer and having a first trench; A source electrode and a drain electrode formed on the third nitride semiconductor layer; A gate electrode formed on the second nitride semiconductor layer and disposed between the source electrode and the gate electrode; And a recess-drain Schottky electrode formed on the second nitride semiconductor layer and the third nitride semiconductor layer in contact with the second nitride semiconductor layer exposed to the bottom of the first trench and in contact with the drain electrode .

본 발명의 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층과 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 형성되는 것을 특징으로 하고, 제3 질화물 반도체층은, 게이트 전극이 바이어스되지 않은 상태에서 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층의 접합에 의해 2DEG 채널이 생성되는 높이로 형성되는 것을 특징으로 한다.In the nitride semiconductor device according to the embodiment of the present invention, the second nitride semiconductor layer is formed by bonding a first nitride semiconductor layer and a second nitride semiconductor layer in a state where the gate electrode is not biased, ) Channel is not formed, and the third nitride semiconductor layer is formed at a height where the first nitride semiconductor layer, the second nitride semiconductor layer, and the third nitride semiconductor layer are bonded to each other in a state in which the gate electrode is not biased And a height at which a 2DEG channel is generated.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 구비하고, 제3 질화물 반도체층은, 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the second nitride semiconductor layer has the second energy band gap larger than the first energy band gap, and the third nitride semiconductor layer has the first energy band gap And a third energy band gap larger than the first energy band gap.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제3 질화물 반도체층은, 제2 에너지 밴드갭과 같은 제3 에너지 밴드갭을 구비하고, 여기서 제3 질화물 반도체층의 두께는 제2 질화물 반도체층의 두께보다 두꺼운 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the third nitride semiconductor layer has a third energy band gap such as a second energy band gap, wherein the thickness of the third nitride semiconductor layer is greater than the thickness of the second nitride semiconductor Is thicker than the thickness of the layer.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제3 질화물 반도체층은, 제2 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the third nitride semiconductor layer has a third energy band gap larger than the second energy band gap.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제1 질화물 반도체층은, GaN을 포함하고, 제2 질화물 반도체층 및 제3 질화물 반도체층은 AlxGa1 -xN을 포함하며, 여기서 제3 질화물 반도체층의 알루미늄(Al) 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the first nitride semiconductor layer includes GaN, the second nitride semiconductor layer and the third nitride semiconductor layer include Al x Ga 1 -x N, wherein And the aluminum (Al) composition ratio of the third nitride semiconductor layer is larger than the aluminum composition ratio of the second nitride semiconductor layer.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 제2 질화물 반도체층은, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하이며, 제3 질화물 반도체층은, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the second nitride semiconductor layer has an aluminum composition ratio of 5% or more and less than 25%, a height of 3 nm or more and 15 nm or less, Has an aluminum composition ratio of 15% or more and 100% or less and a height of 5 nm or more and 30 nm or less.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 게이트 전극은 제3 질화물 반도체층에 구비된 제2 트렌치를 통해 제2 질화물 반도체층 내부로 일정 길이 연장하는 리세스 게이트 전극인 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the gate electrode is a recess gate electrode extending a certain length into the second nitride semiconductor layer through a second trench provided in the third nitride semiconductor layer .

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 리세스 게이트 전극은, 제2 트렌치에 삽입되고 제2 질화물 반도체층에 접하는 P형 반도체 게이트, 및 P형 반도체 게이트 상에 배치되는 게이트 전극을 구비하는 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the recess gate electrode includes a P-type semiconductor gate inserted in the second trench and in contact with the second nitride semiconductor layer, and a gate electrode disposed on the P- .

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, 리세스 게이트 전극은, P형 반도체 게이트 및 게이트 전극 사이에 배치되는 게이트 절연막 또는 절연 마스킹층을 구비하는 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the recess gate electrode is characterized by having a gate insulating film or an insulating masking layer disposed between the P-type semiconductor gate and the gate electrode.

본 발명의 다른 실시예에 따른 질화물 반도체 소자에 있어서, P형 반도체 게이트는, 불순물에 의한 5×1016/㎤ 내지 5×1018/㎤의 홀 농도와 10㎚ 이상, 80㎚ 이하의 두께를 갖는 GaN, AlGaN, 혹은 i-AlGaN 반도체로 이루어지는 것을 특징으로 한다.In the nitride semiconductor device according to another embodiment of the present invention, the P-type semiconductor gate has a hole concentration of 5 × 10 16 / cm 3 to 5 × 10 18 / cm 3 due to impurities and a thickness of 10 nm or more, GaN, AlGaN, or i-AlGaN semiconductor.

본 발명의 다른 실시예에 따른 질화물 반도체 소자는, 소스 전극, 게이트 전극 및 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 더 포함하는 것을 특징으로 한다.
The nitride semiconductor device according to another embodiment of the present invention may further include a passivation layer covering the second nitride semiconductor layer exposed between the source electrode, the gate electrode, and the recess-drain Schottky electrode.

상기의 구성에 의하면, 본 발명에 따른 질화물 반도체 소자의 제조 방법은, 재성장 방법을 이용하여 혼합 접합 드레인을 형성함으로써 소스-드레인 간의 역방향 전류를 안정적으로 차단하는 질화물 반도체 소자를 양산성 있게 제조할 수 있는 효과를 제공한다.According to the above-described structure, in the method of manufacturing a nitride semiconductor device according to the present invention, a mixed junction drain is formed using a re-growth method, so that a nitride semiconductor device which stably intercepts a reverse current between a source and a drain can be mass- Provides an effect.

또한, 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법은, 재성장 방법을 이용하여 리세스 혼합 접합 드레인을 형성함으로써 소스-드레인 간의 역방향 전류를 안정적으로 차단하면서 노멀리 오프 특성을 갖는 질화물 반도체 소자를 저비용 고수율로 제조할 수 있는 효과를 제공한다.In addition, a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention includes: forming a recess mixed junction drain using a re-growth method to stably shield a reverse current between a source and a drain, Can be manufactured at a low cost and a high yield.

또한, 본 발명의 실시예에 따른 질화물 반도체 소자는, 재성장 방법으로 형성된 리세스 혼합 접합 드레인을 구비함으로써, 상대적으로 저가이면서 고성능인 전자소자로서 노멀리 오프 특성과 역방향 전류 차단 특성을 안정적으로 나타내는 효과를 제공한다.
Further, since the nitride semiconductor device according to the embodiment of the present invention includes the recessed mixed junction drain formed by the re-growth method, the nitride semiconductor device according to the embodiment of the present invention exhibits a relatively low cost and high performance as an electronic device stably exhibiting the normally- Lt; / RTI >

도 1은 종래의 노멀리 오프 GaN 전자 소자를 나타낸 단면도.
도 2는 본 발명에 따른 질화물 반도체 소자의 단면도.
도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 단면도.
도 4는 도 3의 변형예에 따른 질화물 반도체 소자의 단면도.
도 5a 내지 도 5d는 도 3의 질화물 반도체 소자의 제조 방법에 대한 공정 순서도.
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.1 is a cross-sectional view of a conventional normally off GaN electronic device;
2 is a cross-sectional view of a nitride semiconductor device according to the present invention.
3 is a cross-sectional view of a nitride semiconductor device according to an embodiment of the present invention.
4 is a cross-sectional view of a nitride semiconductor device according to a modification of FIG. 3;
5A to 5D are process flow diagrams for a method of manufacturing the nitride semiconductor device of FIG.
6 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.
7 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.
8 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The thickness of the lines and the size of the elements shown in the drawings may be exaggerated for clarity and convenience of explanation.

또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 하여 내려져야 할 것이다.In addition, the terms described below are defined in consideration of the functions of the present invention, which may vary depending on the intention or custom of the user. Therefore, definitions of these terms should be made based on the contents throughout this specification.

예를 들어, 본 명세서에서 어느 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우, 그것은 다른 층 또는 기판상에 직접 형성되거나, 또는 이들 사이에 제3의 층이 개재될 수 있음을 나타낸다. 또한, 본 명세서에서 위, 위쪽, 상부, 상측면 등의 표현은 소자를 뒤집었을 때 아래, 아래쪽, 하부, 하측면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다.For example, when a layer is referred to herein as being "on" another layer or substrate, it may be directly formed on another layer or substrate, or a third layer may be interposed therebetween. In the present specification, the terms top, top, top, top, and the like can be understood as meaning bottom, bottom, bottom, bottom, and the like when the device is turned over. That is, the expression of the spatial direction should be understood in a relative direction, and it should not be construed as definitively as an absolute direction.

아울러, 아래의 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 특허청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
In addition, the following embodiments are not intended to limit the scope of the present invention, but merely as exemplifications of the constituent elements set forth in the claims of the present invention, and are included in technical ideas throughout the specification of the present invention, Embodiments that include components replaceable as equivalents in the components may be included within the scope of the present invention.

도 2는 본 발명에 따른 질화물 반도체 소자의 단면도이다.2 is a cross-sectional view of a nitride semiconductor device according to the present invention.

도 2를 참조하면, 질화물 반도체 소자(10)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 트렌치(13a), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 게이트 전극(17), 쇼트키 전극(18) 및 패시베이션층(19)을 구비한다.2, the nitride semiconductor device 10 includes a first nitride semiconductor layer 11, a second nitride semiconductor layer 12, a trench 13a, a third nitride semiconductor layer 14, a source electrode 15 A drain electrode 16, a gate electrode 17, a Schottky electrode 18, and a passivation layer 19, as shown in FIG.

각 구성요소를 좀더 구체적으로 설명하면, 제1 질화물 반도체층(11)은, 제1 에너지 밴드갭을 가진 언도프(undoped) GaN 반도체층이나 p형 GaN 반도체층으로 형성된다. 제1 질화물 반도체층(11)은 GaN 전자소자(트랜지스터 등)에서 채널층으로 기능한다. 이때, 채널층의 기능을 강화하기 위해 별도의 실리콘(Si) 등의 물질이 도핑된 적어도 하나의 n형 GaN 층이 제1 질화물 반도체층(11) 상부나 하부에 추가로 형성될 수 있다.More specifically, the first nitride semiconductor layer 11 is formed of an undoped GaN semiconductor layer or a p-type GaN semiconductor layer having a first energy bandgap. The first nitride semiconductor layer 11 functions as a channel layer in GaN electronic devices (transistors, etc.). At this time, in order to enhance the function of the channel layer, at least one n-type GaN layer doped with a material such as silicon (Si) or the like may be additionally formed on the top or bottom of the first nitride semiconductor layer 11.

제2 질화물 반도체층(12)은, 제1 질화물 반도체층(11) 상에 형성되고 제1 질화물 반도체층(11)에 전자를 공급하는 배리어층 또는 전자 공급 층으로 기능한다. 제2 질화물 반도체층(12)은 제1 에너지 밴드갭보다 높은 제2 에너지 밴드갭을 갖는다. 제2 질화물 반도체층(12)은 제1 질화물 반도체층(11)과의 이종 접합에 의해 제1 질화물 반도체층(11)의 경계 부근에 2DEG(Two-Dimensional Electron Gas) 채널을 형성하는 재료로 형성된다. 제2 질화물 반도체층(12)은 AlGaN 반도체층 등으로 형성될 수 있다.The second nitride semiconductor layer 12 is formed on the first nitride semiconductor layer 11 and functions as a barrier layer or an electron supply layer for supplying electrons to the first nitride semiconductor layer 11. [ The second nitride semiconductor layer 12 has a second energy band gap higher than the first energy band gap. The second nitride semiconductor layer 12 is formed of a material forming a 2DEG (Two-Dimensional Electron Gas) channel near the boundary of the first nitride semiconductor layer 11 by the hetero-junction with the first nitride semiconductor layer 11 do. The second nitride semiconductor layer 12 may be formed of an AlGaN semiconductor layer or the like.

제3 질화물 반도체층(14)은, 제2 질화물 반도체층(12) 상에 형성되고, 제1 질화물 반도체층(11)에 전자를 공급하는 전자 공급 층으로 기능한다. 제3 질화물 반도체층(14)은 제1 에너지 밴드갭보다 높은 제3 에너지 밴드갭을 갖는다. 제3 에너지 밴드갭은 제2 에너지 밴드갭과 동일할 수 있으나, 이에 한정되지는 않는다.The third nitride semiconductor layer 14 is formed on the second nitride semiconductor layer 12 and functions as an electron supply layer for supplying electrons to the first nitride semiconductor layer 11. [ The third nitride semiconductor layer 14 has a third energy band gap higher than the first energy band gap. The third energy band gap may be the same as the second energy band gap, but is not limited thereto.

제3 질화물 반도체층(14)에는 트렌치(13a)가 구비된다. 트렌치(13a)는, 그 내부 공간에 리세스-드레인 쇼트키전극(18)을 수용하기 위한 것이다. 트렌치(13a)는 제3 질화물 반도체층(14)을 관통하는 형태로 형성된다.The third nitride semiconductor layer 14 is provided with a trench 13a. The trench 13a is intended to accommodate the recess-drain schottky electrode 18 in its internal space. The trench 13a is formed so as to penetrate through the third nitride semiconductor layer 14. [

본 실시예에서 제3 질화물 반도체층(14)은 제2 질화물 반도체층(12) 상에 배치되는 절연막 마스크 등을 통해 제2 질화물 반도체층(12)으로부터 재성장된다. 여기서, 재성장은 에피택셜 재성장(Epitaxial regrowth)을 지칭한다.In this embodiment, the third nitride semiconductor layer 14 is regrown from the second nitride semiconductor layer 12 through an insulating film mask or the like disposed on the second nitride semiconductor layer 12. Here, regrowth refers to epitaxial regrowth.

제2 질화물 반도체층(12)에서 재성장되는 제3 질화물 반도체층(14)은 제2 질화물 반도체층(14)과 동일한 재료 및 동일한 성분 조성을 가질 수 있다. 제3 질화물 반도체층(14)은 AlGaN 반도체층으로 형성될 수 있다.The third nitride semiconductor layer 14 regrown in the second nitride semiconductor layer 12 may have the same material and composition as the second nitride semiconductor layer 14. The third nitride semiconductor layer 14 may be formed of an AlGaN semiconductor layer.

또한, 구현에 따라서, 제3 질화물 반도체층(14)은 재성장 공정의 분위기를 제어함으로써 제2 질화물 반도체층(14)과 동일한 재료(AlGaN 등)로 형성되면서 다른 성분 조성을 가질 수 있다. 제3 질화물 반도체층(14)의 알루미늄 조성비는 제2 질화물 반도체층의 알루미늄 조성비보다 클 수 있다. 그 경우, 2DEG 채널에 의한 전자 이동도의 설정치에 따라 제2 질화물 반도체층(12)의 조성과 두께를 미리 고정한 상태에서 제3 질화물 반도체층(14)의 두께나 알루미늄 조성비를 임의로 적절히 선택하여 설계할 수 있는 이점이 있다.Further, depending on the implementation, the third nitride semiconductor layer 14 may be formed of the same material (AlGaN or the like) as the second nitride semiconductor layer 14 by controlling the atmosphere of the regrowth process, and may have different composition of components. The aluminum composition ratio of the third nitride semiconductor layer 14 may be larger than the aluminum composition ratio of the second nitride semiconductor layer. In this case, the thickness and the aluminum composition ratio of the third nitride semiconductor layer 14 may be arbitrarily appropriately selected and designed according to the set values of the electron mobility by the 2DEG channel while the composition and the thickness of the second nitride semiconductor layer 12 are fixed in advance There is an advantage to be able to do.

소스 전극(15)과 드레인 전극(16)은 소정 간격을 두고 제3 질화물 반도체층(14) 상에 배치된다. 소스 전극(15)과 드레인 전극(16)은 제3 질화물 반도체층(14)과 저저항 오믹 접합하는 재료로 이루어진다. 오믹 접합 배선 재료로는 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 백금(Pt), 탄화티탄(TiC) 등이 사용될 수 있다.The source electrode 15 and the drain electrode 16 are disposed on the third nitride semiconductor layer 14 at a predetermined interval. The source electrode 15 and the drain electrode 16 are made of a material which is low-resistance ohmic contact with the third nitride semiconductor layer 14. [ Titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), platinum (Pt), titanium carbide (TiC) and the like may be used as the ohmic junction wiring material.

게이트 전극(17)은, 리세스 게이트 구조를 갖지 않고, 제3 질화물 반도체층(14) 상에서 소스 전극(15)과 드레인 전극(16) 사이에 배치된다. 게이트 전극(17)은 바이어스(포지티브 전압 등)에 의해 게이트 전극(17) 하부에 형성되는 채널의 통전 상태를 제어하도록 기능한다.The gate electrode 17 does not have a recess gate structure but is disposed between the source electrode 15 and the drain electrode 16 on the third nitride semiconductor layer 14. [ The gate electrode 17 functions to control the conduction state of a channel formed under the gate electrode 17 by a bias (a positive voltage or the like).

게이트 전극은 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종접합이 갖는 일함수(Work Function)보다 높은 일함수 특성을 갖는 재료로 형성될 수 있다. 게이트 전극(17)은 제3 질화물 반도체층(14)과 쇼트키 접합(Schottky Contact) 하는 재료로 형성된다. 게이트 전극(17)은 Ni/Au 등의 조합 금속으로 형성될 수 있다.The gate electrode may be formed of a material having a work function higher than a work function of the hetero junction between the first and second nitride semiconductor layers 11 and 12. [ The gate electrode 17 is formed of a Schottky-contact material with the third nitride semiconductor layer 14. The gate electrode 17 may be formed of a combination metal such as Ni / Au.

리세스-드레인 쇼트키 전극(18)은, 게이트 전극(17)과 드레인 전극(16) 사이에 배치되고 드레인 전극(16)에 접하며 제3 질화물 반도체층(14)에 형성된 트렌치(13a)의 내부 공간에까지 연장하도록 형성된다. 리세스-드레인 쇼트키전극(18)은, 트렌치(13a)를 통해 제2 질화물 반도체층(12)에 접하고, 드레인 전극(16)의 적어도 일측면부를 덮거나 일측면부와 상부면을 덮도록 형성된다.The recessed-drain Schottky electrode 18 is disposed between the gate electrode 17 and the drain electrode 16 and is in contact with the drain electrode 16 and is formed in the trench 13a formed in the third nitride semiconductor layer 14 And is formed to extend to the space. The recessed-drain Schottky electrode 18 contacts the second nitride semiconductor layer 12 through the trench 13a and covers at least one side surface of the drain electrode 16 or covers one side surface and the top surface do.

트렌치(13a) 하부의 제2 질화물 반도체층(12)의 두께는 약 1㎚ 내지 약 5㎚인 것이 바람직하다. 제2 질화물 반도체층(12)의 두께가 약 1㎚보다 얇으면, 반도체 소자의 작동 시, 채널은 확실히 공핍되지만 소자(트랜지스터 등)의 순방향 문턱전압이 높아서 기존의 쇼트키-드레인 전극과 비교할 때 리세스-드레인 쇼트키전극(18)을 사용하는 장점이 없어지고, 약 5㎚를 초과하면, 쇼트키 장벽으로 충분히 공핍 영역을 형성할 수 없고, 그에 의해 2DEG 채널에 불연속 영역을 제대로 형성하지 못할 수 있다.The thickness of the second nitride semiconductor layer 12 under the trench 13a is preferably about 1 nm to about 5 nm. When the thickness of the second nitride semiconductor layer 12 is thinner than about 1 nm, the channel is surely depleted at the time of operation of the semiconductor device, but the forward threshold voltage of the device (transistor or the like) is high and compared with the conventional Schottky- The advantage of using the recessed-drain schottky electrode 18 is eliminated, and if it exceeds about 5 nm, the depletion region can not be formed sufficiently on the Schottky barrier, thereby failing to properly form the discrete region in the 2DEG channel .

제3 질화물계 반도체층(14)과 리세스-드레인 쇼트키전극(18)과의 접합(Junction) 구조에서, 각 물질의 일함수 차이로 인해 쇼트키 장벽이 형성되며, 이렇게 형성된 쇼트키 장벽은 정류 특성을 나타내게 된다. 본 명세서에서, 리세스 혼합 접합 드레인은 전술한 드레인 전극(16)과 리세스-드레인 쇼트키전극(18)의 조합을 지칭한다.In the junction structure of the third nitride-based semiconductor layer 14 and the recess-drain Schottky electrode 18, a Schottky barrier is formed due to the work function difference of each material, Thereby exhibiting a rectifying characteristic. In this specification, the recess mixed junction drain refers to the combination of the drain electrode 16 and the recess-drain Schottky electrode 18 described above.

전술한 리세스 혼합 접합 드레인을 이용하면, 반도체 소자에 역방향 전압인 인가되는 경우, 소스 전극(15)에서 리세스-드레인 쇼트키전극(18) 및 드레인 전극(16) 방향으로는 쇼트키 장벽에 의해 전류가 흐르기 어렵고, 순방향 전압이 인가되는 경우, 드레인 전극(16) 및 리세스-드레인 쇼트키전극(18) 모두를 이용하므로 소스 전극(15) 방향으로 전류가 잘 흐를 수 있다.Drain junction Schottky electrode 18 and the drain electrode 16 in the source electrode 15 and the Schottky barrier in the direction of the recess-drain Schottky electrode 18 and the drain electrode 16 when a reverse voltage is applied to the semiconductor device using the above- Current flows in the direction of the source electrode 15 by using both the drain electrode 16 and the recess-drain Schottky electrode 18 when a forward voltage is applied.

즉, 리세스-드레인 쇼트키전극(18)과 드레인 전극(16)이 결합된 리세스 혼합 접합 드레인 구조를 가지는 본 발명의 반도체 소자(10)는 단방향 스위치 특성에서 낮은 순방향 문턱전압과 함께 역방향 전압 인가시에도 낮은 누설전류 특성을 나타낼 수 있다. 또한, 반도체 소자(10)는 리세스 혼합 접합 드레인 구조를 이용하여 역방향 누설전류를 방지하고 스위칭 손실을 감소하여 효율을 높일 수 있으며, 그에 의해 빠른 스위칭 속도가 요구되는 전력 스위칭 소자, 고주파 소자 등의 응용제품에 유용한 단방향 이종접합 트랜지스터 등으로 사용될 수 있다.That is, the semiconductor device 10 of the present invention having the recessed mixed junction drain structure in which the recess-drain Schottky electrode 18 and the drain electrode 16 are combined has a low forward threshold voltage in the unidirectional switch characteristic, It can exhibit low leakage current characteristics even when applied. In addition, the semiconductor device 10 can prevent a reverse leakage current by using a recessed mixed junction drain structure and reduce a switching loss to increase the efficiency. As a result, a power switching device and a high frequency device Unidirectional heterojunction transistors useful in applications, and the like.

패시베이션층(19)은 하부의 반도체 기판을 보호하기 위한 것으로, 소스 전극(15), 게이트 전극(17) 및 리세스-드레인 쇼트키 전극(18)을 노출시키면서 반도체 기판에 노출되는 제3 질화물 반도체층(14)을 덮도록 배치된다. 패시베이션층(19)은 알루미나(Al2O3), 질화알루미늄(AlN), 실리콘옥사이드(SiO2), 실리콘나이트라이드(SixNy) 등의 재료로 형성될 수 있다.The passivation layer 19 is for protecting the underlying semiconductor substrate and is formed by exposing the source electrode 15, the gate electrode 17 and the recess-drain Schottky electrode 18 while exposing the third nitride semiconductor Layer 14 as shown in FIG. The passivation layer 19 may be formed of a material such as alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon oxide (SiO 2 ), silicon nitride (Si x N y )

본 실시예에 의하면, 식각 공정을 사용하지 않고 재성장 기법을 통해 리세스-드레인 쇼트키전극(18) 하단의 제2 질화물 반도체층(12)의 두께를 수 나노미터 수준으로 우수한 재현성을 갖고 안정적으로 제어할 수 있다.According to the present embodiment, the thickness of the second nitride semiconductor layer 12 at the bottom of the recess-drain Schottky electrode 18 can be maintained at a level of several nanometers through the regrowth technique without using the etching process, Can be controlled.

또한, 기존의 쇼트키-드레인 전극만을 사용하는 경우, 정류 특성을 얻을 수는 있으나, 높은 쇼트키 장벽으로 인해 이종접합 트랜지스터의 순방향 통전 상태에서 문턱전압을 증가시키는 단점이 있고, 오믹 전극(드레인 전극, 소스 전극 등)과 결합된 쇼트키 전극은 온 상태의 문턱전압을 줄일 수 있으나, 2DEG 채널과 가까운 오믹 전극을 통해 높은 누설전류를 나타내게 된다. 하지만, 본 발명에서는 리세스-드레인 쇼트키전극(18)을 오믹 특성의 드레인 전극(16)과 결합하여 리세스 혼합 접합 드레인을 형성하고, 리세스-드레인 쇼트키전극(18) 하부에 위치하는 2DEG 채널에 불연속 영역을 안정적으로 형성함으로써, 양산성 있는 노멀리 오프 반도체 소자를 구현한다.In addition, when only the conventional Schottky-drain electrode is used, rectifying characteristics can be obtained. However, since the Schottky barrier has a disadvantage in that the threshold voltage is increased in the forward conduction state of the heterojunction transistor, , Source electrode, etc.) can reduce the threshold voltage of the ON state, but exhibit a high leakage current through the ohmic electrode close to the 2DEG channel. However, in the present invention, the recess-drain Schottky electrode 18 is combined with the ohmic drain electrode 16 to form a recess mixed junction drain, and the recess-drain Schottky electrode 18 By stably forming the discontinuity region in the 2DEG channel, a mass-produced normally off semiconductor device is realized.

도 3은 본 발명의 실시예에 따른 질화물 반도체 소자의 단면도이다. 그리고, 도 4는 도 3의 변형예에 따른 질화물 반도체 소자의 단면도이다.3 is a cross-sectional view of a nitride semiconductor device according to an embodiment of the present invention. 4 is a cross-sectional view of the nitride semiconductor device according to the modification of FIG.

도 3을 참조하면, 질화물 반도체 소자(10a)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18) 및 패시베이션층(19)을 구비한다.Referring to FIG. 3, the nitride semiconductor device 10a includes a first nitride semiconductor layer 11, a second nitride semiconductor layer 12, a first trench 13a, a second trench 13b, A drain electrode 16, a recess gate electrode 17a, a recess-drain Schottky electrode 18, and a passivation layer 19, as shown in FIG.

본 실시예에 따른 질화물 반도체 소자(10a)는, 제2 트렌치(13b)에 리세스 게이트 전극(17a)이 형성되는 것을 제외하고 도 2를 참조하여 앞서 설명한 질화물 반도체 소자(10)와 실질적으로 동일하다. 따라서, 본 실시예의 질화물 반도체 소자(10a)의 각 구성요소에 대한 상세 설명은 중복을 피하기 위해 생략한다.The nitride semiconductor device 10a according to the present embodiment is substantially the same as the nitride semiconductor device 10 described above with reference to Fig. 2, except that the recess gate electrode 17a is formed in the second trench 13b. Do. Therefore, detailed description of each constituent element of the nitride semiconductor device 10a of this embodiment is omitted in order to avoid duplication.

제2 트렌치(13b)는 게이트 영역에서 제3 질화물 반도체층(14)를 관통하여 제2 질화물 반도체층(12)을 노출시키는 형태로 배치된다. 제2 트렌치(13b)는 직사각형 형태 외에 원호 형태나 역사다리꼴 형태로 형성될 수 있다.The second trench 13b is arranged in such a manner that the second nitride semiconductor layer 12 is exposed through the third nitride semiconductor layer 14 in the gate region. The second trenches 13b may be formed in an arc shape or an inverted trapezoid shape in addition to a rectangular shape.

리세스 게이트 전극(17a)은 이종접합 트랜지스터를 형성하는 질화물 반도체 소자에서 이종접합 계면 부근에 형성되는 2DEG 채널에 불연속 영역을 형성하여 노멀리 오프 특성을 부여하기 위한 것이다.The recess gate electrode 17a is for providing a normally off characteristic by forming a discontinuous region in a 2DEG channel formed in the vicinity of the heterojunction interface in the nitride semiconductor device forming the heterojunction transistor.

특히, 본 실시예의 반도체 소자(10a)는 제1 질화물 반도체층(11)에서 성장된 제2 질화물 반도체층(12)을 재성장하여 제1 트렌치(13a) 및 제2 트렌치(13b)를 구비하는 제3 질화물 반도체층(14)을 형성하므로, 제1 트렌치(13a) 하부의 제2 질화물 반도체층(13)의 제1 두께(약 1㎚ 내지 약 5㎚)와 제2 트렌치(13b) 하부의 제2 질화물 반도체층(13)의 제2 두께를 원하는 두께로 안정적으로 재현할 수 있고, 그에 의해 단방향 통전 특성 및 이중 구조의 노멀리 오프 특성을 갖는 고이동도 이종접합 반도체 소자의 양산성을 크게 향상시킬 수 있다.Particularly, the semiconductor device 10a of the present embodiment is formed by regrowing the second nitride semiconductor layer 12 grown in the first nitride semiconductor layer 11 to form the first nitride semiconductor layer 12 having the first trench 13a and the second trench 13b The third nitride semiconductor layer 14 is formed so that the first thickness (about 1 nm to about 5 nm) of the second nitride semiconductor layer 13 under the first trench 13a and the first thickness It is possible to stably reproduce the second thickness of the second nitride semiconductor layer 13 to a desired thickness, thereby greatly improving the mass productivity of the high mobility heterojunction semiconductor device having the unidirectional energizing characteristic and the normally off off characteristic of the dual structure .

본 실시예에 의하면, 리세스 게이트 전극(17a) 하부의 2DEG의 채널에 불연속 영역을 형성함으로써 노멀리 오프 특성을 구현한다.According to the present embodiment, the normally off characteristic is realized by forming the discontinuous region in the channel of the 2DEG under the recess gate electrode 17a.

즉, 종래의 경우와 비교하여 좀더 구체적으로 설명하면, 종래의 이종접합 트랜지스터에서는, 게이트 리세스 구조를 형성하기 위해 장벽층(제2 질화물 반도체층 및 제3 질화물 반도체층의 조합에 대응함)의 일부(제3 질화물 반도체층에 대응함)를 식각하게 되는데, 여기서 리세스 게이트 전극 하부의 장벽층의 두께를 얇게 형성하면, 리세스 게이트 전극 하부의 장벽층에 의한 압전 분극(Piezoelectric Polarization)이 약화되어 리세스 게이트 전극에 바이어스가 인가되지 않는 턴-오프 상태에서 2DEG 채널에 불연속영역을 하게 된다. 그러나, 전술한 종래의 이종접합 트랜지스터의 제조 방법에서는, 노멀리-오프 특성의 구현을 위해 리세스 게이트 전극 하부의 장벽층을 불과 수 나노미터의 두께만 남기고 제거하여야 하며, 그 경우, 이종접합의 경계면은 통상 균일한 높이가 아니기 때문에 식각 공정에서 리세스 게이트 전극 하부의 장벽층 두께를 균일하게 제어하는 것이 극히 어렵다. 또한, 식각 공정 시 장벽층에 발생하는 식각 손상에 의해 전자이동도가 저하되는 문제가 있다. 이에 반하여, 본 실시예에서는 채널층으로 기능하는 수 나노미터 두께의 제2 질화물 반도체층(12)과 제2 질화물 반도체층(12) 상에 배리어층으로 기능하는 제3 질화물 반도체층(14)을 재성장하여 형성함으로써, 전술한 종래 기술의 문제를 해결하고 양산성 있고 신뢰성 있는 노멀리 오프 특성의 반도체 소자를 구현한다.That is, as compared with the conventional case, more specifically, in the conventional heterojunction transistor, a part of the barrier layer (corresponding to the combination of the second and the third nitride semiconductor layers) to form the gate recess structure (Corresponding to the third nitride semiconductor layer) is etched. Here, if the thickness of the barrier layer under the recess gate electrode is made thin, the piezoelectric polarization due to the barrier layer under the recess gate electrode is weakened A discontinuous region is formed in the 2DEG channel in a turn-off state in which no bias is applied to the sense gate electrode. However, in the conventional method of manufacturing a heterojunction transistor described above, in order to realize a normally-off characteristic, the barrier layer under the recessed gate electrode must be removed with a thickness of only a few nanometers. In this case, It is extremely difficult to uniformly control the thickness of the barrier layer under the recess gate electrode in the etching process because the interface is not usually a uniform height. Further, there is a problem that the electron mobility is lowered due to etching damage occurring in the barrier layer during the etching process. On the other hand, in this embodiment, the second nitride semiconductor layer 12 having a thickness of several nanometers and serving as a channel layer and the third nitride semiconductor layer 14 serving as a barrier layer are formed on the second nitride semiconductor layer 12 Thereby realizing a semiconductor device of a mass-production and reliable normally-off characteristic.

한편, 전술한 제2 두께는 제1 두께와 동일하지 않고 더 두껍게 형성될 수 있다. 예를 들어, 도 4에 도시한 바와 같이, 제3 질화물 반도체층은 2단계 나누어 재성장될 수 있다. 좀더 구체적으로 설명하면, 소정 절연막의 사진 및 식각 공정을 통해 제2 트렌치(13b) 하부에 놓이게 되는 제3 질화물 반도체층(14a) 부분을 소정 두께로 1차로 재성장한 후, 다시 제1 트렌치(13a)와 제2 트렌치(13b)가 놓일 위치에 리세스 패턴층을 형성하고, 리세스 패턴층을 마스크로 사용하여 2차로 제3 질화물 반도체층(14)을 재성장할 수 있다. 이 경우, 리세스 게이트 전극(17a)은 리세스-드레인 쇼트키전극(18)의 재료와 다른 재료로 형성될 수 있고, 이때 리세스 게이트 전극(17a) 하부의 제3 질화물 반도체층의 제2 두께는 리세스 게이트 전극(17a)에 의한 노멀리 오프 특성 구현을 위하여 적절한 두께로 임의로 제어될 수 있다.On the other hand, the second thickness described above may not be the same as the first thickness and may be formed thicker. For example, as shown in FIG. 4, the third nitride semiconductor layer can be regrown in two stages. More specifically, a portion of the third nitride semiconductor layer 14a to be placed under the second trench 13b is firstly re-grown to a predetermined thickness through the photolithography and etching process of the predetermined insulating film, and then the first trench 13a ) And the second trenches 13b may be placed, and the third nitride semiconductor layer 14 may be regrown again by using the recessed pattern layer as a mask. In this case, the recess gate electrode 17a may be formed of a material different from the material of the recess-drain Schottky electrode 18, and at this time, the second nitride semiconductor layer under the recess gate electrode 17a The thickness can be arbitrarily controlled to an appropriate thickness for realizing a normally off characteristic by the recess gate electrode 17a.

도 5a 내지 도 5d는 도 3의 반도체 소자의 제조 방법에 대한 공정 순서도이다.5A to 5D are process flow charts for the method of manufacturing the semiconductor device of FIG.

먼저, 도 5a에 도시한 바와 같이, 기판상에 제1 에너지 밴드갭의 제1 질화물 반도체층(11)을 형성한다. 제1 질화물 반도체층(11)은 유기화학기상증착(Metal Organic Chemical Vapor Deposition) 장비 등의 막 성장 장비를 이용하여 사파이어 기판 위에 두께 수 ㎛의 언도프(undoped) GaN 반도체층으로 성장될 수 있다. 이때, 언도프 GaN 반도체층 위에는 n형 GaN층이 수 ㎚에서 수백 ㎚ 정도의 채널 GaN 층으로 삽입될 수 있다.First, as shown in FIG. 5A, a first nitride semiconductor layer 11 having a first energy band gap is formed on a substrate. The first nitride semiconductor layer 11 may be grown as an undoped GaN semiconductor layer having a thickness of several micrometers on a sapphire substrate by using a film growth equipment such as a metalorganic chemical vapor deposition (EOV) equipment. At this time, the n-type GaN layer can be inserted into the channel GaN layer of several nm to several hundreds nm on the undoped GaN semiconductor layer.

제1 질화물 반도체층(11)을 성장시키기 위한 성장 기판은, 사파이어 기판 외에 Si 기판, SiC 기판, AlN 기판, GaN 기판 등이 사용가능하다. 한편, 구현에 따라서, 제1 질화물 반도체층(11)은 성장 기판상에 두께 수십 ㎚의 GaN 버퍼층을 성장한 후에 GaN 버퍼층으로부터 성장될 수 있다.As the growth substrate for growing the first nitride semiconductor layer 11, an Si substrate, an SiC substrate, an AlN substrate, a GaN substrate, or the like can be used in addition to the sapphire substrate. On the other hand, according to the implementation, the first nitride semiconductor layer 11 can be grown from the GaN buffer layer after growing a GaN buffer layer with a thickness of several tens nm on the growth substrate.

다음, 제1 질화물 반도체층(11) 상에 제1 에너지 밴드갭보다 높은 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층(12)을 형성한다. 제2 질화물 반도체층(12)은 제1 질화물 반도체층(11)에 전자를 공급할 수 있는 AlGaN 반도체층으로 성장될 수 있다.Next, a second nitride semiconductor layer 12 having a second energy band gap higher than the first energy band gap is formed on the first nitride semiconductor layer 11. The second nitride semiconductor layer 12 may be grown to an AlGaN semiconductor layer capable of supplying electrons to the first nitride semiconductor layer 11. [

본 실시예에서 제2 질화물 반도체층(12)은 후술하는 리세스-드레인 쇼트키전극(18)에 의한 노멀리 오프 특성의 안정적인 구현을 위하여 기설정된 두께로 형성된다. 제2 질화물 반도체층(12)의 두께(t1)는 적절한 문턱전압 및 노멀리-오프 특성을 감안하여 약 1㎚ 내지 약 5㎚인 것이 바람직하다.In the present embodiment, the second nitride semiconductor layer 12 is formed to have a predetermined thickness for stable implementation of the normally-off characteristic by the recess-drain Schottky electrode 18 described later. The thickness t1 of the second nitride semiconductor layer 12 is preferably about 1 nm to about 5 nm in consideration of appropriate threshold voltage and normally off characteristics.

소정의 성장 기판에서 연속 막 성장 공정을 통해 제1 질화물 반도체층(11) 및 제2 질화물 반도체층(12)이 기설정된 두께로 성장되면, 성장 기판은 레이저 리프트 오프(Laser lift off) 등의 기판 제거 방법을 통해 제거될 수 있다.When the first and second nitride semiconductor layers 11 and 12 are grown to a predetermined thickness through a continuous film growth process in a predetermined growth substrate, the growth substrate is grown on a substrate such as a laser lift- Removal method.

다음으로, 도 5b에 도시한 바와 같이, 제2 질화물 반도체층(12) 상에 산화막이나 질화막을 형성하고, 그것을 사진(Photo) 및 식각(Etching) 공정을 이용하여 패터닝함으로써 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 형성한다.Next, as shown in FIG. 5B, an oxide film or a nitride film is formed on the second nitride semiconductor layer 12 and is patterned using a photo and an etching process, thereby forming a first recessed- The first recess pattern layer 30a and the second recess pattern layer 30b are formed.

다음으로, 도 5c에 도시한 바와 같이, 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 마스크로 이용하여 제2 질화물 반도체층(12)을 재성장하고, 재성장을 통해 제2 질화물 반도체층(12) 상에 제1 트렌치(13a) 및 제2 트렌치(13b)를 갖는 제3 질화물 반도체층(14)을 형성한다.Next, as shown in Fig. 5C, the second nitride semiconductor layer 12 is re-grown using the first recessed pattern layer 30a and the second recessed pattern layer 30b as masks, and after re-growth A third nitride semiconductor layer 14 having a first trench 13a and a second trench 13b is formed on the second nitride semiconductor layer 12. Then,

제3 질화물 반도체층(14)은 제1 질화물 반도체층(11)에 전자를 공급할 수 있는 AlGaN 반도체층으로 성장될 수 있다. 이때, AlGaN 반도체층 사이 또는 그 상부측이나 하부측에 AlN, InAlGaN 등의 다른 반도체층이 추가로 성장될 수 있다.The third nitride semiconductor layer 14 may be grown as an AlGaN semiconductor layer capable of supplying electrons to the first nitride semiconductor layer 11. [ At this time, another semiconductor layer such as AlN or InAlGaN may be further grown between the AlGaN semiconductor layers, the upper side or the lower side thereof.

또한, 제3 질화물 반도체층(14)은 제2 질화물 반도체층(12)을 소정 패턴 형태로 덮는 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 마스크로 사용하여 재성장한 것이다. 따라서, 제1 트렌치(13a) 및 제2 트렌치(13b)는 제3 질화물 반도체층(14)을 관통하는 형태로 형성된다.The third nitride semiconductor layer 14 is grown again using the first recess pattern layer 30a and the second recess pattern layer 30b covering the second nitride semiconductor layer 12 in a predetermined pattern form as a mask It is. Accordingly, the first trench 13a and the second trench 13b are formed to penetrate the third nitride semiconductor layer 14.

제3 질화물 반도체층(14)의 두께(t2)는, 안정적인 AlGaN/GaN 이종접합 구조를 형성할 수 있는 두께로 형성된다. 즉, 제2 질화물 반도체층(12)의 두께가 얇으므로 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종 접합으로는 이들의 계면에 2DEG 채널이 제대로 형성되지 않는다. 따라서, 제3 질화물 반도체층(14)의 두께(t2)는, AlGaN/GaN 이종접합 구조를 통해 2DEG 채널을 안정적으로 형성할 수 있는 크기를 갖는 것이 바람직하다.The thickness t2 of the third nitride semiconductor layer 14 is formed to a thickness capable of forming a stable AlGaN / GaN heterojunction structure. That is, since the thickness of the second nitride semiconductor layer 12 is thin, the 2DEG channel is not properly formed at the interface between the first nitride semiconductor layer 11 and the second nitride semiconductor layer 12. Therefore, it is preferable that the thickness t2 of the third nitride semiconductor layer 14 has a size capable of stably forming the 2DEG channel through the AlGaN / GaN heterojunction structure.

제3 질화물 반도체층(14)의 두께(t2)는, 제3 질화물 반도체층(14)의 조성(예컨대, 알루미늄 조성비 등)에 따라 적절하게 조절될 수 있다. 제3 질화물 반도체층(14)의 알루미늄 조성비는 공정 제어의 용이성과 반도체층의 두께 스트레스(Stress)를 고려하여 약 5% 내지 약 25%인 것이 바람직하다.The thickness t2 of the third nitride semiconductor layer 14 can be appropriately adjusted in accordance with the composition of the third nitride semiconductor layer 14 (for example, aluminum composition ratio). The aluminum composition ratio of the third nitride semiconductor layer 14 is preferably about 5% to about 25% in consideration of ease of process control and thickness stress of the semiconductor layer.

AlGaN/GaN 이종접합 구조를 이용하면, 두 물질 간의 큰 전도대의 불연속성으로 인해 발생하는 2DEG(Two dimensional electron gas) 채널을 이용할 수 있으므로, 이종접합 트랜지스터 등의 반도체 소자에서 높은 전자이동도, 높은 항복전압 및 우수한 고출력 특성을 얻을 수 있다.The use of the AlGaN / GaN heterojunction structure enables the use of two dimensional electron gas (2DEG) channels due to the discontinuity of a large conduction band between two materials, so that a high electron mobility in a semiconductor device such as a heterojunction transistor, And an excellent high output characteristic can be obtained.

다음으로, 도 5d에 도시한 바와 같이, 제3 질화물 반도체층(14) 상에 소스 전극(15) 및 드레인 전극(16)을 형성한다. 소스 전극(15) 및 드레인 전극(16)은 제3 질화물 반도체층(14), 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b) 상에 도포된 포토레지스트의 사진 및 식각 공정을 통해 소스 영역과 드레인 영역에 각각 형성될 수 있다.Next, as shown in Fig. 5D, a source electrode 15 and a drain electrode 16 are formed on the third nitride semiconductor layer 14. Then, as shown in Fig. The source electrode 15 and the drain electrode 16 are formed by photolithography and etching of the photoresist applied on the third nitride semiconductor layer 14, the first recess pattern layer 30a and the second recess pattern layer 30b, May be formed in the source region and the drain region, respectively, through the process.

리세스 게이트 전극(17a)은 소스 전극(15)과 수 ㎛(예컨대, 5㎛) 이하의 간격을 두고 형성될 수 있으며, 게이트-소스 항복전압에 영향을 받지 않는 범위 내에서 최대한 간격을 줄일 수 있다.The recess gate electrode 17a may be formed to be spaced apart from the source electrode 15 by several micrometers (for example, 5 占 퐉) or less and may be spaced as far as possible within a range that is not affected by the gate- have.

소스 전극(15) 및 드레인 전극(16)은 제3 질화물 반도체층(14)과 오믹 접합하는 재료로 형성된다. 예를 들어, 전극 재료로는 Ti, Al, Pd, Au, W 또는 이들의 조합이 사용될 수 있다.The source electrode 15 and the drain electrode 16 are formed of a material that ohmic contacts the third nitride semiconductor layer 14. [ For example, Ti, Al, Pd, Au, W, or a combination thereof may be used as the electrode material.

다음, 제2 트렌치(13b) 상에 리세스 게이트 전극(17a)을 형성하고, 제1 트렌치(13a) 상에 리세스-드레인 쇼트키전극(18)을 형성한다.Next, a recess gate electrode 17a is formed on the second trench 13b, and a recess-drain Schottky electrode 18 is formed on the first trench 13a.

리세스 게이트 전극(17a)과 리세스-드레인 쇼트키전극(18)은, 이전 공정에서 남겨진 포토레지스트와 제1 리세스 패턴층(30a) 및 제2 리세스 패턴층(30b)을 제거하고, 반도체 기판상에 포토레지스트를 다시 도포한 후, 포토레지스트의 사진 및 식각 공정을 통해 반도체 기판상에 제1 트렌치(13a) 및 제2 트렌치(13b) 등을 노출시킨 후 쇼트키 접합 재료를 증착함으로써 형성될 수 있다.The recessed gate electrode 17a and the recessed drain Schottky electrode 18 are formed by removing the photoresist and the first recessed pattern layer 30a and the second recessed patterned layer 30b remaining in the previous step, After the photoresist is coated again on the semiconductor substrate, the first trench 13a and the second trench 13b are exposed on the semiconductor substrate through photolithography and etching, and then the Schottky junction material is deposited .

리세스 게이트 전극(17a)과 리세스-드레인 쇼트키전극(18)은 제3 질화물 반도체층(14)과 쇼트키 접합하는 재료로 형성될 수 있다. 쇼트키 접합을 위한 전극 재료로는 Ni, Au, Al, Ti 등의 단일 금속이나 이 금속들이 조합된 조합 금속이 사용될 수 있다. 조합 금속으로는, Ni/Au, Al/Ti 등이 사용될 수 있다. 또한, 쇼트키 접합을 위한 재료에는 Pt, Mo, Ir 등의 금속 재료가 추가될 수 있다. 그 중에서 Pt는 높은 금속 일함수로 인해 높은 항복 전압 및 낮은 게이트 누설전류를 갖도록 기능할 수 있으며, Mo는 높은 융점으로 인해 고온에서 안정된 동작이 가능하도록 기능할 수 있다.The recess gate electrode 17a and the recess-drain Schottky electrode 18 may be formed of a Schottky junction material with the third nitride semiconductor layer 14. As the electrode material for the Schottky junction, a single metal such as Ni, Au, Al, Ti, or a combination metal in which these metals are combined can be used. As the combination metal, Ni / Au, Al / Ti and the like can be used. Metal materials such as Pt, Mo, and Ir may be added to the material for the Schottky junction. Among them, Pt can function to have high breakdown voltage and low gate leakage current due to high metal work function, and Mo can function to enable stable operation at high temperature due to high melting point.

다음, 제3 질화물 반도체층(14)을 덮고, 소스 전극(15), 드레인 전극(16) 및 리세스 게이트 전극(17a)을 노출시키는 패시베이션층(19)을 형성한다. 패시베이션층(19)은 하부의 반도체 기판을 보호하기 위한 것으로서 알루미나, 질화알루미늄, 실리콘옥사이드, 실리콘나이트라이드 등으로 형성될 수 있다.Next, the passivation layer 19 covering the third nitride semiconductor layer 14 and exposing the source electrode 15, the drain electrode 16, and the recess gate electrode 17a is formed. The passivation layer 19 serves to protect the underlying semiconductor substrate, and may be formed of alumina, aluminum nitride, silicon oxide, silicon nitride, or the like.

전술한 질화물 반도체층이나 전극층은 MOCVD 장비 외에 MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy) 등의 성막 장비를 통해 형성될 수 있다.The nitride semiconductor layer and the electrode layer may be formed through deposition equipment such as MBE (Molecular Beam Epitaxy) and HVPE (Hydride Vapor Phase Epitaxy) in addition to MOCVD equipment.

본 실시예에 의하면, 노멀리 오프 GaN 전자소자를 양산성 있게 제조할 수 있다. 또한, 높은 항복 전압, 낮은 온(On) 저항과 높은 온 전류 밀도 특성을 갖는 이중 노멀리 오프 구조를 구비하는 단방향 통전 GaN 전자소자를 양산성 있게 제조할 수 있다.According to this embodiment, the normally off GaN electronic device can be mass-produced. In addition, unidirectionally energized GaN electronic devices having a double normally off structure with high breakdown voltage, low ON resistance and high ON current density characteristics can be mass-produced.

도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.6 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.

도 6을 참조하면, 질화물 반도체 소자(10b)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19) 및 절연 마스킹층(20)을 구비한다.Referring to FIG. 6, the nitride semiconductor device 10b includes a first nitride semiconductor layer 11, a second nitride semiconductor layer 12, a first trench 13a, a second trench 13b, A drain electrode 16, a recess gate electrode 17a, a recess-drain Schottky electrode 18, a passivation layer 19, and an insulating masking layer 20 are provided on the substrate 14, the source electrode 15, the drain electrode 16, do.

본 실시예에 따른 반도체 소자(10b)는 절연 마스킹층(20)을 제외하고 도 3을 참조하여 앞서 설명한 반도체 소자(10a)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.The semiconductor element 10b according to the present embodiment is substantially the same as the semiconductor element 10a described above with reference to FIG. 3 except for the insulating masking layer 20, and thus, in order to avoid duplication of description, The detailed description is omitted.

절연 마스킹층(20)은 소스 전극(15)과 리세스-드레인 쇼트키 전극(18) 사이에 노출되는 제3 질화물 반도체(14)와, 제2 트렌치(13b)와, 제2 트렌치(13b)에 의해 노출되는 제2 질화물 반도체층(12)을 덮도록 형성된다. 절연 마스킹층(20)은 리세스 게이트 전극(17a)의 누설을 차단하여 소자의 신뢰성이 저하되는 것을 방지한다.The insulating masking layer 20 includes a third nitride semiconductor 14 exposed between the source electrode 15 and the recess-drain Schottky electrode 18, a second trench 13b, a second trench 13b, The second nitride semiconductor layer 12 is exposed. The insulating masking layer 20 prevents the leakage of the recess gate electrode 17a and prevents the reliability of the device from deteriorating.

절연 마스킹층(20)은 반도체 소자(10b)의 기설정 문턱 전압과 절연 마스킹층의 재료 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들면, 절연 마스킹층(20)은 소스 전극(15)과 드레인 전극(16)을 형성하고, 제1 트렌치(13a) 및 드레인 전극(16) 상에 리세스-드레인 쇼트키전극(18)을 형성한 후, 포토레지스트 등의 마스크가 설치된 반도체 기판상에 절연 재료를 도포하거나 증착하는 공정을 통해 형성될 수 있다. The insulating masking layer 20 may be formed to have an appropriate thickness depending on a predetermined threshold voltage of the semiconductor element 10b and a material type of the insulating masking layer. For example, the insulating masking layer 20 forms a source electrode 15 and a drain electrode 16, and a recess-drain Schottky electrode 18 is formed on the first trench 13a and the drain electrode 16, And then applying or depositing an insulating material on a semiconductor substrate provided with a mask such as a photoresist.

절연 마스킹층(20)은, 산화실리콘(SiO2 등)을 포함하는 산화막이나, 질화실리콘(SiNX 등)을 포함하는 질화막이나, 산화실리콘보다 큰 유전율(high-k)을 갖는 물질이나, Si3N4, HfO2 등으로 형성될 수 있다.The insulating masking layer 20 may be an oxide film containing silicon oxide (SiO 2 or the like), a nitride film containing silicon nitride (SiN x or the like) or a material having a dielectric constant (high-k) 3 N 4 , HfO 2, or the like.

본 실시예의 의하면, 오믹접합 드레인 전극(16)의 인근 하부측에 제2 질화물 반도체층(12)에서 패터닝된 제3 질화물 반도체층(14)을 재성장하는 방법으로 제1 트렌치(13a) 및 제2 트렌치(13a)를 형성하고 절연 마스킹층(20)이 얇게 형성되어 있는 제1 트렌치(13a)의 내부 공간에 리세스-드레인 쇼트키전극(18)을 배치하면서 제2 트렌치(13b)의 내부 공간에 리세스 게이트 전극(17a)을 형성함으로써, 제1 리세스(13a) 하부에서 2DEG 유도 채널에 불연속 영역을 형성하여 노멀리 오프 반도체 소자를 양산성 있게 구현하고, 순방향 바이어스 조건에서 반도체 소자(10b 또는 10a, 10)의 문턱전압을 기존의 쇼트키접합 드레인전극을 사용하는 이종접합 트랜지스터의 문턱 전압(약 1.2V 내지 1.4V)보다 크게 낮은 약 0V 근처(약 0.4V 이하)까지 낮출 수 있는 장점이 있다. 또한, 노멀리 오프 질화물 반도체 소자의 게이트 누설을 방지하며, 소스 전극(15)에서 드레인 전극(16)으로의 누설전류를 차단하여 소자 성능을 향상시킬 수 있다. 여기서, 누설전류는 기존의 이종접합 트랜지스터에 있어서 소스-드레인 간에 역전압이 인가될 때 장벽층(제3 질화물 반도체층)에 오믹접촉된 드레인 전극을 통해 흐르는 전류를 지칭한다.The third nitride semiconductor layer 14 patterned by the second nitride semiconductor layer 12 is re-grown on the lower side of the ohmic junction drain electrode 16 to form the first trench 13a and the second Drain Schottky electrode 18 is disposed in the inner space of the first trench 13a in which the trench 13a is formed and the insulating masking layer 20 is formed thin and the inner space of the second trench 13b By forming the recessed gate electrode 17a in the second recess 13a to form a discontinuous region in the 2DEG induction channel below the first recess 13a to massively implement the normally off semiconductor element and to prevent the semiconductor element 10b Or 10a, 10) can be lowered to about 0 V (about 0.4 V or less) lower than the threshold voltage (about 1.2 V to 1.4 V) of the heterojunction transistor using the conventional Schottky junction drain electrode . Further, the gate leakage of the normally-off nitride semiconductor device is prevented, and the leakage current from the source electrode 15 to the drain electrode 16 is cut off, thereby improving the device performance. Here, the leakage current refers to a current flowing through a drain electrode that is in ohmic contact with a barrier layer (third nitride semiconductor layer) when a reverse voltage is applied between the source and the drain in a conventional heterojunction transistor.

도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.7 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.

도 7을 참조하면, 질화물 반도체 소자(10c)는, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19), 절연 마스킹층(20) 및 P형 반도체 게이트(21)를 구비한다.7, the nitride semiconductor device 10c includes a first nitride semiconductor layer 11, a second nitride semiconductor layer 12, a first trench 13a, a second trench 13b, Drain electrode 14 and source electrode 15 and drain electrode 16, recess gate electrode 17a, recess-drain Schottky electrode 18, passivation layer 19, insulating masking layer 20, and P Type semiconductor gates 21 are formed.

본 실시예에 따른 반도체 소자(10c)는 게이트 전극(17)의 하부에 형성되는 P형 반도체 게이트(21)를 제외하고 도 3을 참조하여 앞서 설명한 반도체 소자(10)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.The semiconductor element 10c according to the present embodiment is substantially the same as the semiconductor element 10 described above with reference to FIG. 3, except for the P-type semiconductor gate 21 formed under the gate electrode 17, Detailed descriptions of the same or similar components are omitted to avoid redundancy.

P형 반도체 게이트(21)는, 소스 전극(13)과 드레인 전극(14) 사이의 게이트 영역에 배치된다. P형 반도체 게이트(21)는, 제1 질화물 반도체층(11)과 제2 질화물 반도체층(12)의 이종접합으로 형성되는 페르미 레벨이 재정렬되도록 작용한다.The P-type semiconductor gate 21 is disposed in the gate region between the source electrode 13 and the drain electrode 14. The P-type semiconductor gate 21 functions to rearrange the Fermi level formed by the heterojunction of the first nitride semiconductor layer 11 and the second nitride semiconductor layer 12.

P형 반도체 게이트(21)의 작용에 의하면, 채널층으로 기능하는 제1 질화물 반도체층(11)과 배리어층으로 기능하는 제2 질화물 반도체층(12)의 계면 부근에 존재하던 가전자대의 포텐셜 웰은 페르미 레벨 위로 이동하여 위치하게 되고, 그에 의해 2DEG 채널에 이차원전자가스가 형성되지 않는 불연속 영역을 생성할 수 있다.According to the action of the P-type semiconductor gate 21, the potential well of the valence band existing in the vicinity of the interface between the first nitride semiconductor layer 11 serving as the channel layer and the second nitride semiconductor layer 12 serving as the barrier layer, Is moved and positioned above the Fermi level, thereby creating a discontinuous region in which a 2DEG channel is not formed in the 2DEG channel.

P형 반도체 게이트(21)는 제2 질화물 반도체층(12) 상에 에피 성장되고, B, As, P, Mg 또는 이들의 조합 등의 도펀트가 도핑된 질화물 반도체층으로 형성될 수 있다.The P-type semiconductor gate 21 is epitaxially grown on the second nitride semiconductor layer 12 and may be formed of a nitride semiconductor layer doped with a dopant such as B, As, P, Mg, or a combination thereof.

전술한 P형 반도체 게이트(21)는 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖는 GaN 또는 AlGaN 반도체, 혹은 i-AlGaN 반도체로 구성될 수 있다. 또한, 구현에 따라서, P형 반도체 게이트(21)는 언도프(Undoped) GaN, InN 등의 2성분계, InGaN 등의 3성분계, AlInGaN 등의 4성분계 질화물계 반도체로 형성될 수 있다.The P-type semiconductor gate 21 described above may be made of GaN or AlGaN semiconductor or i-AlGaN semiconductor having a hole concentration of 5 x 10 16 / cm 3 to 5 x 10 18 / cm 3 by impurity implantation. Depending on the implementation, the P-type semiconductor gate 21 can be formed of a two-component system such as undoped GaN or InN, a three-component system such as InGaN, or a four-component nitride-based semiconductor such as AlInGaN.

P형 반도체 게이트(21)의 형성에 있어서, 마그네슘(Mg)을 높은 농도로 도핑할 때, P형 반도체 게이트(21)는 최대 두께 약 100㎚까지를 구비할 수 있다. 한편, P형 반도체 게이트(21)는 Al0 .25Ga0 .75N로 형성될 수 있는데, 그 경우, 그 두께는 약 10㎚ 미만인 것이 바람직하다. P형 반도체 게이트(21)의 조성이 전술한 범위들을 벗어나면, 질화물 반도체 소자(10c)는 노멀리 오프 특성 대신에 노멀리-온(Normally On) 특성을 나타낼 수 있다.In the formation of the P-type semiconductor gate 21, when doping magnesium (Mg) at a high concentration, the P-type semiconductor gate 21 may have a maximum thickness of up to about 100 nm. On the other hand, the P-type semiconductor gate 21 may be formed of Al 0 .25 Ga 0 .75 N, in which case the thickness is preferably less than about 10 nm. If the composition of the P-type semiconductor gate 21 is out of the above-described range, the nitride semiconductor device 10c may exhibit a normally-on characteristic instead of the normally off characteristic.

본 실시예에 따른 질화물 반도체 소자(10c)는, 식각 공정을 이용하지 않고 리세스 게이트 전극과 리세스-드레인 쇼트키전극을 형성함으로써, 식각 공정을 이용하는 기존의 게이트 리세스 구조에서의 문제점을 해결하고, 리세스-드레인 쇼트키전극과 P형 반도체 게이트를 통해 2DEG(Two-dimensional Electron Gas) 채널에 이차원전자가스가 거의 형성되지 않는 불연속 영역을 안정적으로 제어하며, 그에 의해 신뢰성 높고 양산성이 우수한 노멀리 오프(Normally-Off) 특성을 나타낼 수 있다.The nitride semiconductor device 10c according to the present embodiment solves the problems in the conventional gate recess structure using the etching process by forming the recess gate electrode and the recess-drain Schottky electrode without using the etching process And a discontinuous region in which a two-dimensional electron gas is hardly formed in a two-dimensional electron gas (2DEG) channel through a recessed-drain Schottky electrode and a P-type semiconductor gate is stably controlled, And may exhibit a normally-off characteristic.

도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.8 is a cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.

도 8을 참조하면, 질화물 반도체 소자(10d)는, MIS(Metal Insulator Semiconductor)-HFET(Heterojunction Field Effect Transistor) 구조를 가진 질화물 전자소자로서, 제1 질화물 반도체층(11), 제2 질화물 반도체층(12), 제1 트렌치(13a), 제2 트렌치(13b), 제3 질화물 반도체층(14), 소스 전극(15), 드레인 전극(16), 리세스 게이트 전극(17a), 리세스-드레인 쇼트키전극(18), 패시베이션층(19), 절연 마스킹층(20) 및 p형 GaN 게이트(21)를 구비한다.Referring to FIG. 8, the nitride semiconductor device 10d is a nitride electronic device having a MIS (Heterojunction Field Effect Transistor) -HFET structure. The nitride semiconductor device 10d includes a first nitride semiconductor layer 11, The source electrode 15, the drain electrode 16, the recess gate electrode 17a, the recess-gate electrode 16, the first trench 13a, the second trench 13b, the third nitride semiconductor layer 14, A drain Schottky electrode 18, a passivation layer 19, an insulating masking layer 20 and a p-type GaN gate 21.

질화물 반도체 소자(10d)는 게이트 전극(17) 하부의 P형 반도체 게이트(21)와 제1 리세스 패턴층을 마스크로 사용하여 제2 질화물 반도체층(12) 상에 제3 질화물 반도체층(14)을 재성장함으로써, 식각 공정 없이 게이트 제어 영역에 P형 반도체 게이트(21)를 형성하고 드레인 영역에 리세스-드레인 쇼트키전극(18)을 형성하도록 구현된다.The nitride semiconductor device 10d is formed by using the P-type semiconductor gate 21 under the gate electrode 17 and the first recess pattern layer as a mask to form a third nitride semiconductor layer 14 ) To form the P-type semiconductor gate 21 in the gate control region and the recess-drain Schottky electrode 18 in the drain region without an etching process.

본 실시예에 따른 질화물 반도체 소자(10d)는 게이트 절연막(20a)을 구비한 절연 마스킹층(20)를 제외하고 도 7을 참조하여 앞서 설명한 반도체 소자(10c)와 실질적으로 동일하므로 설명의 중복을 피하기 위해 동일하거나 유사한 구성요소에 대한 상세 설명은 생략한다.The nitride semiconductor device 10d according to the present embodiment is substantially the same as the semiconductor device 10c described above with reference to FIG. 7, except for the insulating masking layer 20 having the gate insulating film 20a, Detailed description of the same or similar components is omitted for avoidance.

절연 마스킹층(20)은 전술한 도 5a 내지 도 5d의 제조방법에 의해 제조되는 질화물 반도체 소자에서 소스 전극(15)과 드레인 전극(16) 형성 시에 P형 반도체 게이트(21)와 제3 질화물 반도체층(14) 상부에 위치하는 절연막을 제거하지 않도록 이후의 공정을 제어함으로써 구현될 수 있다.The insulating masking layer 20 is formed on the surface of the P-type semiconductor gate 21 and the third nitride layer 21 in the formation of the source electrode 15 and the drain electrode 16 in the nitride semiconductor device manufactured by the manufacturing method of FIGS. 5A to 5D, And controlling subsequent processes so as not to remove the insulating film located on the semiconductor layer 14. [

본 실시예에 의하면, 도 3 또는 도 7의 질화물 반도체층과 대비할 때, 게이트 전극(17)과 제1 질화물 반도체층(11) 사이에 위치하고 게이트 절연막(20a)에 의하여 높은 문턱전압 특성을 나타내고, 낮은 게이트 누설 특성을 나타내며, 절연 마스킹층 제거 공정을 생략함으로써 제조 공정을 단순화할 수 있는 장점이 있다.According to this embodiment, when compared with the nitride semiconductor layer of FIG. 3 or FIG. 7, the gate electrode 17 is located between the gate electrode 17 and the first nitride semiconductor layer 11 and exhibits a high threshold voltage characteristic by the gate insulating film 20a, Low gate leakage characteristics are exhibited, and the manufacturing process can be simplified by omitting the insulating masking layer removing step.

또한, 본 실시예에 의하면, 채널층인 제1 질화물 반도체층(11)과 이종접합되는 제2 질화물 반도체층(12)을 얇게 성장시키고, 제2 질화물 반도체층(12) 상에 소정 패턴을 갖도록 형성된 P형 반도체 게이트(21)나 리세스 패턴층을 마스크로 사용하여 제2 질화물 반도체층(12) 상에 제3 질화물 반도체층(14)을 재성장함으로써, 식각 공정에서 발생하는 문제를 방지하면서 우수한 노멀리-오프 특성을 구현하고 동시에 우수한 양산성을 가진 질화물 반도체 소자를 제공할 수 있다.According to the present embodiment, the second nitride semiconductor layer 12, which is differentially bonded to the first nitride semiconductor layer 11 as the channel layer, is thinly grown and the second nitride semiconductor layer 12 is formed to have a predetermined pattern on the second nitride semiconductor layer 12. [ The third nitride semiconductor layer 14 is regrown on the second nitride semiconductor layer 12 by using the formed P-type semiconductor gate 21 or the recessed pattern layer as a mask, It is possible to provide a nitride semiconductor device which realizes a normally off-off characteristic and at the same time has excellent mass productivity.

한편, 전술한 실시예에서 반도체 소자가 전계 효과 트랜지스터인 경우를 중심으로 설명하였지만, 본 발명은 그러한 구성으로 한정되지 않고, 본 실시예에 따른 반도체 소자를 이용하는 전자소자(Electronic device), 광학전자(Optoelectronic) 소자, 전기기계(Electromechanical) 소자 등으로 구현될 수 있다.Although the semiconductor device is described as being a field-effect transistor in the above-described embodiments, the present invention is not limited to such a structure, and may be applied to electronic devices, An optoelectronic element, an electromechanical element, or the like.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경, 치환, 수정이 가능할 것이며, 이러한 변경, 치환, 수정 등은 본 발명의 특허청구범위에 속하는 것으로 보아야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

10, 10a, 10b, 10c, 10d: 질화물 반도체 소자
11: 제1 질화물 반도체층
12: 제2 질화물 반도체층
13a, 13b: 트렌치
14: 제3 질화물 반도체층
15: 소스 전극
16: 드레인 전극
17: 게이트 전극
17a: 리세스 게이트 전극
18: 리세스-드레인 쇼트키전극
19: 패시베이션층
20: 절연 마스킹층
20a: 게이트 절연막
21: P형 반도체 게이트10, 10a, 10b, 10c, and 10d:
11: First nitride semiconductor layer
12: a second nitride semiconductor layer
13a and 13b: trenches
14: third nitride semiconductor layer
15: source electrode
16: drain electrode
17: gate electrode
17a: recess gate electrode
18: recess-drain Schottky electrode
19: Passivation layer
20: Insulation masking layer
20a: gate insulating film
21: P-type semiconductor gate

Claims (26)

제1 에너지 밴드갭을 갖는 제1 질화물 반도체층을 형성하는 제 1 단계;
상기 제1 질화물 반도체층 상에 제2 에너지 밴드갭을 갖는 제2 질화물 반도체층을 형성하는 제 2 단계;
상기 제2 질화물 반도체층 상에 제1 트렌치의 형성을 위한 제1 리세스 패턴층을 가진 기설정 패턴의 절연막을 형성하는 제 3 단계;
상기 절연막의 높이와 같거나 낮은 높이로 상기 제2 질화물 반도체층 상에 재성장 제3 질화물 반도체층을 형성하는 제 4 단계;
상기 제3 질화물 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 제 5 단계;
상기 절연막을 제거하는 제 6 단계; 및
상기 제2 질화물 반도체층 상의 게이트 영역에 게이트 전극을 형성하고, 상기 드레인 전극과 접하며 상기 제1 트렌치의 바닥에 노출되는 제2 질화물 반도체층에 접하도록 상기 리세스-드레인 쇼트키전극을 형성하는 제 7 단계;
를 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
A first step of forming a first nitride semiconductor layer having a first energy band gap;
A second step of forming a second nitride semiconductor layer having a second energy band gap on the first nitride semiconductor layer;
A third step of forming an insulating film of a predetermined pattern having a first recess pattern layer for forming a first trench on the second nitride semiconductor layer;
A fourth step of forming a regrown third nitride semiconductor layer on the second nitride semiconductor layer at a height equal to or lower than the height of the insulating film;
A fifth step of forming a source electrode and a drain electrode on the third nitride semiconductor layer;
A sixth step of removing the insulating film; And
Forming a gate electrode on the gate region on the second nitride semiconductor layer and forming the recess-drain Schottky electrode to contact the second nitride semiconductor layer exposed to the bottom of the first trench, Step 7;
And forming a nitride semiconductor layer on the nitride semiconductor layer.
제 1 항에 있어서,
상기 제 2 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 상기 제2 질화물 반도체층을 형성하고,
상기 제 4 단계는, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층, 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층의 접합에 의해 상기 2DEG 채널이 형성되는 높이로 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method according to claim 1,
The second step may include a step of bonding the first and second nitride semiconductor layers in a state where the gate electrode is not biased to a height at which a 2DEG (Two-dimensional Electron Gas) channel is not formed, A nitride semiconductor layer is formed,
The fourth step may further include a step of forming the second channel by the bonding of the first nitride semiconductor layer, the second nitride semiconductor layer and the third nitride semiconductor layer in a state where the gate electrode is not biased, Thereby forming a nitride semiconductor layer.
제 2 항에 있어서,
상기 제 2 단계는, 상기 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 갖는 상기 제2 질화물 반도체층을 형성하고,
상기 제 4 단계는, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 갖는 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
3. The method of claim 2,
The second step may include forming the second nitride semiconductor layer having the second energy band gap larger than the first energy band gap,
Wherein the third step of forming the third nitride semiconductor layer has a third energy band gap larger than the first energy band gap.
제 3 항에 있어서,
상기 제 4 단계는, 상기 제2 질화물 반도체층의 두께보다 두껍게 상기 제3 질화물 반도체층을 형성하고,
상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭과 같은 상기 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method of claim 3,
In the fourth step, the third nitride semiconductor layer is formed to be thicker than the second nitride semiconductor layer,
Wherein the third nitride semiconductor layer has the third energy band gap equal to the second energy band gap.
제 3 항에 있어서,
상기 제 4 단계는, 상기 제2 에너지 밴드갭보다 큰 상기 제3 에너지 밴드갭을 갖는 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method of claim 3,
And the fourth step is to form the third nitride semiconductor layer having the third energy band gap larger than the second energy band gap.
제 5 항에 있어서,
상기 제1 질화물 반도체층은, GaN을 포함하고,
상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층은 AlxGa1 - xN을 포함하며,
상기 제3 질화물 반도체층의 알루미늄(Al) 조성비는 상기 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
6. The method of claim 5,
Wherein the first nitride semiconductor layer includes GaN,
The second nitride semiconductor layer and the third nitride semiconductor layer include Al x Ga 1 - x N,
Wherein an aluminum (Al) composition ratio of the third nitride semiconductor layer is larger than an aluminum composition ratio of the second nitride semiconductor layer.
제 6 항에 있어서,
상기 제 2 단계는, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하인 상기 제2 질화물 반도체층을 형성하고,
상기 제 4 단계는, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 상기 제3 질화물 반도체층을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method according to claim 6,
The second step is a step of forming the second nitride semiconductor layer having an aluminum composition ratio of 5% or more and less than 25% and a height of 3 nm or more and 15 nm or less,
Wherein the third step is a step of forming the third nitride semiconductor layer having an aluminum composition ratio of 15% or more and 100% or less and a height of 5 nm or more and 30 nm or less.
제 1 항에 있어서,
상기 제 3 단계는, 상기 제1 리세스 패턴층과 함께 제2 트렌치의 형성을 위한 제2 리세스 패턴층을 갖는 상기 절연막을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the third step forms the insulating film having the second recess pattern layer for forming the second trench together with the first recess pattern layer.
제 8 항에 있어서,
상기 제 7 단계는, 상기 리세스-드레인 쇼트키전극의 형성과 함께 상기 제2 트렌치에 상기 리세스 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
9. The method of claim 8,
Wherein the recess gate electrode is formed in the second trench together with the formation of the recess-drain Schottky electrode.
제 8 항에 있어서,
상기 제 4 단계 전에, 상기 제2 트렌치에 상기 제2 질화물 반도체층의 에피 성장을 통해 P형 반도체 게이트를 형성하는 단계를 더 포함하고,
상기 제 7 단계는, 상기 절연막을 마스크로 사용하여 상기 리세스-드레인 쇼트키전극과 함께 상기 제2 트렌치 영역에 상기 리세스 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
9. The method of claim 8,
Further comprising forming a p-type semiconductor gate through epitaxial growth of the second nitride semiconductor layer in the second trench before the fourth step,
Wherein the recess gate electrode is formed in the second trench region together with the recess-drain Schottky electrode using the insulating film as a mask.
제 10 항에 있어서,
상기 제 7 단계는, 상기 리세스 게이트 전극의 형성 시에 상기 P형 반도체 게이트 상에 상기 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
11. The method of claim 10,
And the seventh step comprises forming the gate electrode on the P-type semiconductor gate at the time of forming the recess gate electrode.
제 11 항에 있어서,
상기 제 7 단계는, 상기 게이트 전극의 형성 전에 상기 P형 반도체 게이트 상에 게이트 절연막을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
12. The method of claim 11,
Wherein the seventh step is to form a gate insulating film on the p-type semiconductor gate before forming the gate electrode.
제 10 항에 있어서,
상기 제 7 단계는, 불순물 주입에 의해 5×1016/㎤ 내지 5×1018/㎤의 홀 농도를 갖고 두께 10㎚ 이상, 80㎚ 이하인 GaN, AlGaN, 혹은 i-AlGaN 반도체로 상기 P형 반도체 게이트를 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
11. The method of claim 10,
The seventh step is a step of forming a p-type semiconductor layer of GaN, AlGaN, or i-AlGaN semiconductor having a hole concentration of 5 x 10 16 / cm 3 to 5 x 10 18 / And forming a gate electrode on the gate insulating film.
제 1 항에 있어서,
상기 소스 전극, 상기 게이트 전극 및 상기 리세스-드레인 쇼트키전극 사이에 노출되는 제2 질화물 반도체층을 덮는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
The method according to claim 1,
And forming a passivation layer covering the second nitride semiconductor layer exposed between the source electrode, the gate electrode, and the recess-drain Schottky electrode.
제1 에너지 밴드갭을 갖는 제1 질화물 반도체층;
상기 제1 질화물 반도체층 상에 배치되고, 상기 제1 에너지 밴드갭과 다른 제2 에너지 밴드갭을 갖는 제 2 질화물 반도체층;
상기 제2 질화물 반도체층 상에 배치되고, 제1 트렌치를 구비하는 제3 질화물 반도체층;
상기 제3 질화물 반도체층 상에 형성되는 소스 전극 및 드레인 전극;
상기 제2 질화물 반도체층 상에 형성되고 상기 소스 전극 및 상기 게이트 전극 사이에 배치되는 게이트 전극; 및
상기 제1 트렌치의 바닥에 노출되는 상기 제2 질화물 반도체층에 접하고 상기 드레인 전극에 접하도록 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층 상에 형성되는 리세스-드레인 쇼트키전극;
을 포함하는 것을 특징으로 하는 질화물 반도체 소자.
A first nitride semiconductor layer having a first energy band gap;
A second nitride semiconductor layer disposed on the first nitride semiconductor layer and having a second energy band gap different from the first energy band gap;
A third nitride semiconductor layer disposed on the second nitride semiconductor layer and having a first trench;
A source electrode and a drain electrode formed on the third nitride semiconductor layer;
A gate electrode formed on the second nitride semiconductor layer and disposed between the source electrode and the gate electrode; And
A recess-drain Schottky electrode formed on the second nitride semiconductor layer and the third nitride semiconductor layer in contact with the second nitride semiconductor layer exposed at the bottom of the first trench and in contact with the drain electrode;
And a nitride semiconductor layer.
제 15 항에 있어서,
상기 제2 질화물 반도체층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 접합에 의해 2DEG(Two-dimensional Electron Gas) 채널이 형성되지 않는 높이로 형성되고,
상기 제3 질화물 반도체층은, 상기 게이트 전극이 바이어스되지 않은 상태에서 상기 제1 질화물 반도체층, 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층의 접합에 의해 상기 2DEG 채널이 생성되는 높이로 형성되는 것을 특징으로 하는 질화물 반도체 소자.
16. The method of claim 15,
The second nitride semiconductor layer is formed to have a height at which a 2DEG (Two-dimensional Electron Gas) channel is not formed due to bonding of the first nitride semiconductor layer and the second nitride semiconductor layer in a state where the gate electrode is not biased And,
The third nitride semiconductor layer is formed to have a height at which the 2DEG channel is generated by bonding the first, second and third nitride semiconductor layers in a state where the gate electrode is not biased Wherein the nitride semiconductor layer is formed on the substrate.
제 16 항에 있어서,
상기 제2 질화물 반도체층은, 상기 제1 에너지 밴드갭보다 큰 상기 제2 에너지 밴드갭을 구비하고,
상기 제3 질화물 반도체층은, 상기 제1 에너지 밴드갭보다 큰 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
17. The method of claim 16,
Wherein the second nitride semiconductor layer has the second energy band gap larger than the first energy band gap,
And the third nitride semiconductor layer has a third energy band gap larger than the first energy band gap.
제 17 항에 있어서,
상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭과 같은 상기 제3 에너지 밴드갭을 구비하고, 상기 제3 질화물 반도체층의 두께는 상기 제2 질화물 반도체층의 두께보다 두꺼운 것을 특징으로 하는 질화물 반도체 소자.
18. The method of claim 17,
Wherein the third nitride semiconductor layer has the third energy band gap equal to the second energy band gap and the thickness of the third nitride semiconductor layer is thicker than the thickness of the second nitride semiconductor layer. Semiconductor device.
제 17 항에 있어서,
상기 제3 질화물 반도체층은, 상기 제2 에너지 밴드갭보다 큰 상기 제3 에너지 밴드갭을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
18. The method of claim 17,
And the third nitride semiconductor layer has the third energy band gap larger than the second energy band gap.
제 19 항에 있어서,
상기 제1 질화물 반도체층은, GaN을 포함하고,
상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층은 AlxGa1 - xN을 포함하며,
상기 제3 질화물 반도체층의 알루미늄(Al) 조성비는 상기 제2 질화물 반도체층의 알루미늄 조성비보다 큰 것을 특징으로 하는 질화물 반도체 소자.
20. The method of claim 19,
Wherein the first nitride semiconductor layer includes GaN,
The second nitride semiconductor layer and the third nitride semiconductor layer include Al x Ga 1 - x N,
Wherein an aluminum (Al) composition ratio of the third nitride semiconductor layer is larger than an aluminum composition ratio of the second nitride semiconductor layer.
제 20 항에 있어서,
상기 제2 질화물 반도체층은, 알루미늄 조성비가 5% 이상, 25% 미만이고, 그 높이가 3㎚ 이상, 15㎚ 이하이며,
상기 제3 질화물 반도체층은, 알루미늄 조성비가 15% 이상, 100% 이하이고, 그 높이가 5㎚ 이상, 30㎚ 이하인 것을 특징으로 하는 질화물 반도체 소자.
21. The method of claim 20,
Wherein the second nitride semiconductor layer has an aluminum composition ratio of 5% or more and less than 25%, a height of 3 nm or more and 15 nm or less,
Wherein the third nitride semiconductor layer has an aluminum composition ratio of 15% or more and 100% or less and a height of 5 nm or more and 30 nm or less.
제 15 항에 있어서,
상기 게이트 전극은 상기 제3 질화물 반도체층에 구비된 제2 트렌치를 통해 상기 제2 질화물 반도체층 내부로 일정 길이 연장하는 리세스 게이트 전극인 것을 특징으로 하는 질화물 반도체 소자.
16. The method of claim 15,
Wherein the gate electrode is a recess gate electrode extending a certain length into the second nitride semiconductor layer through a second trench provided in the third nitride semiconductor layer.
제 22 항에 있어서,
상기 리세스 게이트 전극은, 상기 제2 트렌치에 삽입되고 상기 제2 질화물 반도체층에 접하는 P형 반도체 게이트, 및 상기 P형 반도체 게이트 상에 배치되는 게이트 전극을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
23. The method of claim 22,
The recess gate electrode includes a P-type semiconductor gate inserted in the second trench and in contact with the second nitride semiconductor layer, and a gate electrode disposed on the P-type semiconductor gate.
제 23 항에 있어서,
상기 리세스 게이트 전극은, 상기 P형 반도체 게이트 및 상기 게이트 전극 사이에 배치되는 게이트 절연막 또는 절연 마스킹층을 구비하는 것을 특징으로 하는 질화물 반도체 소자.
24. The method of claim 23,
Wherein the recess gate electrode comprises a gate insulating film or an insulating masking layer disposed between the P-type semiconductor gate and the gate electrode.
제 23 항에 있어서,
상기 P형 반도체 게이트는, 불순물에 의한 5×1016/㎤ 내지 5×1018/㎤의 홀 농도와 10㎚ 이상, 80㎚ 이하의 두께를 갖는 GaN, AlGaN, 혹은 i-AlGaN 반도체로 이루어지는 것을 특징으로 하는 질화물 반도체 소자.
24. The method of claim 23,
The P-type semiconductor gate may be formed of a GaN, AlGaN, or i-AlGaN semiconductor having a hole concentration of 5 × 10 16 / cm 3 to 5 × 10 18 / cm 3 due to impurities and a thickness of 10 nm or more and 80 nm or less Wherein the nitride semiconductor device is a nitride semiconductor device.
제 15 항에 있어서,
상기 소스 전극, 상기 게이트 전극 및 상기 리세스-드레인 쇼트키전극 사이에 노출되는 상기 제2 질화물 반도체층을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.16. The method of claim 15,
And a passivation layer covering the second nitride semiconductor layer exposed between the source electrode, the gate electrode, and the recess-drain Schottky electrode.
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