KR20140104169A - 이미지 센서 및 이를 포함하는 컴퓨팅 시스템 - Google Patents

Abstract

이미지 센서는 픽셀 어레이 및 아날로그-디지털 변환부를 포함한다. 픽셀 어레이는 입사광을 감지하여 아날로그 신호를 생성한다. 아날로그-디지털 변환부는 제1 동작 모드에서 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 디지털 신호를 생성하고, 제2 동작 모드에서 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 디지털 신호를 생성한다. 이미지 센서는 정지영상 촬영 모드 및 동영상 촬영 모드에서 모두 신호대 잡음비가 높은 양질의 영상을 제공할 수 있다.

Description

이미지 센서 및 이를 포함하는 컴퓨팅 시스템{IMAGE SENSOR AND COMPUTING SYSTEM HAVING THE SAME}

본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 정지 영상 및 동영상을 촬영할 수 있는 이미지 센서 및 이를 포함하는 컴퓨팅 시스템에 관한 것이다.

일반적인 디지털 카메라 등에 사용되는 이미지 센서는 정지영상 촬영 및 동영상 촬영이 모두 가능하다. 정지영상 촬영의 경우 고해상도를 갖는 이미지를 제공하는 것이 중요한 반면에, 동영상 촬영의 경우 고속으로 동작하여 높은 프레임 레이트를 갖는 영상을 제공하는 것이 중요하다. 또한, 정지영상 촬영 및 동영상 촬영 모두에서 노이즈가 적은 이미지를 제공하여야 한다.

따라서 정지영상 촬영 및 동영상 촬영에서 각각 요구되는 성능 특성을 모두 만족할 수 있는 이미지 센서가 필요하다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 정지영상 촬영 모드 및 동영상 촬영 모드에서 양질의 이미지를 제공할 수 있는 이미지 센서를 제공하는 것이다.

본 발명의 다른 목적은 상기 이미지 센서를 포함하는 컴퓨팅 시스템을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이 및 아날로그-디지털 변환부를 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 아날로그 신호를 생성한다. 상기 아날로그-디지털 변환부는 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성한다.

일 실시예에 있어서, 상기 제1 동작 모드는 정지영상 촬영 모드이고 상기 제2 동작 모드는 동영상 촬영 모드일 수 있다.

일 실시예에 있어서, 상기 아날로그-디지털 변환부는 상기 제1 동작 모드에서 상기 아날로그 신호에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행하여 상기 디지털 신호의 상위 비트들 및 나머지(residue)를 생성하고, 상기 나머지에 대해 상기 순환 아날로그-디지털 변환을 수행하여 상기 디지털 신호의 하위 비트들을 생성할 수 있다.

일 실시예에 있어서, 상기 이미지 센서는 일정한 크기의 전압을 갖는 기준 신호 및 일정한 크기의 기울기로 변화하는 램프 신호를 생성하는 기준 신호 생성부를 더 포함할 수 있다.

상기 픽셀 어레이는 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 성분을 나타내는 제2 아날로그 신호를 생성하고, 상기 아날로그-디지털 변환부는 상기 제1 아날로그 신호에 상응하는 제1 디지털 신호 및 상기 제2 아날로그 신호에 상응하는 제2 디지털 신호를 생성하고, 상기 제1 디지털 신호 및 상기 제2 디지털 신호의 차이를 상기 디지털 신호로서 출력할 수 있다.

상기 아날로그-디지털 변환부는, 상기 제1 동작 모드에서 상기 기준 신호를 사용하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호 각각에 대해 상기 시그마-델타 아날로그-디지털 변환 및 상기 순환 아날로그-디지털 변환을 순차적으로 수행하여 상기 디지털 신호를 생성하는 제1 변환부 및 상기 제2 동작 모드에서 카운트 클럭 신호 및 상기 램프 신호를 사용하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호 각각에 대해 상기 단일 기울기 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 제2 변환부를 포함할 수 있다.

상기 제1 변환부는, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부, 제1 시간 동안 상기 상관 이중 샘플링부의 출력 단자에 연결되고, 제2 시간 동안 제1 노드에 연결되는 스위치, 상기 스위치를 통해 제공되는 신호에서 피드백 신호를 감산하여 차이 신호를 생성하는 감산기, 상기 차이 신호를 적분하여 상기 제1 노드에 적분 신호를 출력하는 적분기, 상기 적분 신호와 상기 기준 신호의 크기를 비교하여 비교 신호를 출력하는 비교기, 상기 비교 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성하는 디지털-아날로그 변환기 및 상기 비교 신호에 기초하여 상기 디지털 신호를 생성하는 카운터를 포함할 수 있다.

상기 카운터는 상기 상관 이중 샘플링부가 상기 리셋 신호를 출력하는 경우 상기 제1 시간 동안 생성되는 상기 비교 신호들을 합산하여 상기 제1 디지털 신호의 상위 비트들을 생성하고 상기 제2 시간 동안 생성되는 상기 비교 신호들을 상기 제1 디지털 신호의 하위 비트들로서 생성하고, 상기 상관 이중 샘플링부가 상기 이미지 신호를 출력하는 경우 상기 제1 시간 동안 생성되는 상기 비교 신호들을 합산하여 상기 제2 디지털 신호의 상위 비트들을 생성하고 상기 제2 시간 동안 생성되는 상기 비교 신호들을 상기 제2 디지털 신호의 하위 비트들로서 생성하고, 상기 제2 디지털 신호에서 상기 제1 디지털 신호를 감산하여 상기 디지털 신호를 생성할 수 있다.

상기 제2 변환부는, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부, 상기 리셋 신호 및 상기 이미지 신호 각각과 상기 램프 신호의 크기를 비교하여 비교 신호를 출력하는 비교기 및 상기 상관 이중 샘플링부가 상기 리셋 신호를 출력하는 경우 상기 비교 신호가 천이될 때 까지 상기 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 제1 카운트값을 생성하고, 상기 상관 이중 샘플링부가 상기 이미지 신호를 출력하는 경우 상기 비교 신호가 천이될 때 까지 상기 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 제2 카운트값을 생성하고, 상기 제2 카운트값에서 상기 제1 카운트값을 감산하여 상기 디지털 신호를 생성하는 카운터를 포함할 수 있다.

상기 아날로그-디지털 변환부는, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부, 상기 제1 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 제1 출력 단자를 통해 출력하고, 상기 제2 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 제2 출력 단자를 통해 출력하는 디멀티플렉서, 상기 디멀티플렉서의 상기 제1 출력 단자를 통해 수신되는 신호를 적분한 값과 상기 기준 신호에 기초하여 제1 비교 신호를 생성하는 제1 변환 회로, 상기 디멀티플렉서의 상기 제2 출력 단자를 통해 수신되는 신호 및 상기 램프 신호에 기초하여 제2 비교 신호를 생성하는 제2 변환 회로 및 상기 제1 동작 모드에서 상기 제1 비교 신호를 합산하여 상기 디지털 신호를 생성하고, 상기 제2 동작 모드에서 상기 제2 비교 신호가 천이될 때 까지 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 상기 디지털 신호를 생성하는 카운터를 포함할 수 있다.

상기 제1 변환 회로는, 제1 시간 동안 상기 디멀티플렉서의 상기 제1 출력 단자에 연결되고, 제2 시간 동안 제1 노드에 연결되는 스위치, 상기 스위치를 통해 제공되는 신호에서 피드백 신호를 감산하여 차이 신호를 생성하는 감산기, 상기 차이 신호를 적분하여 상기 제1 노드에 적분 신호를 출력하는 적분기, 상기 적분 신호와 상기 기준 신호의 크기를 비교하여 상기 제1 비교 신호를 출력하는 제1 비교기 및 상기 제1 비교 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성하는 디지털-아날로그 변환기를 포함할 수 있다.

상기 제2 변환 회로는, 상기 디멀티플렉서의 상기 제2 출력 단자를 통해 출력되는 신호와 상기 램프 신호의 크기를 비교하여 상기 제2 비교 신호를 생성하는 제2 비교기를 포함할 수 있다.

상기 아날로그-디지털 변환부는, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부, 상기 제1 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 적분한 값과 상기 기준 신호에 기초하여 비교 신호를 생성하고, 상기 제2 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호와 상기 램프 신호에 기초하여 상기 비교 신호를 생성하는 변환 회로 및 상기 제1 동작 모드에서 상기 비교 신호를 합산하여 상기 디지털 신호를 생성하고, 상기 제2 동작 모드에서 상기 비교 신호가 천이될 때 까지 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 상기 디지털 신호를 생성하는 카운터를 포함할 수 있다.

상기 변환 회로는, 상기 제1 동작 모드에서 제1 시간 동안 상기 상관 이중 샘플링부의 출력 단자에 연결되고, 제2 시간 동안 제1 노드에 연결되는 스위치, 상기 스위치를 통해 제공되는 신호에서 피드백 신호를 감산하여 차이 신호를 생성하는 감산기, 상기 차이 신호를 적분하여 상기 제1 노드에 적분 신호를 출력하는 적분기, 상기 제1 동작 모드에서 상기 적분 신호를 출력하고, 상기 제2 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 출력하는 제1 멀티플렉서, 상기 제1 동작 모드에서 상기 기준 신호를 출력하고, 상기 제2 동작 모드에서 상기 램프 신호를 출력하는 제2 멀티플렉서, 상기 제1 멀티플렉서의 출력 신호와 상기 제2 멀티플렉서의 출력 신호의 크기를 비교하여 상기 비교 신호를 생성하는 비교기 및 상기 비교 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성하는 디지털-아날로그 변환기를 포함할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 컴퓨팅 시스템은 이미지 센서, 저장 장치 및 프로세서를 포함한다. 상기 이미지 센서는 입사광에 상응하는 디지털 신호를 생성한다. 상기 저장 장치는 상기 디지털 신호를 저장한다. 상기 프로세서는 상기 이미지 센서 및 상기 저장 장치의 동작을 제어한다. 상기 이미지 센서는, 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이 및 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함한다.

본 발명의 실시예들에 따른 이미지 센서는 정지영상 촬영 모드 및 동영상 촬영 모드에서 모두 신호대 잡음비가 높은 양질의 영상을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 도 1의 이미지 센서의 일 예를 나타내는 블록도이다.
도 3은 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 기준 신호 생성부의 일 예를 나타내는 블록도이다.
도 5는 도 2에 도시된 아날로그-디지털 변환부의 일 예를 나타내는 블록도이다.
도 6은 도 5에 도시된 제1 변환부의 동작을 설명하기 위한 개념도이다.
도 7은 도 5에 도시된 제1 변환부의 일 예를 나타내는 블록도이다.
도 8은 도 7에 도시된 상관 이중 샘플링부의 일 예를 나타내는 회로도이다.
도 9는 도 7의 제1 변환부의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 5에 도시된 제2 변환부의 일 예를 나타내는 블록도이다.
도 11은 도 10의 제2 변환부의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 2에 도시된 아날로그-디지털 변환부의 다른 예를 나타내는 블록도이다.
도 13은 도 2에 도시된 아날로그-디지털 변환부의 또 다른 예를 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.

도 1을 참조하면, 이미지 센서(10)는 픽셀 어레이(100), 기준 신호 생성부(REF)(200), 아날로그-디지털 변환부(ADC)(300) 및 제어부(400)를 포함한다.

픽셀 어레이(100)는 입사광을 감지하여 아날로그 신호(AS)를 생성한다. 픽셀 어레이(100)는 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있으며, 상기 복수의 단위 픽셀들 각각은 입사광을 감지하여 아날로그 신호(AS)를 생성할 수 있다.

기준 신호 생성부(200)는 제1 동작 모드에서는 일정한 크기의 전압을 갖는 기준 신호(Vref)를 생성하고, 제2 동작 모드에서는 일정한 크기의 기울기로 선형적으로 변화하는 램프 신호(Vramp)를 생성한다.

아날로그-디지털 변환부(300)는 상기 제1 동작 모드에서 기준 신호(Vref)를 사용하여 아날로그 신호(AS)에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 디지털 신호(DS)를 생성한다. 일 실시예에 있어서, 아날로그-디지털 변환부(300)는 상기 제1 동작 모드에서 아날로그 신호(AS)에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행하여 디지털 신호(DS)의 상위 비트들 및 나머지(residue)를 생성하고, 상기 나머지에 대해 상기 순환 아날로그-디지털 변환을 수행하여 디지털 신호(DS)의 하위 비트들을 생성할 수 있다.

아날로그-디지털 변환부(300)는 상기 제2 동작 모드에서 램프 신호(Vramp)를 사용하여 아날로그 신호(AS)에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 디지털 신호(DS)를 생성한다.

제어부(400)는 제1 제어 신호(CON1)를 통해 픽셀 어레이(100)의 동작을 제어하고, 제2 제어 신호(CON2)를 통해 기준 신호 생성부(200)의 동작을 제어하고, 제3 제어 신호(CON3)를 통해 아날로그-디지털 변환부(300)의 동작을 제어한다.

상기 제1 동작 모드는 정지영상 촬영 모드이고 상기 제2 동작 모드는 동영상 촬영 모드일 수 있다.

도 2는 도 1의 이미지 센서의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 이미지 센서(10a)는 픽셀 어레이(100), 기준 신호 생성부(REF)(200), 아날로그-디지털 변환부(ADC)(300) 및 제어부(400)를 포함한다. 제어부(400)는 타이밍 제어기(410), 로우 드라이버(420) 및 컬럼 드라이버(430)를 포함할 수 있다.

타이밍 제어기(410)는 제1 내부 제어 신호(ICON1)를 로우 드라이버(420)에 제공하고, 로우 드라이버(420)는 제1 내부 제어 신호(ICON1)에 기초하여 로우 단위로 픽셀 어레이(100)의 동작을 제어할 수 있다. 예를 들어, 로우 드라이버(420)는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)를 픽셀 어레이(100)에 제공함으로써 픽셀 어레이(100)의 동작을 로우 단위로 제어할 수 있다.

픽셀 어레이(100)는 로우 드라이버(420)로부터 제공되는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)에 기초하여 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 생성할 수 있다. 픽셀 어레이(100)에 포함되는 상기 복수의 단위 픽셀들 각각은 픽셀 고유의 특성 차이 또는 각각의 단위 픽셀로부터 아날로그 신호(AS)를 출력하기 위한 로직의 특성 차이가 있기 때문에 동일한 입사광에 대해 상기 복수의 단위 픽셀들에서 생성되는 아날로그 신호(AS)의 크기에 편차가 발생할 수 있다. 따라서 각각의 단위 픽셀에서 생성되는 리셋 성분과 상기 입사광에 따른 이미지 성분의 차를 취함으로써 상기 입사광의 유효 성분을 추출할 필요가 있다.

이를 위해 픽셀 어레이(100)에 포함되는 상기 복수의 단위 픽셀들 각각은 로우 드라이버(420)로부터 제공되는 로우 선택 신호(SEL), 리셋 제어 신호(RX) 및 전달 제어 신호(TX)에 기초하여 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1) 및 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)를 순차적으로 생성하고, 아날로그-디지털 변환부(300)는 제1 아날로그 신호(AS1)에 상응하는 제1 디지털 신호 및 제2 아날로그 신호(AS2)에 상응하는 제2 디지털 신호를 생성하고, 상기 제1 디지털 신호 및 상기 제2 디지털 신호의 차이를 디지털 신호(DS)로서 출력할 수 있다. 따라서 디지털 신호(DS)는 상기 입사광의 유효 성분을 나타낼 수 있다.

도 3은 도 2에 도시된 픽셀 어레이에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.

도 3을 참조하면, 단위 픽셀(110)은 광 감지 소자(PD)(111), 전달 트랜지스터(113), 리셋 트랜지스터(115), 센싱 트랜지스터(117) 및 로우 선택 트랜지스터(119)를 포함할 수 있다.

이하, 도 2 및 3을 참조하여 단위 픽셀(110)의 동작에 대해 설명한다.

광 감지 소자(111)는 입사광을 감지하여 EHP(Electron Hole Pair)를 생성하고, 상기 생성된 EHP는 전달 트랜지스터(113)의 소스 노드에 축적된다.

로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 로우 선택 신호(SEL)를 제공하여 로우 선택 트랜지스터(119)를 턴온(turn-on)시킴으로써 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택하고, 상기 선택된 로우에 활성화된 리셋 제어 신호(RX)를 제공하여 리셋 트랜지스터(115)를 턴온시킨다. 따라서 제1 노드(FD)의 전위는 전원 전압(VDD)이 되고 센싱 트랜지스터(117)가 턴온되어 상기 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 단위 픽셀(110)로부터 출력된다. 이후, 로우 드라이버(420)는 리셋 제어 신호(RX)를 비활성화시킨다.

한편, 로우 드라이버(420)는 픽셀 어레이(100)에 활성화된 전달 제어 신호(TX)를 제공하여 전달 트랜지스터(113)를 턴온시킴으로써 전달 트랜지스터(113)의 소스 노드에 축적된 EHP의 전자는 제1 노드(FD)로 전달된다. 제1 노드(FD)의 전위는 상기 전달된 EHP의 전자의 양에 따라 변하게 되고 이와 동시에 센싱 트랜지스터(117)의 게이트의 전위도 변하게 된다. 선택 트랜지스터(119)가 턴온 상태이면 제1 노드(FD)의 전위에 상응하는 제2 아날로그 신호(AS2)가 단위 픽셀(110)로부터 출력된다.

이후 로우 드라이버(420)는 다음 로우들에 대해 상기와 같은 동작을 반복하면서 로우 단위로 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 순차적으로 출력한다.

다시 도 2를 참조하면, 타이밍 컨트롤러(410)는 모드 신호(MD) 및 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성부(200)에 제공하여 기준 신호 생성부(200)의 동작을 제어할 수 있다.

기준 신호 생성부(200)는 모드 신호(MD)의 논리 레벨에 기초하여 상기 동작 모드를 결정할 수 있다. 예를 들면, 모드 신호(MD)가 제1 논리 레벨인 경우 기준 신호 생성부(200)는 상기 제1 동작 모드로 동작할 수 있고, 모드 신호(MD)가 제2 논리 레벨인 경우 기준 신호 생성부(200)는 상기 제2 동작 모드로 동작할 수 있다. 기준 신호 생성부(200)는 상기 제1 동작 모드에서는 일정한 크기의 전압을 갖는 기준 신호(Vref)를 생성하고, 상기 제2 동작 모드에서는 카운트 인에이블 신호(CNT_EN)가 인에이블(enable)되는 액티브 구간 동안 상기 일정한 크기의 기울기로 하강하는 램프 신호(Vramp)를 생성할 수 있다.

도 4는 도 2에 도시된 기준 신호 생성부의 일 예를 나타내는 블록도이다.

도 4를 참조하면, 기준 신호 생성부(200a)는 저항(210) 및 전류 생성부(220)를 포함하여 구성될 수 있다.

저항(210)은 전원 전압(VDD)과 전류 생성부(220) 사이에 연결되고, 일정한 크기의 저항값(R)을 가질 수 있다.

전류 생성부(220)는 저항(210)과 접지 전압(VDD) 사이에 연결될 수 있다. 전류 생성부(220)는 제어부(400)로부터 모드 신호(MD) 및 카운트 인에이블 신호(CNT_EN)를 수신할 수 있다. 전류 생성부(220)는 모드 신호(MD)가 상기 제1 논리 레벨인 경우 상기 제1 동작 모드로 동작하여 일정한 크기를 갖는 기준 전류(Iref)를 생성하고, 모드 신호(MD)가 상기 제2 논리 레벨인 경우 상기 제2 동작 모드로 동작하여 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 일정한 속도로 증가하는 기준 전류(Iref)를 생성할 수 있다.

전류 생성부(220)는 정전류원(221), 전류 증폭부(223) 및 전류 제어부(CIU)(225)를 포함하여 구성될 수 있다.

정전류원(221)은 일정한 크기의 정전류(Io)를 생성할 수 있다.

전류 증폭부(223)는 전류 제어부(225)로부터 제공되는 증폭 제어 신호(SW)에 기초하여 정전류(Io)의 크기를 증폭할 수 있다. 도 4에 도시된 바와 같이, 전류 증폭부(223)는 각각이 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터 및 스위치를 포함하는 복수의 전류 미러들로 구성될 수 있다.

전류 제어부(225)는 모드 신호(MD) 및 카운트 인에이블 신호(CNT_EN)에 기초하여 증폭 제어 신호(SW)를 생성하고, 증폭 제어 신호(SW)를 상기 복수의 전류 미러들에 포함되는 상기 스위치들에 제공하여 상기 스위치들을 선택적으로 개폐함으로써 저항(210)을 흐르는 기준 전류(Iref)의 크기를 조절할 수 있다.

기준 신호 생성부(200a)는 저항(210)과 전류 증폭부(223)가 연결되는 노드로부터 기준 신호(Vref) 및 램프 신호(Vramp)를 출력할 수 있다.

전류 제어부(225)는 상기 제1 동작 모드에서 상기 스위치들 중의 일부를 단락시킴으로써 일정한 크기의 전압을 갖는 기준 신호(Vref)를 출력할 수 있다. 상기 제1 동작 모드에서 단락되는 스위치들의 개수를 조절함으로써 기준 신호(Vref)의 전압을 변화시킬 수 있다. 전류 제어부(225)는 상기 제2 동작 모드에서 상기 스위치들을 모두 개방시킴으로써 최대값을 갖는 램프 신호(Vramp)를 출력하고, 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안 상기 스위치들을 순차적으로 단락시킴으로써 램프 신호(Vramp)의 크기를 하강시킬 수 있다.

다시 도 2를 참조하면, 타이밍 컨트롤러(410)는 카운트 클럭 신호(CLKC), 모드 신호(MD) 및 타이밍 신호(TM)를 아날로그-디지털 변환부(300)에 제공하여 아날로그-디지털 변환부(300)의 동작을 제어할 수 있다. 카운트 클럭 신호(CLKC)는 카운트 인에이블 신호(CNT_EN)가 인에이블되는 상기 액티브 구간 동안에만 토글링되는 신호일 수 있다.

아날로그-디지털 변환부(300)는 픽셀 어레이(100)로부터 순차적으로 제공되는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 기초하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DS)를 생성할 수 있다.

컬럼 드라이버(430)는 타이밍 제어기(410)로부터 수신되는 제2 내부 제어 신호(ICON2)에 기초하여 아날로그-디지털 변환부(300)로부터 수신되는 하나의 로우에 상응하는 디지털 신호(DS)들을 순차적으로 출력할 수 있다. 컬럼 드라이버(430)로부터 순차적으로 출력되는 디지털 신호(DS)들은 디지털 신호 프로세서 등에 제공될 수 있다.

도 5는 도 2에 도시된 아날로그-디지털 변환부의 일 예를 나타내는 블록도이다.

도 5를 참조하면, 아날로그-디지털 변환부(300a)는 제1 변환부(310), 제2 변환부(320) 및 디멀티플렉서(330)를 포함할 수 있다.

도 5에 도시된 아날로그-디지털 변환부(300a)의 경우, 상기 제1 동작 모드에서 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 디지털 변환을 수행하는 제1 변환부(310) 및 상기 제2 동작 모드에서 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)에 대해 디지털 변환을 수행하는 제2 변환부(320)는 서로 분리되어 형성될 수 있다.

디멀티플렉서(330)는 모드 신호(MD)에 기초하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 제1 출력 단자(OE1) 및 제2 출력 단자(OE2) 중의 하나로 출력할 수 있다. 예를 들어, 디멀티플렉서(330)는 모드 신호(MD)가 상기 제1 논리 레벨인 경우 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 제1 출력 단자(OE1)를 통해 출력하고, 모드 신호(MD)가 상기 제2 논리 레벨인 경우 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 제2 출력 단자(OE2)를 통해 출력할 수 있다.

제1 변환부(310)는 상기 제1 동작 모드에서 디멀티플렉서(330)로부터 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 수신하고, 타이밍 신호(TM)에 기초하여 기준 신호(Vref)를 사용하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상기 시그마-델타 아날로그-디지털 변환 및 상기 순환 아날로그-디지털 변환을 순차적으로 수행하여 디지털 신호(DS)를 생성할 수 있다.

제2 변환부(320)는 상기 제2 동작 모드에서 디멀티플렉서(330)로부터 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 수신하고, 카운트 클럭 신호(CLKC) 및 램프 신호(Vramp)를 사용하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상기 단일 기울기 아날로그-디지털 변환을 수행하여 디지털 신호(DS)를 생성할 수 있다.

도 6은 도 5에 도시된 제1 변환부의 동작을 설명하기 위한 개념도이다.

도 6을 참조하면, 제1 변환부(310a)는 시그마-델타 아날로그-디지털 변환기(301), 순환 아날로그-디지털 변환기(302), 가산기(303) 및 연산부(CAU)(304)를 포함할 수 있다.

시그마-델타 아날로그-디지털 변환기(301)는 제1 아날로그 신호(AS1)를 수신하는 경우, 타이밍 신호(TM)가 제1 논리 레벨을 갖는 제1 시간 동안 기준 신호(Vref)를 사용하여 제1 아날로그 신호(AS1)에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행하여 상위 비트들(MSBs) 및 나머지(RE)를 생성할 수 있다.

순환 아날로그-디지털 변환기(302)는 타이밍 신호(TM)가 제2 논리 레벨을 갖는 제2 시간 동안 기준 신호(Vref)를 사용하여 나머지(RE)에 대해 상기 순환 아날로그-디지털 변환을 수행하여 하위 비트들(LSBs)을 생성할 수 있다.

가산기(303)는 상위 비트들(MSBs) 및 하위 비트들(LSBs)을 합성하여 제1 디지털 신호(DS1)를 생성할 수 있다.

한편, 시그마-델타 아날로그-디지털 변환기(301)는 제2 아날로그 신호(AS2)를 수신하는 경우, 타이밍 신호(TM)가 상기 제1 논리 레벨을 갖는 상기 제1 시간 동안 기준 신호(Vref)를 사용하여 제2 아날로그 신호(AS2)에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행하여 상위 비트들(MSBs) 및 나머지(RE)를 생성할 수 있다.

순환 아날로그-디지털 변환기(302)는 타이밍 신호(TM)가 상기 제2 논리 레벨을 갖는 상기 제2 시간 동안 기준 신호(Vref)를 사용하여 나머지(RE)에 대해 상기 순환 아날로그-디지털 변환을 수행하여 하위 비트들(LSBs)을 생성할 수 있다.

가산기(303)는 상위 비트들(MSBs) 및 하위 비트들(LSBs)을 합성하여 제2 디지털 신호(DS2)를 생성할 수 있다.

연산부(304)는 제2 디지털 신호(DS2)에서 제2 디지털 신호(DS1)를 감산하여 디지털 신호(DS)를 생성할 수 있다.

도 7은 도 5에 도시된 제1 변환부의 일 예를 나타내는 블록도이다.

도 7을 참조하면, 제1 변환부(310b)는 상관 이중 샘플링부(CDS)(311), 스위치(312), 감산기(313), 적분기(314), 제1 비교기(315), 디지털-아날로그 변환기(316) 및 제1 카운터(317)를 포함할 수 있다.

상관 이중 샘플링부(311)는 제1 아날로그(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 생성할 수 있다.

도 8은 도 7에 도시된 상관 이중 샘플링부의 일 예를 나타내는 회로도이다.

도 8을 참조하면, 상관 이중 샘플링부(311)는 증폭기(AMP), 제1 커패시터(C1), 제2 커패시터(C2), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다.

증폭기(AMP)는 연산 증폭기(operational amplifier)로 구현될 수 있다. 따라서 증폭기(AMP)에는 오프셋 전압(Voffset)이 존재할 수 있다.

제1 스위치(SW1)는 제1 스위치 신호(S1)에 기초하여 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)를 제1 커패시터(C1)에 제공하는 것을 제어할 수 있다.

제1 커패시터(C1)는 제1 스위치(SW1)와 증폭기(AMP)의 음의 입력 단자 사이에 연결되며 제1 아날로그 신호(AS1) 또는 제2 아날로그 신호(AS2)를 샘플링할 수 있다.

제2 스위치(SW2)는 증폭기(AMP)의 제1 입력 단자와 증폭기(AMP)의 출력 단자 사이에 연결되고, 제2 스위치 신호(S2)에 기초하여 개폐될 수 있다. 제2 커패시터(C2)는 제2 스위치(SW2)와 병렬로 연결될 수 있다.

증폭기(AMP)의 양의 입역 단자에는 제1 전압(V1)이 인가될 수 있다.상관 이중 샘플링부(311)는 제1 전압(V1)에 기초하여 리셋 신호(RSTS)의 전압 레벨을 결정할 수 있다.

이하, 도 8에 도시된 상관 이중 샘플링부(311)의 동작에 대해 설명한다.

픽셀 어레이(100)로부터 제1 아날로그 신호(AS1)가 수신되는 동안 제1 스위치(SW1) 및 제2 스위치(SW2)는 각각 제1 스위치 신호(S1) 및 제2 스위치 신호(S2)에 응답하여 턴온되어, 제1 커패시터(C1)에는 제1 아날로그 신호(AS1)가 충전되고 제2 커패시터(C2)는 방전될 수 있다. 이후, 제1 스위치(SW1) 및 제2 스위치(SW2)는 각각 제1 스위치 신호(S1) 및 제2 스위치 신호(S2)에 응답하여 턴오프되어, 증폭기(AMP)는 제1 전압(V1)과 증폭기(AMP)의 오프셋 전압(Voffset)의 합에 상응하는 전압(V1+Voffset)을 리셋 신호(RSTS)로서 출력할 수 있다.

이후, 픽셀 어레이(100)로부터 제2 아날로그 신호(AS2)가 수신되는 동안 제1 스위치(SW1)는 제1 스위치 신호(S1)에 응답하여 턴온되어, 제1 커패시터(C1)에는 제1 아날로그 신호(AS1) 및 제2 아날로그 신호(AS2)의 차이에 상응하는 전압(VD)이 충전될 수 있다. 이후, 제1 스위치(SW1)는 제1 스위치 신호(S1)에 응답하여 턴오프되어, 증폭기(AMP)는 리셋 신호(RSTS)와 제1 커패시터(C1)에 저장되어 있던 전압(VD)의 합에 상응하는 전압(V1+Voffset+VD)을 이미지 신호(IMGS)로서 출력할 수 있다.

픽셀 어레이(100)에 포함되는 상기 복수의 단위 픽셀들 각각은 픽셀 고유의 특성 차이 또는 각각의 단위 픽셀로부터 아날로그 신호(AS)를 출력하기 위한 로직의 특성 차이로 인해 상기 복수의 단위 픽셀들 각각으로부터 생성되는 제1 아날로그 신호(AS1)의 크기는 서로 상이할 수 있다.

상술한 바와 같이, 상관 이중 샘플링부(311)는 제1 아날로그 신호(AS1)의 크기와 무관하게 제1 전압(V1)의 크기 및 증폭기(AMP)의 오프셋에 기초하여 결정되는 크기를 갖는 리셋 신호(RSTS)를 생성함으로써, 상기 복수의 단위 픽셀들 각각으로부터 제공되는 제1 아날로그 신호(AS1)의 크기의 편차를 제거할 수 있다.

다시 도 7을 참조하면, 스위치(312)는 타이밍 신호(TM)에 응답하여 상관 이중 샘플링부(311)의 출력 단자 및 제1 노드(N1) 중의 하나에 선택적으로 연결될 수 있다. 예를 들어, 스위치(312)는 타이밍 신호(TM)가 제1 논리 레벨을 갖는 제1 시간 동안 상관 이중 샘플링부(311)로부터 제공되는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)를 감산기(313)에 제공하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 제2 시간 동안 제1 노드(N1)로부터 제공되는 적분 신호(INTS)를 감산기(313)에 제공할 수 있다.

감산기(313)는 스위치(312)를 통해 제공되는 신호에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다. 예를 들어, 감산기(313)는 상기 제1 시간 동안 리셋 신호(RSTS) 또는 이미지 신호(IMGS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성하고, 상기 제2 시간 동안 적분 신호(INTS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다.

적분기(314)는 차이 신호(DIFFS)를 적분하여 제1 노드(N1)에 적분 신호(INTS)를 출력할 수 있다.

제1 비교기(315)는 적분 신호(INTS)와 기준 신호(Vref)의 크기를 비교하여 제1 비교 신호(CMP1)를 출력할 수 있다. 예를 들어, 제1 비교기(315)는 적분 신호(INTS)가 기준 신호(Vref)보다 크거나 같은 경우 논리 하이 레벨을 갖는 제1 비교 신호(CMP1)를 출력하고, 적분 신호(INTS)가 기준 신호(Vref)보다 작은 경우 논리 로우 레벨을 갖는 제1 비교 신호(CMP1)를 출력할 수 있다. 따라서 제1 비교 신호(CMP1)는 한 비트를 갖는 디지털 신호에 상응할 수 있다.

디지털-아날로그 변환기(316)는 제1 비교 신호(CMP1)를 아날로그 신호로 변환하여 피드백 신호(FBS)를 생성할 수 있다.

제1 카운터(317)는 제1 비교 신호(CMP1)에 기초하여 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 제1 카운터(317)는 상관 이중 샘플링부(311)가 리셋 신호(RSTS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 제1 디지털 신호(DS1)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 제1 비교 신호(CMP1)들을 제1 디지털 신호(DS1)의 하위 비트들로서 생성함으로써 제1 디지털 신호(DS1)를 생성할 수 있다. 한편, 제1 카운터(317)는 상관 이중 샘플링부(311)가 이미지 신호(IMGS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 제2 디지털 신호(DS2)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 제1 비교 신호(CMP1)들을 제2 디지털 신호(DS2)의 하위 비트들로서 생성함으로써 제2 디지털 신호(DS2)를 생성할 수 있다. 이후, 제1 카운터(317)는 제2 디지털 신호(DS1)에서 제1 디지털 신호(DS1)를 감산하여 디지털 신호(DS)를 생성할 수 있다.

도 9는 도 7의 제1 변환부의 동작을 설명하기 위한 타이밍도이다.

도 9에서 클럭 신호(CLK)는 타이밍 제어기(410)로부터 제1 변환부(310b)에 제공되는 신호일 수 있다.

이하, 도 1 내지 9를 참조하여 상기 제1 동작 모드에서 도 1에 도시된 이미지 센서(10)의 동작에 대해 설명한다.

시간 t1에서, 로우 드라이버(420)는 논리 하이 레벨로 활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택한다.

시간 t2에서, 로우 드라이버(420)는 상기 선택된 로우에 리셋 제어 신호(RX)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 된다.

시간 t3에서, 타이밍 제어기(410)는 논리 하이 레벨을 갖는 타이밍 신호(TM)를 제1 변환부(310b)에 제공하고, 스위치(312)는 리셋 신호(RSTS)를 감산기(313)에 제공한다.

타이밍 신호(TM)가 논리 하이 레벨을 갖는 제1 시간(T1) 동안 제1 변환부(310b)는 리셋 신호(RSTS)에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행한다. 즉, 제1 비교기(315)는 클럭 신호(CLK)의 매 주기마다 리셋 신호(RSTS)로부터 이전 주기의 제1 비교 신호(CMP1)에 상응하는 피드백 신호(FBS)를 감산한 값을 적분한 적분 신호(INTS)와 기준 신호(Vref)를 비교하여 제1 비교 신호(CMP1)를 생성할 수 있다. 제1 카운터(317)는 제1 시간(T1) 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 상위 비트들(MSBs)을 생성할 수 있다. 예를 들어, 제1 시간(T1)은 클럭 신호(CLK)의 2^(n-1)개의 주기에 상응하고 상기 상위 비트들은 n개의 비트들일 수 있다.

시간 t4에서, 타이밍 제어기(410)는 논리 로우 레벨을 갖는 타이밍 신호(TM)를 제1 변환부(310b)에 제공하고, 스위치(312)는 적분 신호(INTS)를 감산기(313)에 제공한다. 시간 t4에서 적분기(314)가 출력하는 적분 신호(INTS)는 리셋 신호(RSTS)로부터 상기 상위 비트들을 생성하고 남은 나머지(RE)에 상응할 수 있다.

타이밍 신호(TM)가 논리 로우 레벨을 갖는 제2 시간(T2) 동안 제1 변환부(310b)는 나머지(RE)에 대해 상기 순환 아날로그-디지털 변환을 수행한다. 즉, 제1 비교기(315)는 클럭 신호(CLK)의 매 주기마다 이전 주기의 적분 신호(INTS)로부터 상기 이전 주기의 제1 비교 신호(CMP1)에 상응하는 피드백 신호(FBS)를 감산한 값을 적분한 적분 신호(INTS)와 기준 신호(Vref)를 비교하여 제1 비교 신호(CMP1)를 생성할 수 있다. 제1 카운터(317)는 제2 시간(T2) 동안 생성되는 제1 비교 신호(CMP1)들을 하위 비트들(LSBs)로서 생성할 수 있다. 예를 들어, 제2 시간(T2)은 클럭 신호(CLK)의 m개의 주기에 상응하고 상기 하위 비트들은 m개의 비트들일 수 있다.

시간 t5에서 제2 시간(T2)이 종료되면, 제1 카운터(317)는 상기 상위 비트들과 상기 하위 비트들을 합성하여 제1 디지털 신호(DS1)를 생성할 수 있다.

한편, 시간 t5에서, 로우 드라이버(420)는 상기 선택된 로우에 전달 제어 신호(TX)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)가 된다.

시간 t6에서, 타이밍 제어기(410)는 논리 하이 레벨을 갖는 타이밍 신호(TM)를 제1 변환부(310b)에 제공하고, 스위치(312)는 이미지 신호(IMGS)를 감산기(313)에 제공한다.

타이밍 신호(TM)가 논리 하이 레벨을 갖는 제1 시간(T1) 동안 제1 변환부(310b)는 이미지 신호(IMGS)에 대해 상기 시그마-델타 아날로그-디지털 변환을 수행한다. 즉, 제1 비교기(315)는 클럭 신호(CLK)의 매 주기마다 이미지 신호(IMGS)로부터 이전 주기의 제1 비교 신호(CMP1)에 상응하는 피드백 신호(FBS)를 감산한 값을 적분한 적분 신호(INTS)와 기준 신호(Vref)를 비교하여 제1 비교 신호(CMP1)를 생성할 수 있다. 제1 카운터(317)는 제1 시간(T1) 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 상위 비트들(MSBs)을 생성할 수 있다. 예를 들어, 제1 시간(T1)은 클럭 신호(CLK)의 2^(n-1)개의 주기에 상응하고 상기 상위 비트들은 n개의 비트들일 수 있다.

시간 t7에서, 타이밍 제어기(410)는 논리 로우 레벨을 갖는 타이밍 신호(TM)를 제1 변환부(310b)에 제공하고, 스위치(312)는 적분 신호(INTS)를 감산기(313)에 제공한다. 시간 t7에서 적분기(314)가 출력하는 적분 신호(INTS)는 이미지 신호(IMGS)로부터 상기 상위 비트들을 생성하고 남은 나머지(RE)에 상응할 수 있다.

타이밍 신호(TM)가 논리 로우 레벨을 갖는 제2 시간(T2) 동안 제1 변환부(310b)는 나머지(RE)에 대해 상기 순환 아날로그-디지털 변환을 수행한다. 즉, 제1 비교기(315)는 클럭 신호(CLK)의 매 주기마다 이전 주기의 적분 신호(INTS)로부터 상기 이전 주기의 제1 비교 신호(CMP1)에 상응하는 피드백 신호(FBS)를 감산한 값을 적분한 적분 신호(INTS)와 기준 신호(Vref)를 비교하여 제1 비교 신호(CMP1)를 생성할 수 있다. 제1 카운터(317)는 제2 시간(T2) 동안 생성되는 제1 비교 신호(CMP1)들을 하위 비트들(LSBs)로서 생성할 수 있다. 예를 들어, 제2 시간(T2)은 클럭 신호(CLK)의 m개의 주기에 상응하고 상기 하위 비트들은 m개의 비트들일 수 있다.

시간 t8에서 제2 시간(T2)이 종료되면, 제1 카운터(317)는 상기 상위 비트들과 상기 하위 비트들을 합성하여 제2 디지털 신호(DS2)를 생성할 수 있다. 제1 카운터(317)는 제2 디지털 신호(DS1)에서 제1 디지털 신호(DS1)를 감산하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DS)를 출력할 수 있다.

시간 t9에서, 로우 드라이버(420)는 논리 로우 레벨로 비활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 상기 선택된 로우의 선택을 해제한다.

이후, 이미지 센서(10)는 다른 로우들에 대해 상기 설명한 동작을 반복하면서 로우 단위로 디지털 신호(DS)를 출력할 수 있다.

상술한 바와 같이, 제1 변환부(310b)는 상기 제1 동작 모드(즉, 정지영상 촬영 모드)에서 높은 오버 샘플링 비율(over sampling ratio; OSR)을 통해 고해상도의 이미지를 생성한다. 따라서 이미지 센서(10)는 정지영상 촬영 모드에서 노이즈를 효과적으로 감소시키고 신호대 잡음비(Signal to Noise Ratio; SNR)를 증가시킬 수 있다.

도 10은 도 5에 도시된 제2 변환부의 일 예를 나타내는 블록도이다.

도 10을 참조하면, 제2 변환부(320a)는 상관 이중 샘플링부(CDS)(321), 제2 비교기(322) 및 제2 카운터(323)를 포함할 수 있다.

상관 이중 샘플링부(321)는 제1 아날로그(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 생성할 수 있다.

제2 변환부(320a)에 포함되는 상관 이중 샘플링부(321)는 도 7의 제1 변환부(310b)에 포함되는 상관 이중 샘플링부(311)와 동일할 수 있다. 도 7의 상관 이중 샘플링부(311)의 구성 및 동작에 대해서는 도 7 및 8을 참조하여 상세히 설명하였으므로, 여기서는 상관 이중 샘플링부(321)에 대한 상세한 설명은 생략한다.

제2 비교기(322)는 리셋 신호(RSTS) 및 이미지 신호(IMGS) 각각과 램프 신호(Vramp)의 크기를 비교하여 제2 비교 신호(CMP2)를 출력할 수 있다. 예를 들어, 제2 비교기(322)는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)가 램프 신호(Vramp)보다 작은 경우 논리 하이 레벨을 갖는 제2 비교 신호(CMP2)를 출력하고, 리셋 신호(RSTS) 또는 이미지 신호(IMGS)가 램프 신호(Vramp)보다 크거나 같은 경우 논리 로우 레벨을 갖는 제2 비교 신호(CMP2)를 출력할 수 있다.

제2 카운터(323)는 제2 비교 신호(CMP2) 및 카운트 클럭 신호(CLKC)에 기초하여 디지털 신호(DS)를 생성할 수 있다. 예를 들어, 제2 카운터(323)는 상관 이중 샘플링부(321)가 리셋 신호(RSTS)를 출력하는 경우 제2 비교 신호(CMP2)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제1 카운트값을 생성하고, 상관 이중 샘플링부(321)가 이미지 신호(IMGS)를 출력하는 경우 제2 비교 신호(CMP2)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제2 카운트값을 생성할 수 있다. 이후, 제2 카운터(323)는 상기 제2 카운트값에서 상기 제1 카운트값을 감산하여 디지털 신호(DS)를 생성할 수 있다.

도 11은 도 10의 제2 변환부의 동작을 설명하기 위한 타이밍도이다.

이하, 도 1 내지 11을 참조하여 상기 제2 동작 모드에서 도 1에 도시된 이미지 센서(10)의 동작에 대해 설명한다.

시간 t1에서, 로우 드라이버(420)는 논리 하이 레벨로 활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 픽셀 어레이(100)에 포함되는 복수의 로우들 중에서 하나의 로우를 선택한다.

시간 t2에서, 로우 드라이버(420)는 상기 선택된 로우에 리셋 제어 신호(RX)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 리셋 성분을 나타내는 제1 아날로그 신호(AS1)가 된다.

시간 t3에서, 타이밍 제어기(410)는 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성부(200)에 제공하고, 기준 신호 생성부(200)는 램프 신호(Vramp)의 전압 레벨을 일정한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 제어기(410)는 제2 카운터(323)에 카운트 클럭 신호(CLKC)를 제공하고, 제2 카운터(323)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.

시간 t4에서, 램프 신호(Vramp)와 리셋 신호(RSTS)의 전압 레벨이 동일하게 되고, 제2 비교기(322)에서 출력되는 제2 비교 신호(CMP2)는 논리 로우 레벨로 천이하여 카운팅 동작이 종료된다. 이 때 제2 카운터(323)는 에는 리셋 신호(RSTS)에 상응하는 제1 카운트값(CNT1)을 생성한다. 도 11의 경우, 제1 카운트값(CNT1)은 2가 된다.

시간 t5에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 기준 신호 생성부(200)는 디스에이블된다. 시간 t3에서 시간 t5의 구간은 리셋 신호(RSTS)를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(10)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.

시간 t6에서, 로우 드라이버(420)는 상기 선택된 로우에 전달 제어 신호(TX)를 제공한다. 이 때 픽셀 어레이(100)가 출력하는 화소 전압 신호(Vpix)는 상기 입사광에 따른 이미지 성분을 나타내는 제2 아날로그 신호(AS2)가 된다.

시간 t7에서, 타이밍 제어기(410)는 다시 논리 하이 레벨을 갖는 카운트 인에이블 신호(CNT_EN)를 기준 신호 생성부(200)에 제공하고, 기준 신호 생성부(200)는 램프 신호(Vramp)의 전압 레벨을 시간 t3에서와 동일한 크기의 기울기(a)로 감소시키기 시작한다. 또한 타이밍 제어기(410)는 제2 카운터(323)에 카운트 클럭 신호(CLKC)를 제공하고, 제2 카운터(323)는 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 개시한다.

시간 t8에서, 램프 신호(Vramp)와 이미지 신호(IMGS)의 전압 레벨이 동일하게 되고, 제2 비교기(322)에서 출력되는 제2 비교 신호(CMP2)는 논리 로우 레벨로 천이하여 카운팅 동작이 종료된다. 이 때 제2 카운터(323)는 에는 이미지 신호(IMGS)에 상응하는 제2 카운트값(CNT2)을 생성한다. 도 11의 경우, 제2 카운트값(CNT2)은 17이 된다. 제2 카운터(322)는 제2 카운트값(CNT2)에서 제1 카운트값(CNT1)을 감산하여 상기 입사광의 유효 성분을 나타내는 디지털 신호(DS)를 출력할 수 있다.

시간 t9에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우 레벨로 비활성화되면, 기준 신호 생성부(200)는 디스에이블된다. 시간 t7에서 시간 t9의 구간은 이미지 신호(IMGS)를 카운팅하기 위한 최대 구간을 나타내며 이미지 센서(10)의 특성에 따라 적절한 클럭 사이클의 개수에 해당하도록 설정될 수 있다.

시간 t10에서, 로우 드라이버(420)는 논리 로우 레벨로 비활성화된 로우 선택 신호(SEL)를 픽셀 어레이(100)에 제공하여 상기 선택된 로우의 선택을 해제한다.

이후, 이미지 센서(10)는 다른 로우들에 대해 상기 설명한 동작을 반복하면서 로우 단위로 디지털 신호(DS)를 출력할 수 있다.

상기 제2 동작 모드(즉, 동영상 촬영 모드)에서는 해상도는 상대적으로 낮은 대신 프레임 레이트는 상대적으로 높은 영상을 제공하여야 하므로, 아날로그 디지털 변환의 속도가 빨라야 한다. 따라서 동영상 촬영 모드에서 도 7의 제1 변환부(310b)를 사용하여 아날로그 디지털 변환을 수행하는 경우, 오버 샘플링 비율(over sampling ratio; OSR)이 낮아지게 되어 신호대 잡음비(Signal to Noise Ratio; SNR)가 감소될 수 있다.

그러나, 본 발명의 실시예들에 따른 이미지 센서(10)는 상기 제2 동작 모드(즉, 동영상 촬영 모드)에서는 단일 기울기 아날로그-디지털 변환을 수행하는 제2 변환부(320a)를 통해 디지털 신호(DS)를 생성한다. 따라서 이미지 센서(10)는 동영상 촬영 모드에서 높은 신호대 잡음비 및 높은 프레임 레이트를 갖는 영상을 제공할 수 있다.

도 1 내지 11을 참조하여 상술한 바와 같이, 본 발명의 실시예들에 따른 이미지 센서(10)는 서로 상이한 두 개의 아날로그-디지털 변환부를 포함함으로써, 상기 제1 동작 모드(즉, 정지영상 촬영 모드)에서는 높은 오버 샘플링 비율을 갖는 상기 시그마-델타 아날로그-디지털 변환 및 상기 순환 아날로그-디지털 변환을 수행하여 상대적으로 고해상도를 갖는 정지 영상을 생성하고, 상기 제2 동작 모드(즉, 동영상 촬영 모드)에서는 상기 단일 기울기 아날로그-디지털 변환을 수행하여 상대적으로 저해상도를 갖는 대신 높은 프레임 레이트를 갖는 동영상을 생성할 수 있다. 따라서 이미지 센서(10)는 정지영상 촬영 모드 및 동영상 촬영 모드에서 모두 신호대 잡음비가 높은 양질의 영상을 제공할 수 있다.

도 12는 도 2에 도시된 아날로그-디지털 변환부의 다른 예를 나타내는 블록도이다.

도 12를 참조하면, 아날로그-디지털 변환부(300b)는 상관 이중 샘플링부(341), 디멀티플렉서(342), 제1 변환 회로(350), 제2 변환 회로(360) 및 제3 카운터(343)를 포함할 수 있다.

도 12의 아날로그-디지털 변환부(300b)는 도 5의 아날로그-디지털 변환부(300a)에 포함되는 제1 변환부(310) 및 제2 변환부(320)가 상관 이중 샘플링부(311, 321) 및 카운터(317, 323)를 서로 공유하는 구조에 상응할 수 있다.

상관 이중 샘플링부(341)는 제1 아날로그(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 생성할 수 있다.

아날로그-디지털 변환부(300b)에 포함되는 상관 이중 샘플링부(341)는 도 7의 제1 변환부(310b)에 포함되는 상관 이중 샘플링부(311)와 동일할 수 있다. 도 7의 상관 이중 샘플링부(311)의 구성 및 동작에 대해서는 도 7 및 8을 참조하여 상세히 설명하였으므로, 여기서는 상관 이중 샘플링부(341)에 대한 상세한 설명은 생략한다.

디멀티플렉서(342)는 모드 신호(MD)에 기초하여 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 제1 출력 단자(OE1) 및 제2 출력 단자(OE2) 중의 하나로 출력할 수 있다. 예를 들어, 디멀티플렉서(342)는 모드 신호(MD)가 상기 제1 논리 레벨인 경우 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 제1 출력 단자(OE1)를 통해 출력하고, 모드 신호(MD)가 상기 제2 논리 레벨인 경우 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 제2 출력 단자(OE2)를 통해 출력할 수 있다.

제1 변환 회로(350)는 디멀티플렉서(342)의 제1 출력 단자(OE1)를 통해 수신되는 신호를 적분한 값과 기준 신호(Vref)에 기초하여 제1 비교 신호(CMP1)를 생성할 수 있다.

제1 변환 회로(350)는 스위치(351), 감산기(352), 적분기(353), 제1 비교기(354) 및 디지털-아날로그 변환기(355)를 포함할 수 있다.

스위치(351)는 타이밍 신호(TM)에 응답하여 디멀티플렉서(342)의 제1 출력 단자(OE1) 및 제1 노드(N1) 중의 하나에 선택적으로 연결될 수 있다. 예를 들어, 스위치(351)는 타이밍 신호(TM)가 제1 논리 레벨을 갖는 제1 시간 동안 디멀티플렉서(342)의 제1 출력 단자(OE1)로부터 제공되는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)를 감산기(352)에 제공하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 제2 시간 동안 제1 노드(N1)로부터 제공되는 적분 신호(INTS)를 감산기(352)에 제공할 수 있다.

감산기(352)는 스위치(351)를 통해 제공되는 신호에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다. 예를 들어, 감산기(352)는 상기 제1 시간 동안 리셋 신호(RSTS) 또는 이미지 신호(IMGS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성하고, 상기 제2 시간 동안 적분 신호(INTS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다.

적분기(353)는 차이 신호(DIFFS)를 적분하여 제1 노드(N1)에 적분 신호(INTS)를 출력할 수 있다.

제1 비교기(354)는 적분 신호(INTS)와 기준 신호(Vref)의 크기를 비교하여 제1 비교 신호(CMP1)를 출력할 수 있다. 예를 들어, 제1 비교기(354)는 적분 신호(INTS)가 기준 신호(Vref)보다 크거나 같은 경우 논리 하이 레벨을 갖는 제1 비교 신호(CMP1)를 출력하고, 적분 신호(INTS)가 기준 신호(Vref)보다 작은 경우 논리 로우 레벨을 갖는 제1 비교 신호(CMP1)를 출력할 수 있다. 따라서 제1 비교 신호(CMP1)는 한 비트를 갖는 디지털 신호에 상응할 수 있다.

디지털-아날로그 변환기(355)는 제1 비교 신호(CMP1)를 아날로그 신호로 변환하여 피드백 신호(FBS)를 생성할 수 있다.

제2 변환 회로(360)는 디멀티플렉서(342)의 제2 출력 단자(OE2)를 통해 수신되는 신호 및 램프 신호(Vramp)에 기초하여 제2 비교 신호(CMP2)를 생성할 수 있다.

제2 변환 회로(360)는 제2 비교기(361)를 포함할 수 있다.

제2 비교기(361)는 리셋 신호(RSTS) 및 이미지 신호(IMGS) 각각과 램프 신호(Vramp)의 크기를 비교하여 제2 비교 신호(CMP2)를 출력할 수 있다. 예를 들어, 제2 비교기(361)는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)가 램프 신호(Vramp)보다 작은 경우 논리 하이 레벨을 갖는 제2 비교 신호(CMP2)를 출력하고, 리셋 신호(RSTS) 또는 이미지 신호(IMGS)가 램프 신호(Vramp)보다 크거나 같은 경우 논리 로우 레벨을 갖는 제2 비교 신호(CMP2)를 출력할 수 있다.

제3 카운터(343)는 제1 비교 신호(CMP1)를 수신하는 경우 제1 비교 신호(CMP1) 및 기준 신호(Vref)에 기초하여 디지털 신호(DS)를 생성하고, 제2 비교 신호(CMP2)를 수신하는 경우 제2 비교 신호(CMP2) 및 램프 신호(Vramp)에 기초하여 디지털 신호(DS)를 생성할 수 있다.

상기 제1 동작 모드에서, 제3 카운터(343)는 상관 이중 샘플링부(341)가 리셋 신호(RSTS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 제1 디지털 신호(DS1)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 제1 비교 신호(CMP1)들을 제1 디지털 신호(DS1)의 하위 비트들로서 생성함으로써 제1 디지털 신호(DS1)를 생성할 수 있다. 한편, 제3 카운터(343)는 상관 이중 샘플링부(341)가 이미지 신호(IMGS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 제1 비교 신호(CMP1)들을 합산하여 제2 디지털 신호(DS2)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 제1 비교 신호(CMP1)들을 제2 디지털 신호(DS2)의 하위 비트들로서 생성함으로써 제2 디지털 신호(DS2)를 생성할 수 있다. 이후, 제3 카운터(343)는 제2 디지털 신호(DS1)에서 제1 디지털 신호(DS1)를 감산하여 디지털 신호(DS)를 생성할 수 있다.

상기 제2 동작 모드에서, 제3 카운터(343)는 상관 이중 샘플링부(341)가 리셋 신호(RSTS)를 출력하는 경우 제2 비교 신호(CMP2)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제1 카운트값을 생성하고, 상관 이중 샘플링부(341)가 이미지 신호(IMGS)를 출력하는 경우 제2 비교 신호(CMP2)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제2 카운트값을 생성할 수 있다. 이후, 제3 카운터(343)는 상기 제2 카운트값에서 상기 제1 카운트값을 감산하여 디지털 신호(DS)를 생성할 수 있다.

도 12를 참조하여 상술한 바와 같이, 아날로그-디지털 변환부(300b)는 상기 제1 동작 모드 및 상기 제2 동작 모드에서 상관 이중 샘플링부(341) 및 제3 카운터(343)를 공동으로 사용하므로, 아날로그-디지털 변환부(300a)에 비해 사이즈를 감소시킬 수 있다.

도 13은 도 2에 도시된 아날로그-디지털 변환부의 또 다른 예를 나타내는 블록도이다.

도 13을 참조하면, 아날로그-디지털 변환부(300c)는 상관 이중 샘플링부(371), 제3 변환 회로(380) 및 제4 카운터(372)를 포함할 수 있다.

도 13의 아날로그-디지털 변환부(300c)는 도 5의 아날로그-디지털 변환부(300a)에 포함되는 제1 변환부(310) 및 제2 변환부(320)가 상관 이중 샘플링부(311, 321), 카운터(317, 323) 및 비교기(315, 322)를 서로 공유하는 구조에 상응할 수 있다.

상관 이중 샘플링부(371)는 제1 아날로그(AS1) 및 제2 아날로그 신호(AS2) 각각에 대해 상관 이중 샘플링을 수행하여 리셋 신호(RSTS) 및 이미지 신호(IMGS)를 생성할 수 있다.

아날로그-디지털 변환부(300c)에 포함되는 상관 이중 샘플링부(371)는 도 7의 제1 변환부(310b)에 포함되는 상관 이중 샘플링부(311)와 동일할 수 있다. 도 7의 상관 이중 샘플링부(311)의 구성 및 동작에 대해서는 도 7 및 8을 참조하여 상세히 설명하였으므로, 여기서는 상관 이중 샘플링부(371)에 대한 상세한 설명은 생략한다.

제3 변환 회로(380)는 상기 제1 동작 모드에서 리셋 신호(RSTS) 또는 이미지 신호(IMGS)를 적분한 값과 기준 신호(Vref)에 기초하여 비교 신호(CMP)를 생성하고, 상기 제2 동작 모드에서 리셋 신호(RSTS) 또는 이미지 신호(IMGS)와 램프 신호(Vramp)에 기초하여 비교 신호(CMP)를 생성할 수 있다.

제3 변환 회로(380)는 스위치(381), 감산기(382), 적분기(383), 제1 멀티플렉서(384), 제2 멀티플렉서(385), 비교기(386) 및 디지털-아날로그 변환기(387)를 포함할 수 있다.

스위치(381)는 타이밍 신호(TM)에 응답하여 상관 이중 샘플링부(371)의 출력 단자 및 제1 노드(N1) 중의 하나에 선택적으로 연결될 수 있다. 예를 들어, 스위치(381)는 타이밍 신호(TM)가 제1 논리 레벨을 갖는 제1 시간 동안 상관 이중 샘플링부(371)의 출력 단자로부터 제공되는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)를 감산기(382)에 제공하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 제2 시간 동안 제1 노드(N1)로부터 제공되는 적분 신호(INTS)를 감산기(382)에 제공할 수 있다.

감산기(382)는 스위치(381)를 통해 제공되는 신호에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다. 예를 들어, 감산기(382)는 상기 제1 시간 동안 리셋 신호(RSTS) 또는 이미지 신호(IMGS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성하고, 상기 제2 시간 동안 적분 신호(INTS)에서 피드백 신호(FBS)를 감산하여 차이 신호(DIFFS)를 생성할 수 있다.

적분기(383)는 차이 신호(DIFFS)를 적분하여 제1 노드(N1)에 적분 신호(INTS)를 출력할 수 있다.

제1 멀티플렉서(384)는 모드 신호(MD)에 기초하여 적분 신호(INTS) 및 상관 이중 샘플링부(371)의 출력 신호 중의 하나를 출력할 수 있다. 예를 들어, 제1 멀티플렉서(384)는 모드 신호(MD)가 상기 제1 논리 레벨인 경우 적분 신호(INTS)를 출력하고, 모드 신호(MD)가 상기 제2 논리 레벨인 경우 상관 이중 샘플링부(371)로부터 제공되는 리셋 신호(RSTS) 또는 이미지 신호(IMGS)를 출력할 수 있다.

제2 멀티플렉서(385)는 모드 신호(MD)에 기초하여 기준 신호(Vref) 및 램프 신호(Vramp) 중의 하나를 출력할 수 있다. 예를 들어, 제2 멀티플렉서(385)는 모드 신호(MD)가 상기 제1 논리 레벨인 경우 기준 신호(Vref)를 출력하고, 모드 신호(MD)가 상기 제2 논리 레벨인 경우 램프 신호(Vramp)를 출력할 수 있다.

비교기(386)는 제1 멀티플렉서(384)의 출력 신호와 제2 멀티플렉서(385)의 출력 신호의 크기를 비교하여 비교 신호(CMP)를 생성할 수 있다.

디지털-아날로그 변환기(387)는 비교 신호(CMP)를 아날로그 신호로 변환하여 피드백 신호(FBS)를 생성할 수 있다.

제4 카운터(372)는 모드 신호(MD), 타이밍 신호(TM), 비교 신호(CMP) 및 카운트 클럭 신호(CLKC)에 기초하여 디지털 신호(DS)를 생성할 수 있다.

모드 신호(MD)가 상기 제1 논리 레벨인 상기 제1 동작 모드에서, 제4 카운터(372)는 상관 이중 샘플링부(371)가 리셋 신호(RSTS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 비교 신호(CMP)들을 합산하여 제1 디지털 신호(DS1)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 비교 신호(CMP)들을 제1 디지털 신호(DS1)의 하위 비트들로서 생성함으로써 제1 디지털 신호(DS1)를 생성할 수 있다. 한편, 제4 카운터(372)는 상관 이중 샘플링부(371)가 이미지 신호(IMGS)를 출력하는 경우 타이밍 신호(TM)가 제1 논리 레벨을 갖는 상기 제1 시간 동안 생성되는 비교 신호(CMP)들을 합산하여 제2 디지털 신호(DS2)의 상위 비트들을 생성하고, 타이밍 신호(TM)가 제2 논리 레벨을 갖는 상기 제2 시간 동안 생성되는 비교 신호(CMP)들을 제2 디지털 신호(DS2)의 하위 비트들로서 생성함으로써 제2 디지털 신호(DS2)를 생성할 수 있다. 이후, 제4 카운터(372)는 제2 디지털 신호(DS1)에서 제1 디지털 신호(DS1)를 감산하여 디지털 신호(DS)를 생성할 수 있다.

모드 신호(MD)가 상기 제2 논리 레벨인 상기 제2 동작 모드에서, 제4 카운터(372)는 상관 이중 샘플링부(371)가 리셋 신호(RSTS)를 출력하는 경우 비교 신호(CMP)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제1 카운트값을 생성하고, 상관 이중 샘플링부(371)가 이미지 신호(IMGS)를 출력하는 경우 비교 신호(CMP)가 논리 로우 레벨로 천이될 때 까지 카운트 클럭 신호(CLKC)에 동기되어 카운팅 동작을 수행하여 제2 카운트값을 생성할 수 있다. 이후, 제4 카운터(372)는 상기 제2 카운트값에서 상기 제1 카운트값을 감산하여 디지털 신호(DS)를 생성할 수 있다.

도 13을 참조하여 상술한 바와 같이, 아날로그-디지털 변환부(300c)는 상기 제1 동작 모드 및 상기 제2 동작 모드에서 상관 이중 샘플링부(371), 비교기(386) 및 제4 카운터(372)를 공동으로 사용하므로, 아날로그-디지털 변환부(300a)에 비해 사이즈를 더욱 감소시킬 수 있다.

도 14는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 14를 참조하면, 컴퓨팅 시스템(900)은 이미지 센서(910), 프로세서(920) 및 저장 장치(STORAGE DEVICE)(930)를 포함한다.

이미지 센서(910)는 입사광에 상응하는 디지털 신호를 생성한다. 저장 장치(930)는 상기 디지털 신호를 저장한다. 프로세서(920)는 이미지 센서(910) 및 저장 장치(930)의 동작을 제어한다.

컴퓨팅 시스템(900)은 메모리 장치(MEMORY DEVICE)(940), 입출력 장치(950) 및 전원 장치(960)를 더 포함할 수 있다. 또한, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(920)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(920)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU, Central Processing Unit)일 수 있다. 프로세서(920)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 저장 장치(930), 메모리 장치(940) 및 입출력 장치(950)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(920)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

저장 장치(930)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.

메모리 장치(940)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(940)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.

입출력 장치(950)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(960)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(910)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(920)와 연결되어 통신을 수행할 수 있다.

이미지 센서(910)는 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이 및 제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함한다.

이미지 센서(910)는 도 1에 도시된 이미지 센서(10)로 구현될 수 있다. 도 1에 도시된 이미지 센서(10)의 구성 및 동작에 대해서는 도 1 내지 13을 참조하여 상세히 설명하였으므로 여기서는 이미지 센서(910)에 대한 상세한 설명은 생략한다.

이미지 센서(910)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(910)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

실시예에 따라서, 이미지 센서(910)는 프로세서(920)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

한편, 컴퓨팅 시스템(900)은 이미지 센서(910)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 15를 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.

어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.

또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.

한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명은 이미지 센서를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television) 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이; 및
   제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함하는 이미지 센서.
2. 제1 항에 있어서, 상기 제1 동작 모드는 정지영상 촬영 모드이고 상기 제2 동작 모드는 동영상 촬영 모드인 것을 특징으로 하는 이미지 센서.
3. 제1 항에 있어서,
   일정한 크기의 전압을 갖는 기준 신호 및 일정한 크기의 기울기로 변화하는 램프 신호를 생성하는 기준 신호 생성부를 더 포함하는 것을 특징으로 하는 이미지 센서.
4. 제3 항에 있어서, 상기 픽셀 어레이는 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 성분을 나타내는 제2 아날로그 신호를 생성하고,
   상기 아날로그-디지털 변환부는 상기 제1 아날로그 신호에 상응하는 제1 디지털 신호 및 상기 제2 아날로그 신호에 상응하는 제2 디지털 신호를 생성하고, 상기 제1 디지털 신호 및 상기 제2 디지털 신호의 차이를 상기 디지털 신호로서 출력하는 것을 특징으로 하는 이미지 센서.
5. 제4 항에 있어서, 상기 아날로그-디지털 변환부는,
   상기 제1 동작 모드에서 상기 기준 신호를 사용하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호 각각에 대해 상기 시그마-델타 아날로그-디지털 변환 및 상기 순환 아날로그-디지털 변환을 순차적으로 수행하여 상기 디지털 신호를 생성하는 제1 변환부; 및
   상기 제2 동작 모드에서 카운트 클럭 신호 및 상기 램프 신호를 사용하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호 각각에 대해 상기 단일 기울기 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 제2 변환부를 포함하는 것을 특징으로 하는 이미지 센서.
6. 제5 항에 있어서, 상기 제1 변환부는,
   상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부;
   제1 시간 동안 상기 상관 이중 샘플링부의 출력 단자에 연결되고, 제2 시간 동안 제1 노드에 연결되는 스위치;
   상기 스위치를 통해 제공되는 신호에서 피드백 신호를 감산하여 차이 신호를 생성하는 감산기;
   상기 차이 신호를 적분하여 상기 제1 노드에 적분 신호를 출력하는 적분기;
   상기 적분 신호와 상기 기준 신호의 크기를 비교하여 비교 신호를 출력하는 비교기;
   상기 비교 신호를 아날로그 신호로 변환하여 상기 피드백 신호를 생성하는 디지털-아날로그 변환기; 및
   상기 비교 신호에 기초하여 상기 디지털 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 이미지 센서.
7. 제5 항에 있어서, 상기 제2 변환부는,
   상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부;
   상기 리셋 신호 및 상기 이미지 신호 각각과 상기 램프 신호의 크기를 비교하여 비교 신호를 출력하는 비교기; 및
   상기 상관 이중 샘플링부가 상기 리셋 신호를 출력하는 경우 상기 비교 신호가 천이될 때 까지 상기 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 제1 카운트값을 생성하고, 상기 상관 이중 샘플링부가 상기 이미지 신호를 출력하는 경우 상기 비교 신호가 천이될 때 까지 상기 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 제2 카운트값을 생성하고, 상기 제2 카운트값에서 상기 제1 카운트값을 감산하여 상기 디지털 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 이미지 센서.
8. 제4 항에 있어서, 상기 아날로그-디지털 변환부는,
   상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부;
   상기 제1 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 제1 출력 단자를 통해 출력하고, 상기 제2 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 제2 출력 단자를 통해 출력하는 디멀티플렉서;
   상기 디멀티플렉서의 상기 제1 출력 단자를 통해 수신되는 신호를 적분한 값과 상기 기준 신호에 기초하여 제1 비교 신호를 생성하는 제1 변환 회로;
   상기 디멀티플렉서의 상기 제2 출력 단자를 통해 수신되는 신호 및 상기 램프 신호에 기초하여 제2 비교 신호를 생성하는 제2 변환 회로; 및
   상기 제1 동작 모드에서 상기 제1 비교 신호를 합산하여 상기 디지털 신호를 생성하고, 상기 제2 동작 모드에서 상기 제2 비교 신호가 천이될 때 까지 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 상기 디지털 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 이미지 센서.
9. 제4 항에 있어서, 상기 아날로그-디지털 변환부는,
   상기 제1 아날로그 신호 및 상기 제2 아날로그 신호에 대해 상관 이중 샘플링을 수행하여 리셋 신호 및 이미지 신호를 생성하는 상관 이중 샘플링부;
   상기 제1 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호를 적분한 값과 상기 기준 신호에 기초하여 비교 신호를 생성하고, 상기 제2 동작 모드에서 상기 리셋 신호 및 상기 이미지 신호와 상기 램프 신호에 기초하여 상기 비교 신호를 생성하는 변환 회로; 및
   상기 제1 동작 모드에서 상기 비교 신호를 합산하여 상기 디지털 신호를 생성하고, 상기 제2 동작 모드에서 상기 비교 신호가 천이될 때 까지 카운트 클럭 신호에 동기되어 카운팅 동작을 수행하여 상기 디지털 신호를 생성하는 카운터를 포함하는 것을 특징으로 하는 이미지 센서.
10. 입사광에 상응하는 디지털 신호를 생성하는 이미지 센서;
    상기 디지털 신호를 저장하는 저장 장치; 및
    상기 이미지 센서 및 상기 저장 장치의 동작을 제어하는 프로세서를 포함하고,
    상기 이미지 센서는,
    입사광을 감지하여 아날로그 신호를 생성하는 픽셀 어레이; 및
    제1 동작 모드에서 상기 아날로그 신호에 대해 시그마-델타(sigma-delta) 아날로그-디지털 변환 및 순환(cyclic) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하고, 제2 동작 모드에서 상기 아날로그 신호에 대해 단일 기울기(single slope) 아날로그-디지털 변환을 수행하여 상기 디지털 신호를 생성하는 아날로그-디지털 변환부를 포함하는 컴퓨팅 시스템.

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