KR20140029150A

KR20140029150A - 반도체 메모리 장치

Info

Publication number: KR20140029150A
Application number: KR1020130071697A
Authority: KR
Inventors: 마사루 야노; 루-핑 치앙
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2012-08-30
Filing date: 2013-06-21
Publication date: 2014-03-10
Anticipated expiration: 2033-06-21
Also published as: TWI497508B; CN103680632A; JP2014049149A; TW201409477A; CN103680632B; KR101409776B1; US8659950B1; JP5626812B2; US20140063970A1

Abstract

소형화된 감지 회로를 가지고서 고속 독출을 수행하는 반도체 메모리 장치가 제공된다. 가상 전위(VPRE’)로부터 예비-충전 전압이 짝수 비트 라인이 선택될 때 홀수 비트 라인에 제공되고, 예비-충전 전압이 소스 전압 공급부(230)로부터 공유된 홀수 소스 라인(SL_o)에 제공되며, 접지 전위가 소스 전압 공급부(230)로부터 짝수 소스 라인(SL_e)에 제공된다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 출원은 2012년 8월 30일에 출원된 출원번호 제2012-189479호 일본 특허출원에 대한 우선권 이익을 주장한다. 전술한 특허 출원의 전부는 여기서 참조로서 포함되고 본 명세서의 일부를 구성한다.

본 개시내용은 반도체 메모리 장치에 관한 것이고, 특히 NAND-형 플래시 메모리의 비트 라인 선택에 대한 반도체 메모리 장치에 관한 것이다.

[특허문헌 1] 일본 특허 공개번호 제11-176177호

NAND-형 플래시 메모리는 행렬로 구성된 복수개의 NAND 직렬연결을 가지는 메모리 어레이로 형성된다. NAND 직렬연결은 직렬로 연결된 복수개의 메모리 셀들 및 NAND 직렬연결의 양단에 연결된 선택 트랜지스터들로 구성되며, 그 일단은 선택 트랜지스터를 통해 비트 라인과 연결되고, 다른 일단은 선택 트랜지스터를 통해 소스 라인과 연결된다. 데이터의 독출 및 프로그래밍(기록)은 NAND 직렬연결에 연결된 비트 라인에 의해 수행된다.

도 1은 종래의 플래시 메모리의 비트 라인 선택 회로를 도시하는 개략도이다. 도 1에서 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo)은 한 쌍의 비트 라인들이다. 비트 라인 선택 회로(300)는 짝수 비트 라인(BL2) 또는 홀수 비트 라인(BLo)를 감지 증폭기(sensing amplifier; S/A)(330)와 연결하는 트랜지스터(BLC)를 포함하는 제1 선택부(310), 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo)에 바이어스 전압(VPRE)을 선택적으로 인가하는 트랜지스터들(BIASe, BIASo) 및 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)을 제1 선택부(310)와 연결하는 트랜지스터들(BLSe, BLSo)을 포함하는 제2 선택부(320)를 가진다.

프로그래밍 동작을 수행시 기록 방지 비트 라인을 소정의 바이어스 전압으로 예비-충전(pre-charge)하거나, 소거(erasing) 동작을 수행시 셀 우물에 소거 전압을 인가하도록 모든 비트 라인들에 소거 전압으로 예비-충전하기 위하여, 제2 선택부(320)의 바이어스 전압 트랜지스터들(BIASe, BIASo) 및 선택 트랜지스터들(BLSe, BLSo)은 두꺼운 게이트 산화막 및 길이가 긴 게이트를 갖는 고전압 트랜지스터들로 형성된다.

페이지가 플래시 메모리로부터 독출시, 짝수 비트 라인에 의해 형성된 페이지(이하, 간결함을 위해 “짝수 페이지”) 또는 홀수 비트 라인에 의해 형성된 페이지(이하, 간결함을 위해 “홀수 페이지”)는 택일적으로 독출된다. 짝수 페이지가 선택된 경우, 짝수 페이지는 독출되기 위해 감지 증폭기에 연결된다. 그 동안에, 선택되지 않은 홀수 페이지는 감지 증폭기로부터 분리되고 접지 레벨(0V)과 등가적인 차폐 전위가 공급되어, 인접한 비트 라인들 사이에 정전용량 커플링을 통한 노이즈를 감소시킨다. 이를 소위 비트-라인 차폐(특허문헌 1)라고 한다.

감지 증폭기는 비트 라인으로부터 전압 또는 전류를 감지하는 감지 회로, 데이터를 보존하거나 데이터를 기록하는 래치 회로 등을 포함한다. 감지 증폭기의 감지 회로/래치 회로는 짝수 비트 라인 및 홀수 비트 라인에 의해 선택적으로 공유된다. 따라서, 감지 증폭기는 하나의 페이지에 대하여 감지 회로/래치 회로를 갖고, 반면 메모리 어레이에서 워드 라인은 2개 페이지들(짝수 및 홀수 페이지들)에 대한 메모리 셀들과 연결된다. 짝수 및 홀수 페이지들이 택일적으로 독출되는 경우, 비록 워드 라인은 2-페이지 구조를 가지지만, 2개 페이지들은 동시에 독출되지 않는다. 따라서, 고속 효과가 성취될 수 없는 것은 불가피하다. 프로그래밍 역시 하나의 단위로서 짝수 페이지 또는 홀수 페이지에 대해 수행된다.

한가지 추가적인 개선은 한 쌍의 감지 증폭기들이 메모리 어레이의 양측에 배치되고, 감지 증폭기들 중 하나는 짝수 비트 라인에 연결되고, 감지 증폭기들 중 다른 하나는 홀수 비트 라인에 연결되는 것이다. 게다가, 감지 회로/래치 회로는 비트 라인에 분포되고, 플래시 메모리는 짝수 및 홀수 페이지인 2개 페이지들을 동시에 독출하거나 프로그램하는 것을 가능하게 한다.

그러나, 이러한 종류의 플래시 메모리에 있어서, 짝수 비트 라인의 일단 및 홀수 비트 라인의 일단은 각각의 감지 증폭기들에 의해 구동되기 때문에, 비트 라인의 정전용량은 더 높은 밀도를 위해 워드 라인들의 개수가 증가할 수록 상승하고, 이에 따라 감지 증폭기의 구동 능력에 대한 요구도 상승한다. 감지 증폭기의 구동 능력을 개선하기 위하여, 더 높은 전압 및 상대적으로 더 큰 크기의 트랜지스터가 필요로 하게 된다. 따라서, 메모리 셀들의 양측에 배치된 감지 증폭기는 공간 활용의 측면에서 바람직하지 않다.

더욱이, 짝수 페이지 또는 홀수 페이지에 대해 택일적으로 동작을 수행함으로써 독출 및 프로그래밍이 수행되는 플래시 메모리에 있어서, 비트 라인 차폐 기술은 메모리 어레이로부터의 데이터-독출 속도를 개선하는 것과 대체될 수 있다. 더 적은 수의 감지 증폭기가 있기 때문에, 메모리의 더 높은 집적에 대한 장점을 가진다.

본 개시내용은 소형화된 감지 회로를 가지고서 고속 독출을 수행하는 반도체 메모리 장치를 제공한다.

본 개시내용은 독출 및 프로그래밍에 대한 종래의 비트 라인 차폐를 대체할 수 있는 반도체 메모리 장치를 더 제공한다.

본 개시내용의 반도체 메모리 장치는, 메모리 셀 단위들 각각은 직렬로 연결된 전자적으로 재기록 가능한 복수개의 메모리 요소들에 의해 형성되고, 행렬로 구성된 복수개의 메모리 셀 단위들에 의해 형성된 메모리 어레이; 상기 메모리 셀 단위들의 드레인 측에 연결된 비트 라인; 상기 메모리 셀 단위들 중 짝수 메모리 셀의 소스 측에 연결된 제1 소스 라인; 상기 메모리 셀 단위들 중 홀수 메모리 셀 단위들의 소스 측에 연결된 제2 소스 라인, 상기 메모리 셀 단위들에서의 상기 메모리 요소들 중 행 방향에 있는 메모리 요소들을 선택하는 행 선택 회로; 감지 회로에 연결될 짝수 비트 라인 또는 홀수 비트 라인을 선택하는 제1 선택 회로; 전압 공급원에 연결될 상기 짝수 비트 라인 또는 상기 홀수 비트 라인을 선택하는 제2 선택 회로; 및 상기 제1 소스 라인 및 상기 제2 소스 라인에 전압을 공급하는 소스 전압 공급 회로;를 포함한다. 상기 제1 선택 회로에 의해 상기 짝수 비트 라인이 선택될 때, 상기 홀수 비트 라인은 상기 제2 선택 회로에 의해 선택되고, 상기 제1 선택 회로에 의해 상기 홀수 비트 라인이 선택될 때, 상기 짝수 비트 라인은 상기 제2 선택 회로에 의해 선택된다. 상기 짝수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 감지 회로로부터 제1 전압이 상기 짝수 비트 라인으로 공급되고, 기준 전압이 상기 소스 전압 공급 회로에 의해 상기 제1 소스 라인으로 공급되고, 상기 전압 공급원으로부터의 제2 전압은 상기 홀수 비트 라인으로 공급되고, 제3 전압이 상기 소스 전압 공급 회로에 의해 상기 제2 소스 라인으로 공급되며, 상기 제3 전압은 상기 제2 전압과 같다. 상기 홀수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 감지 회로로부터의 상기 제1 전압은 상기 홀수 비트 라인으로 공급되고, 상기 기준 전압은 상기 소스 전압 공급 회로에 의해 상기 제2 소스 라인으로 공급되고, 상기 전압 공급원으로부터의 상기 제2 전압은 상기 짝수 비트 라인으로 공급되며, 상기 제3 전압은 상기 소스 전압 공급 회로에 의해 상기 제1 소스 라인으로 공급된다.

본 개시내용에 기초하여, 상기 선택된 짝수 비트 라인 및 홀수 비트 라인과 연결된 상기 메모리 셀 단위들은 상기 감지 증폭기 회로 측 및 상기 소스 라인 측에서 동작하기 때문에, 상기 비트 라인의 예비-충전 시간 또는 상기 메모리 셀 단위들의 예비-충전 시간은 감소된다. 그 동안에, 상기 감지 증폭기 회로는 상기 짝수 비트 라인 및 상기 홀수 비트 라인에 공통적으로 사용되기 때문에, 상기 감지 증폭기 회로는 상기 메모리 어레이의 일 측면에 배치될 수 있고, 그 결과 소비된 공간에서의 증가분이 감소된다. 본 개시내용에 있어서, 독출 동작이 수행되는 경우, 선택되지 않은 비트 라인의 전위가 변하지 않기 때문에, 심지어 종래 비트 라인 차폐가 교시하는 바와 같이 선택되지 않은 비트 라인이 접지 레벨로 방전되지 않더라도 인접한 비트 라인들의 정전용량 커플링으로 인해 유발되는 노이즈는 감소될 수 있다. 더불어, 선택되지 않은 비트 라인은 이미 충전되었기 때문에, 선택되지 않는 비트 라인이 후속하여 독출될 때, 어떠한 추가적 시간도 그 비트 라인을 충전하는데 소요되지 않는다. 따라서, 더 높은 독출 속도 및 더 낮은 전력 소모가 달성된다.

도면들과 함께 동반된 몇몇의 예시적인 실시예들이 본 개시내용을 상세하게 더 기술하기 위하여 아래에 상세히 기술된다.
동반된 도면들은 보다 나은 이해를 제공하기 위해 포함되고, 본 명세서의 일부로서 포함되고 일부를 구성한다. 상기 도면들은 예시적 실시예들을 도시하고, 설명과 함께 본 개시내용의 원리들을 설명하는 역할을 한다.
도 1은 종래 플래시 메모리의 비트 라인 선택 회로를 도시하는 구조적인 개략도이다.
도 2는 본 개시내용의 실시예에 따른 플래시 메모리의 구조를 도시하는 블록도이다.
도 3은 본 개시내용의 실시예에 따른 NAND 직렬연결의 구조를 도시하는 개략적 회로도이다.
도 4는 본 실시예에 따라 공유된 짝수 소스 라인, 공유된 홀수 소스 라인 및 NAND 직렬연결 사이의 관계를 도시하는 개략도이다.
도 5는 본 개시내용의 실시예에 따라 플래시 메모리가 다른 동작 모드들에 있을 때, 구성 단위들의 전압들 사이의 관계를 도시하는 개략도이다.
도 6은 본 개시내용의 실시예에 따라 NAND 직렬연결, 공유된 짝수 소수 라인 및 공유된 홀수 소스 라인의 레이아웃을 도시하는 개략적 평면도이다.
도 7은 도 6에 도시된 레이아웃을 선 Y1-Y1 및 선 Y2-Y2를 따라서 자른 단면도들이다.

본 개시내용의 실시예들은 다음의 동반된 도면들을 참조하여 상세하게 기술된다. 본 개시내용은 NAND 플래시 메모리를 예시로서 제시하고, 바람직하게 구현하는 구성으로서 NAND 플래시 메모리를 사용한다. 게다가, 이해의 편의를 위하여, 본 개시내용에서의 구성 단위들은 강조되어 도시된다. 여기서 도시된 구성 단위들의 부분은 실제 실시상 소자에서의 부분과 다르다는 점을 유의해야 한다.

도 2는 전형적인 플래시 메모리의 블록도를 도시한다. 여기서 도시된 플래시 메모리의 구조는 단지 예시적 실시예로서의 역할을 한다. 본 개시내용은 본 구조에 제한되지 않는다.

본 실시예의 플래시 메모리(10)는, 행렬로 구성된 복수개의 메모리 셀들을 갖는 메모리 어레이(100), 입출력 데이터를 보존하기 위해 외부 입출력 단자(I/O)와 연결된 입출력 버퍼(110), 입출력 버퍼(110)로부터 주소 데이터를 수신하는 주소 레지스터(120), 입출력 데이터를 보존하는 데이터 레지스터(130), 입출력 버퍼(110)로부터의 명령 데이터 및 외부 제어 신호에 기초하여 각 구성 단위를 제어하기 위해 제어신호들(C1, C2, C3 등)을 공급하는 컨트롤러(140), 주소 레지스터(120)으로부터의 행 주소 정보(Ax)를 디코딩하고 디코딩의 결과에 따라 블록 선택 및 워드 라인 선택을 수행하는 워드 라인 선택 회로(150), 선택된 페이지로부터 워드 라인 선택 회로(150)를 통해 독출한 데이터를 보존하고 선택된 페이지의 기록 데이터를 기록하는 페이지 버퍼/감지 회로(160), 주소 레지스터(120)로부터 열 주소 정보(Ay)를 디코딩하고 디코딩의 결과에 따라 페이지 버퍼에서 열 데이터를 선택하는 열 선택 회로(170) 및 데이터의 독출, 프로그래밍 및 소거를 위해 필요한 전압들(예를 들면, 프로그래밍 전압(Vpgm), 통과 전압(Vpass), 독출 전압(Vread) 및 소거 전압(Vers))을 생성하는 내부 전압 생성 회로(180)를 포함한다.

메모리 어레이(100)는 열 방향을 따라 구성된 BLK(0), BLK(1)에서 BLK(m)까지의 메모 블록들을 갖는다. 도 3은 메모리 블록에서 형성된 NAND 직렬연결의 구조의 회로도를 도시한다. 메모리 블록에 있어서, 복수개의 NAND 직렬연결(이하, 메모리 셀 유닛(NU)들)이 형성되고, 메모리 셀들은 직렬 연결된다. 메모리 셀 유닛(NU)들은 행 방향을 따라 구성된다. 도 3에서, 메모리 셀 유닛(NU)들 중 n+1개가 메모리 블록에서 행 방향을 따라 배열된다.

메모리 셀 유닛(NU)들의 구조는 직렬로 연결된 복수개의 메모리 셀들(MCi(i=0, 1, ..., 31)), 메모리 셀 유닛(NU)들의 일단에서 메모리 셀(MC31)의 드레인 측에 연결된 선택 트랜지스터(TR1) 및 메모리 셀 유닛(NU)들의 다른 단에서 메모리 셀(MC0)의 소스 측에 연결된 선택 트랜지스터(TR2)를 포함한다. 선택 트랜지스터(TR1)의 드레인은 비트 라인(GBL)에 대응하여 연결되고, 짝수 메모리 셀 유닛(NU)들의 선택 트랜지스터(TR2)의 소스는 공유된 짝수 소스 라인(SL_e)와 연결되는 반면, 홀수 메모리 셀 유닛(NU)들의 선택 트랜지스터(TR2)의 소스는 공유된 홀수 소스 라인(SL_o)에 연결된 점은 반드시 유의해야 한다.

메모리 셀들(MCi)의 제어 게이트들은 워드 라인들(WLi)에 연결되고, 선택 트랜지스터들(TR1, TR2)의 게이트들은 워드 라인(WLi)과 평행한 선택 게이트 라인들(SGD, SGS)에 연결된다. 워드 라인 선택 회로(150)가 행 주소 정보(Ax)에 따라 메모리 블록을 선택할 때, 선택 트랜지스터들(TR1, TR2)은 메모리 블록의 선택 게이트 라인들(SGS, SGD)에 의해 선택적으로 구동된다.

통상적으로, 메모리 셀들은 다음의 구성요소들을 포함하는 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터를 가진다. MOS 트랜지스터는 N-형 디퓨전 영역을 형성하는 소스/드레인, 소스/드레인 사이의 터널에 형성된 터널 산화막, 터널 산화막 및 축적되는 전하들(전하 축적층)에 형성된 플로팅 그리드 및 유전막을 통해 플로팅 그리드에 형성된 제어 게이트를 포함한다.

플로팅 그리드가 전하에 의해 축적되지 않을 때, 즉 데이터 “1”이 보존되거나 소거될 때, 문턱 값은 음의 상태에 있고, 메모리 셀들은 “정상적으로 온” 상태에 있다. 플로팅 그리드가 전하에 의해 축적될 때, 즉 데이터 “0”이 기록될 때, 문턱 값은 양의 상태로 전환되고, 메모리 셀들은 “정상적으로 오프” 상태에 있다.

메모리 셀들(NU)에 연결된 비트 라인들(GBL0, GBL1, ..., GBLn)은 비트 라인 선택 회로를 통해서 페이지 버퍼/감지 회로(160)에 연결된다. 비트 라인 선택 회로가 독출 및 프로그래밍할 때, 짝수 비트 라인 또는 홀수 비트 라인이 선택된다. 게다가, 선택된 짝수 비트 라인 또는 홀수 비트 라인은 페이지 버퍼/감지 회로(160)에 연결된다.

도 4는 본 실시예를 도시하기 위하여 메모리 어레이 및 페이지 버퍼/감지 회로를 도시하는 특정 회로 구조이다. 여기에서, 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)는 예시적으로 한 쌍의 비트 라인들의 역할을 한다. 페이지 버퍼/감지 회로(160)는 한 쌍의 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)에 의해 공통으로 사용된다. 워드 라인에 연결된 짝수 비트 라인 및 홀수 비트 라인이 각각 하나의 페이지를 형성할 때, 페이지 버퍼/감지 회로(160)는 하나의 페이지에 대하여 하나의 페이지 버퍼/감지 회로(160)를 포함한다.

페이지 버퍼/감지 회로(160)는 독출시 짝수 비트 라인(GBL_e) 또는 홀수 비트 라인(GBL_o)의 전위를 감지하는 감지 증폭기(160A) 및 독출되거나 프로그램될 데이터를 보존하는 래치 회로(160B)를 포함한다. 페이지 버퍼/감지 회로(160)는 한 쌍의 MOS 트랜지스터들(TR3, TR4)을 통해서 입출력 단자(I/O,

) 또는 데이터 레지스터(130)에 더 연결된다. 트랜지스터들(TR3, TR4)의 게이트들은 열 선택 회로(170)로부터의 열 선택 게이트 라인(CSEL)에 연결된다. 트랜지스터들(TR3, TR4)를 개방함으로써, 입출력 단자(I/O,

) 또는 데이터 레지스터(130)로부터의 프로그래밍 데이터는 래치 회로(160B)로 입력된다. 다르게는, 래치 회로(160B)에 의해 보존된 독출 데이터는 입출력 단자(I/O,

) 또는 데이터 레지스터(130)로 전송된다.

비트 라인 선택 회로(200)의 구조는 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)을 페이지 버퍼/감지 회로(160)에 연결하는 제1 선택 회로(210) 및 소정의 바이어스 전압을 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)에 인가하는 제2 선택부(220)를 포함한다.

제1 선택부(210)는 짝수 비트 라인(GBL_e)에 연결된 짝수 선택 트랜지스터(SEL_e), 홀수 비트 라인(GBL_o)에 연결된 홀수 선택 트랜지스터(SEL_o) 및 짝수 선택 트랜지스터(SEL_e)와 홀수 선택 트랜지스터(SEL_o)의 공유된 노드(N1)와 페이지 버퍼/감지 회로(160) 사이에 연결된 비트 라인 선택 트랜지스터(BLS)를 포함한다. 제1 선택부(210)를 형성하는 트랜지스터들(SEL_e, SEL_o, BLS)은 N-형 MOS 트랜지스터들이고, 페이지 버퍼/감지 회로(160) 등을 형성하는 주변 회로에서의 P-형 우물에서 고전압(HV) 하에 동작하는 고전압 트랜지스터들을 형성한다.

짝수 선택 트랜지스터(SEL_e), 홀수 선택 트랜지스터(SEL_o) 및 비트 라인 선택 트랜지스터(BLS)의 게이트들은 컨트롤러(140)로부터 컨트롤 신호를 공급받는다. 트랜지스터들은 독출, 프로그래밍 및 소거시 선택적으로 구동된다. 예를 들면, 선택된 페이지의 독출이 수행되고, 짝수 비트 라인(GBL_e)이 선택되고 홀수 비트 라인(GBL_o)은 선택되지 않은 경우, 짝수 선택 트랜지스터(SEL_e) 및 비트 라인 선택 트랜지스터(BLS)는 온-상태에 있는 반면, 홀수 선택 트랜지스터(SEL_o)는 오프-상태에 있다. 게다가, 홀수 비트 라인(GBL_o)이 선택되고, 짝수 비트 라인(GBL_e)은 선택되지 않을 때, 홀수 선택 트랜지스터(SEL_o) 및 비트 라인 선택 트랜지스터(BLS)는 온-상태에 있는 반면, 짝수 선택 트랜지스터(SEL_e)는 오프-상태에 있다. 이런식으로, 1개 페이지 버퍼/감지 회로(160)의 1개 감지 증폭기(160A) 및 1개 래치 회로(160B)가 2개의 비트 라인들(GBL_e 및 GBL_o)에 의해 공통적으로 사용된다.

제2 선택부(220)는 짝수 비트 라인(GBL_e)과 가상 전위(VREF’) 사이에 연결된 짝수 바이어스 전압 선택 트랜지스터(YSEL_e) 및 홀수 비트 라인(GBL_o)와 가상 전위(VPRE’) 사이에 연결된 홀수 바이어스 전압 선택 트랜지스터(YSEL_o)를 포함한다. 짝수 바이어스 전압 선택 트랜지스터(YSEL_e) 및 홀수 바이어스 전압 선택 트랜지스터(YSEL_o)는 N-형 MOS 트랜지스터들로 형성되고, 바람직하게는 메모리 셀 유닛 또는 메모리 블록을 형성하는 P-형 우물에서 형성된다. 제2 선택부(220)를 형성하는 트랜지스터들 및 제1 선택부(210)를 형성하는 트랜지스터들은 다르다. 제2 선택부(220)를 형성하는 트랜지스터들은 저전압(LV) 하에서 동작하는 저전압 트랜지스터들이다.

짝수 바이어스 전압 선택 트랜지스터(YSEL_e) 및 홀수 바이어스 전압 선택 트랜지스터(YSEL_o)의 게이트들은 컨트롤러(140)로부터 제어 신호로 인가된다. 트랜지스터들은 독출, 프로그래밍 및 소거시 선택적으로 구동된다. 게다가, 컨트롤러(140)의 제어하에서, 내부 전압 생성 회로(180)로부터 동작 상태들에 반응하는 다양한 바이어스 또는 예비-충전 전압들이 가상 전위(VPRE’)에 공급된다. 예를 들면, 페이지가 독출되고 있는 경우, 짝수 비트 라인(GBL_e)은 선택되지만 홀수 비트 라인(GBL_o)은 선택되지 않을 때, 짝수 바이어스 전압 트랜지스터(YSEL_e)는 오프-상태인 반면, 홀수 바이어스 전압 트랜지스터(YSEL_o)는 온-상태이다. 예비-충전 전위는 가상 전위(VPRE’)를 통해서 홀수 비트 라인(GBL_o)에 공급된다. 게다가, 짝수 비트 라인(GBL_e)이 선택되지 않고, 홀수 비트 라인(GBL_o)이 선택될 때, 짝수 바이어스 전압 트랜지스터(YSEL_e)는 온-상태에 있는 반면, 홀수 바이어스 전압 트랜지스터(YSEL_o)는 오프-상태에 있다. 예비-충전 전위는 가상 전위(VPRE’)를 통해서 짝수 비트 라인(GBL_e)에 공급된다. 프로그래밍시, 프로그래밍 방지 전압(셀의 프로그래밍을 저지할 수 있는 전압)이 가상 전위(VPRE’)에 제공된다. 선택되지 않은 비트 라인의 메모리 셀들의 터널은 기록 방지 전압(선택되지 않은 비트-라인들은 프로그램을 할 수 없도록 하는 레벨로 충전되거나 바이어스된다) 또는 예비-충전되도록 바이어스될 수 있다.

본 실시예의 특징은, 페이지가 독출되고 있는 경우, 짝수 비트 라인 또는 짝수 페이지가 선택될 때, 페이지 버퍼/감지 회로(160)로부터의 예비-충전 전압이 비트 라인 선택 트랜지스터(BLS) 및 짝수 선택 트랜지스터(SEL_e)를 통해서 짝수 비트 라인(GBL_e)의 일단에 공급되는 점이다. 그 동안에, 가상 전위(VPRE’)로부터의 예비-충전 전압은 홀수 선택 트랜지스터(YSEL_o)_를 통해서 홀수 비트 라인(GBL_o)의 일단에 공급된다.

더욱이, 전술한 바와 같이, 짝수 메모리 셀 유닛(NU)들의 소스측에서 선택 트랜지스터(TR2)의 소스는 공유된 짝수 소스 라인(SL_e)에 연결되는 반면, 홀수 메모리 셀 유닛들(NI)의 소스 측에서 선택 트랜지스터(TF2)의 소스는 공유된 소스 라인(SL_o)에 연결된다. 공유된 짝수 소스 라인(SL_e)은 짝수 소스 라인 선택 트랜지스터(SSEL_e)를 통해서 소스 전압 공급부(230)에 연결되는 반면, 공유된 홀수 소스 라인(SL_o)은 홀수 소스 라인 선택 트랜지스터(SSEL_o)를 통해서 소스 전압 공급부(230)에 연결된다. 컨트롤러(140)의 제어하에서, 소스 전압 공급부(230)는 동작 상태에 반응하여 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)에 전압들을 공급한다.

도 5는 본 실시예에 따라 플래시 메모리가 다른 동작 모드들에 있을 때, 구성 단위들의 전압들 사이의 관계를 도시하는 개략도이다. 여기서 도시된 예시에 있어서, 짝수 비트 라인(GBL_e) 및 공유된 짝수 소스 라인(SL_e)이 선택되는 반면, 홀수 비트 라인(GBL_o) 및 공유된 홀수 소스 라인(SL_o)은 선택되지 않는다.

독출 동작을 수행시, 선택된 짝수 비트 라인(GBL_e)은 페이지 버퍼/감지 회로(160)를 통해서 예비-충전 전압(예를 들면, 1.1V)를 공급받고, 공유된 짝수 소스 라인(SL_e)는 짝수 소스 라인 선택 트랜지스터(SSEL_e)를 통해서 0V를 공급받는다. 게다가, 선택되지 않은 홀수 비트 라인(GBL_o)은 가상 전위(VPRE’)를 통해서 예비-충전 전압(예를 들면, 1.1V)을 공급받고, 공유된 홀수 소스 라인(SL_o)은 소스 전압 공급부(230)를 통해서 예비-충전 전압(예를 들면, 1.1V)를 공급받는다.

그 후에, 메모리 블록 및 워드 라인의 선택이 워드 라인 선택 회로(150)에 의해 수행된다. 선택 트랜지스터들(TR1 및 TR2)이 활성화되고, 선택된 워드 라인은 0V로 인가되며, 선택되지 않은 워드 라인은 4.5V(Vread)로 인가된다. 선택된 메모리 셀이 데이터 “1”을 보존하는 경우, 선택된 메모리 셀은 도전 상태에 있기 때문에, 근사적으로 0.2μA가 짝수 비트 라인(GBL_e)으로부터 공유된 짝수 소스 라인(SL_e)으로 흐르고, 이는 감지 증폭기(160A)에 의해 검출될 수 있다. 선택된 메모리 셀이 데이터 “0”을 보존하는 경우, 선택된 메모리 셀은 비도전 상태에 있기 때문에, 짝수 비트 라인(GBL_e)로부터 공유된 짝수 소스 라인(SL_e)으로 흐르는 전류는 없으며, 이 또한 감지 증폭기(160A)에 의해 탐지될 수 있다.

선택되지 않은 홀수 메모리 셀 유닛(NU)들의 일단(드레인 측)은 가상 전위(VPRE’)로부터 홀수 비트 라인(GBL_o)를 통해서 예비-충전 전압을 공급받는 반면, 다른 단(소스 측)은 공유된 홀수 소스 라인(SL_o)를 통해서 예비-충전 전압을 공급받는다. 메모리 셀 유닛(NU)들에서 데이터 “0”을 갖는 메모리 셀이 없을 경우, 메모리 셀 유닛(NU)들은 도전 상태에 있고, 메모리 셀 유닛(NU)들의 전체 메모리 셀은 예비-충전 전압을 갖는 상태에 있다. 비록 메모리 셀 유닛(NU)들에서 데이터 “0”이더라도, 예비-충전 전압이 드레인 측 및 소스 측으로부터 공급되기 때문에, 메모리 셀 단위들(NU)은 예비-충전 전압을 갖는 상태에 있는 것으로 간주될 수 있다. 이런식으로, 홀수 비트 라인(GBL_o)의 비트 라인 전위(VBL)는 예비-충전 전압으로 설정된다. 그것에 의해서, 선택된 짝수 비트 라인(BGL_e)이 독출 동작을 수행하고 있을 때, 인접한 홀수 비트 라인과의 정전용량 커플링에 기인하는 영향은 일어나지 않을 수 있다.

짝수 비트 라인(GBL_e)이 독출을 종료한 이후, 홀수 비트 라인(GBL_o)은 후속하여 선택된다. 이때, 홀수 비트 라인(GBL_o)은 이미 예비-충전 전압에 있기 때문에, 페이지 버퍼/감지 회로(160)는 홀수 비트 라인(GBL_o)을 충전하기 위한 어떠한 전력도 소모하지 않고, 이에 따라 재충전 시간을 감소시킨다. 더불어, 공유된 홀수 소스 라인(SL_o)의 충전 전압이 홀수 소스 라인 선택 트랜지스터(SSEL_o)를 통해 접지 레벨로 방전된다. 게다가, 공유된 짝수 소스 라인(SL_e)은 짝수 소스 라인 선택 트랜지스터(SSEL_e)를 통해 예비-충전 전압을 공급받는다.

소거 이후의 검증(R-Read) 동작에 관한 추가적 설명이 이하에서 제공된다. 블록을 단위로 하는 메모리 셀들의 일괄 크기 삭제 이후, 짝수 비트 라인(GBL_e)의 전위는 0V로 방전된다. 그 다음에 짝수 선택 트랜지스터(SEL_e)가 턴-오프되고, 짝수 비트 라인(GBL_e)은 플로팅 상태에 있게 된다. 그 후에, 전원 전압(Vdd)이 소스 전압 공급부(230)에 의해 짝수 소스 라인 선택 트랜지스터(SSEL_e)를 통해서 공유된 짝수 소스 라인(SL_e)에 공급된다. 그 다음에, 짝수 선택 트랜지스터(SEL_e)는 턴-온되고, 짝수 비트 라인(GBL_e)에 대한 검증 감지가 감지 회로(160)에 의해 수행된다. 메모리 셀들 전부가 소거된 경우(데이터 “1”이 보존된 경우), 짝수 비트 라인(GBL_e)은 전원 전압(Vdd)로 충전되기 때문에, 짝수 비트 라인(GBL_e)은 소정의 값을 넘는 전류 또는 기준 전압을 넘는 전압으로 탐지될 수 있다. 메모리 셀들 중 일부가 완전하게 소거되지 않은 경우, 메모리 셀들은 비도전 상태에 있기 때문에, 짝수 비트 라인(GBL_e)은 플로팅 상태에 있고, 감지 회로(160)는 전류를 탐지하지 못하거나 기준 전압 아래 전압을 탐지할 수 있다. 같은 내용은 홀수 비트 라인(GBL_o)에 적용된다.

프로그래밍(Pgm)시, 짝수 비트 라인(GBL_e)이 선택되는 경우, 전원 전압(Vdd)이 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)에 인가되고, 기록된 데이터 “0”을 갖는 짝수 비트 라인(GBL_e)은 감지 회로(160)를 통해서 0V로 인가되며, 기록 방지된 짝수 비트 라인(GBL_e)은 전원 전압(Vdd)를 공급받는다. 추가적으로, 소거(Erase)시, 도 5에 도시된 구성 단위들은 플로팅 상태에 있도록 설정되고, P-형 우물은 근사적으로 20V의 전압으로 인가된다. 여기서 기술된 프로그래밍 및 소거 동작들은 종래의 동작들과 특별히 다르지 않다.

도 6은 본 개시내용의 실시예에 따른 메모리 어레이의 레이아웃 개략도를 도시하고, 도 7은 도 6에서 선 Y1-Y1 및 선 Y2-Y2를 따라 자른 단면도들이다. 여기에서, 단지 8 비트의 비트 라인들(GLB0-GLB8)이 도시된다. 바람직한 구성에 있어서, 메모리 어레이(100)는 N-형 우물이나 N-형 실리콘 반도체 기판에 형성된 P-형 우물에 형성될 수 있다. 블록을 단위로 하여 메모리 블록들의 일괄 크기 소거가 가능하도록, 메모리 블록은 P-형 우물 내에 형성된다. 메모리 셀 유닛(NU)들은 열 방향을 따라 연장되고 이에 따라 활성 영역(active area)을 구성하는 절연 트랜치에 의해 분리된다. 활성 영역에 있어서, 행 방향을 따라 연장되는 폴리실리콘 층들 중 2개 층들이 워드 라인들(WL0-WL31)을 형성한다. 더욱이, 워드 라인(WL31)에 인접하고 행 방향을 따라 연장되는 선택 트랜지스터(TR1)의 선택 게이트 라인(SGD_0), 워드 라인(WL0)에 인접하고 행 방향을 따라 연장되는 선택 트랜지스터(TR2)의 선택 게이트 라인(SGS_0)이 형성된다.

메모리 셀들 및 선택 트랜지스터들을 형성한 이후, 층간 절연막이 형성된다. 선택 트랜지스터(TR2)(선택 게이트 라인(SGS_0))의 N+ 소스 영역은 소스 컨택(SCO)을 통해서 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)와 연결된다.

바람직한 실시예에 있어서, 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)의 소스 컨택(SCO)은 교번(alternating) 또는 인터리빙(interleaving) 배열로서 층간 절연막에 형성된다. 그것에 의해, 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)은 행 방향을 따라 서로 평행하게 연장된다. 공유된 짝수 소스 라인(SL_e) 및 공유된 홀수 소스 라인(SL_o)은 알루미늄(Al), 구리(Cu) 등으로 구성된 금속층(Metal-1)으로 형성될 수 있다.

게다가, 선택 트랜지스터(TR1)(선택 게이트 라인(SGD_0))의 N+ 드레인 영역은 비트 컨택(BCO)를 통해서 짝수 비트 라인(GBL_e) 또는 홀수 비트 라인(GBL_o)과 연결된다. 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)은 열 방향으로 메모리 셀들 상에 연장된다. 게다가, 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)은 알루미늄(Al), 구리(Cu) 등으로 구성된 금속층(Metal-2)으로 형성된다.

도 6에 도시된 바와 같이, 금속층들(Metal-1, Metal-2)의 금속 배선을 형성하기 전에, 비트 컨택(BCO) 및 소스 컨택(SCO)은 대칭적이거나 동일한 배열로서 형성될 수 있다. 이런 식으로, 컨택을 형성하는 포토마스크 패턴은 공유될 수 있다. 공유된 짝수 비트 라인(SL_e) 및 공유된 홀수 비트 라인(SL_o)이 비트 컨택(BCO) 측에 형성된 경우, 짝수 비트 라인(GBL_e) 및 홀수 비트 라인(GBL_o)의 컨택은 소스 컨택(SCO) 측에 형성될 수 있다.

비록 상기 실시예들은 본 개시내용의 바람직한 실시예들을 상세하게 기술하였지만, 그 실시예들은 본 개시내용을 특정하게 구현하는 구성으로 한정하고자 하는 것이 아니다. 다양한 변형들 및 변경들이 그럼에도 불구하고 아래의 청구항에서 정의된 본 개시내용의 범위 또는 핵심으로부터 벗어나지 않고 만들어질 수 있다.

상기 실시예들에 있어서, 페이지가 독출되는 경우, 비록 소스 전압 공급부(230)가 페이지 버퍼/감지 회로(160)로부터 예비-충전 전압과 등가적인 전압 및 가상 전위(VPRE’)를 짝수 소스 라인 또는 홀수 소스 라인에 공급하지만, 소스 전압 공급부(230)에 의해 공급된 전압은 독출 동작이 영향을 받지 않는 한 변경될 수 있다. 게다가, 비록 단지 하나의 메모리 어레이(100)가 상기 실시예들에서 예시로서 기술되었지만, 플래시 메모리는 복수개의 메모리 어레이들도 가질 수 있다.

10: 플래시 메모리 100: 메모리 어레이
110: 입출력 버퍼 120: 주소 레지스터
130: 데이터 레지스터 140: 컨트롤러
150: 워드 라인 선택 회로 160: 페이지 버퍼/감지 회로
160A: 감지 증폭기 160B: 래치 회로
170: 열 선택 회로 180: 내부 전압 생성 회로
200: 비트 라인 선택 회로 210: 제1 선택부
220: 제2 선택부 230: 소스 전압 공급부
300: 비트 라인 선택 회로 310: 제1 선택부
320: 제2 선택부 330: 감지 증폭기

Claims

메모리 셀 단위들 각각은 직렬로 연결된 전자적으로 재기록 가능한 복수개의 메모리 요소들에 의해 형성되고, 행렬로 구성된 복수개의 상기 메모리 셀 단위들에 의해 형성된 메모리 어레이;
상기 메모리 셀 단위들의 드레인 측에 연결된 비트 라인;
상기 메모리 셀 단위들 중 짝수 메모리 셀 단위들의 소스 측에 연결된 제1 소스 라인;
상기 메모리 셀 단위들 중 홀수 메모리 셀 단위들의 소스 측에 연결된 제2 소스 라인;
상기 메모리 셀 단위들에서 상기 메모리 요소들 중 행 방향에 있는 메모리 요소들을 선택하는 행 선택 회로;
감지 회로와 연결될 짝수 비트 라인 또는 홀수 비트 라인을 선택하는 제1 선택 회로;
전압 공급원에 연결될 상기 짝수 비트 라인 또는 상기 홀수 비트 라인을 선택하는 제2 선택 회로; 및
상기 제1 소스 라인 및 상기 제2 소스 라인에 전압을 공급하는 소스 전압 공급 회로;를 포함하고,
상기 짝수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 홀수 비트 라인이 상기 제2 선택 회로에 의해 선택되고,
상기 홀수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 짝수 비트 라인이 상기 제2 선택 회로에 의해 선택되고,
상기 짝수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 감지 회로로부터 제1 전압이 상기 짝수 비트 라인으로 공급되고, 기준 전압이 상기 소스 전압 공급 회로에 의해 상기 제1 소스 라인에 공급되고, 상기 전압 공급원으로부터 제2 전압이 상기 홀수 비트 라인에 공급되고, 제3 전압이 상기 소스 전압 공급 회로에 의해 상기 제2 소스 라인에 공급되며, 상기 제3 전압은 상기 제2 전압과 일치하고,
상기 홀수 비트 라인이 상기 제1 선택 회로에 의해 선택될 때, 상기 감지 회로로부터 상기 제1 전압이 상기 홀수 비트 라인에 공급되고, 상기 기준 전압이 상기 소스 전압 공급 회로에 의해 상기 제2 소스 라인에 공급되고, 상기 전압 공급원으로부터 상기 제2 전압이 상기 짝수 비트 라인에 공급되며, 상기 제3 전압이 상기 소스 전압 공급 회로에 의해 상기 제1 소스 라인에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 전압은 상기 제2 전압과 일치하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제2 전압은 예비-충전 전압인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 소스 라인의 컨택 영역 및 상기 제2 소스 라인의 컨택 영역은 인터리빙(interleaving) 방식으로 구성되고,
상기 제1 및 제2 소스 라인들은 상기 제1 및 제2 소스 라인들이 서로 평행한 방향을 따라 연장되는 일부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 소스 라인의 컨택 영역 및 상기 제2 소스 라인의 컨택 영역에 대한 패턴 배열에서 상기 짝수 비트 라인의 컨택 영역 및 상기 홀수 비트 라인의 컨택 영역은 동일한 패턴 배열을 가지는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,
상기 제1 소스 라인 및 상기 제2 소스 라인은 하층 금속 배선이고,
상기 짝수 비트 라인 및 상기 홀수 비트 라인은 상층 금속 배선인 것을 특징으로 하는 반도체 메모리 장치.