[go: up one dir, main page]

KR20140017219A - Method of manufacturing non-volatile memory device - Google Patents

Method of manufacturing non-volatile memory device Download PDF

Info

Publication number
KR20140017219A
KR20140017219A KR1020120083829A KR20120083829A KR20140017219A KR 20140017219 A KR20140017219 A KR 20140017219A KR 1020120083829 A KR1020120083829 A KR 1020120083829A KR 20120083829 A KR20120083829 A KR 20120083829A KR 20140017219 A KR20140017219 A KR 20140017219A
Authority
KR
South Korea
Prior art keywords
gate lines
etch stop
insulating layer
stop layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020120083829A
Other languages
Korean (ko)
Inventor
김종만
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120083829A priority Critical patent/KR20140017219A/en
Publication of KR20140017219A publication Critical patent/KR20140017219A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술은 게이트 라인들 사이의 공간에 형성된 식각 정지막 및 절연막을 포함하는 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 제조방법에 관한 것으로, 기판 상에 제1 게이트 라인들 및, 상기 제1 게이트 라인들보다 넓은 간격으로 이격된 제2 게이트 라인들을 형성하는 단계; 상기 제1 및 제2 게이트 라인들이 형성된 결과물 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 전면에 식각 정지막을 형성하는 단계; 상기 식각 정지막의 전면에 상기 제2 게이트 라인들 사이를 채우는 제2 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계; 및 상기 제1 절연막을 식각하는 단계에서 상기 제2 게이트 라인들 사이에 상기 제1 및 제2 절연막보다 돌출되게 잔류된 상기 식각 정지막을 선택적으로 식각하는 단계를 포함한다.The present invention relates to a method of manufacturing a nonvolatile memory device capable of improving the reliability of a nonvolatile memory device including an etch stop layer and an insulating layer formed in a space between the gate lines. Forming second gate lines spaced at a wider interval than the first gate lines; Forming a first insulating film on an entire surface of the resultant product on which the first and second gate lines are formed; Forming an etch stop layer on the entire surface of the first insulating layer; Forming a second insulating layer on the entire surface of the etch stop layer to fill the gaps between the second gate lines; Etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines; And selectively etching the etch stop layer remaining to protrude from the first and second insulating layers between the second gate lines in the etching of the first insulating layer.

Description

불휘발성 메모리 소자의 제조방법{Method of manufacturing non-volatile memory device}Method of manufacturing non-volatile memory device

본 발명은 불휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로 게이트 라인들 사이의 공간에 형성된 식각 정지막 및 절연막을 포함하는 불휘발성 메모리 소자의 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device including an etch stop layer and an insulating layer formed in a space between gate lines.

불휘발성 메모리 소자 중 낸드 플래시 메모리 소자는 고집적화에 유리한 구조의 메모리 스트링을 포함한다. 낸드 플래시 메모리 소자의 메모리 스트링은 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 메모리 셀들을 포함한다. 메모리 스트링은 셀 어레이 영역 내에서 다수 행 및 다수 열을 포함하는 매트릭스 형태로 배열된다. 행 방향 또는 열 방향에서 이웃한 메모리 스트링들은 서로 대칭되게 형성된다. 이에 따라, 서로 이웃한 메모리 스트링들의 소스 셀렉트 트랜지스터들끼리 이웃하게 배치되며, 서로 이웃한 메모리 스트링들의 드레인 셀렉트 트랜지스터들끼리 이웃하게 배치된다.Among the nonvolatile memory devices, NAND flash memory devices include memory strings having an advantageous structure for high integration. The memory string of a NAND flash memory device includes memory cells connected in series between a source select transistor and a drain select transistor. The memory strings are arranged in a matrix form including a plurality of rows and a plurality of columns in the cell array region. Adjacent memory strings in the row direction or the column direction are formed symmetrically with each other. Accordingly, source select transistors of neighboring memory strings are disposed adjacent to each other, and drain select transistors of neighboring memory strings are disposed adjacent to each other.

집적도를 높이기 위하여 메모리 스트링에 연결된 게이트 라인들의 폭 및 간격이 좁아지고 있다. 특히, 드레인 셀렉트 트랜지스터들에 접속된 드레인 셀렉트 라인들 사이의 간격 및 소스 셀렉트 트랜지스터들에 접속된 소스 셀렉트 라인들 사이의 간격이 좁아짐에 따라, 드레인 셀렉트 라인들 사이의 공간과, 소스 셀렉트 라인들 사이의 공간에 콘택 플러그를 형성하기가 어려워지고 있다. 콘택 플러그들의 정렬 마진 확보를 위해 식각 정지막을 도입하는 기술이 제안되었다. 이러한 식각 정지막의 도입으로 인해 불휘발성 메모리 소자의 신뢰성을 저하시키는 다양한 문제점이 제기되고 있다.
In order to increase the degree of integration, the gate lines connected to the memory strings have narrowed in width and spacing. In particular, as the spacing between the drain select lines connected to the drain select transistors and the spacing between the source select lines connected to the source select transistors become smaller, the space between the drain select lines and between the source select lines It is becoming difficult to form a contact plug in the space of the. In order to secure alignment margins of contact plugs, a technique of introducing an etch stop layer has been proposed. Due to the introduction of the etch stop layer, various problems have been raised to reduce the reliability of the nonvolatile memory device.

본 발명의 실시 예는 게이트 라인들 사이의 공간에 형성된 식각 정지막 및 절연막을 포함하는 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 제조방법을 제공한다.
An embodiment of the present invention provides a method of manufacturing a nonvolatile memory device capable of improving the reliability of a nonvolatile memory device including an etch stop layer and an insulating layer formed in a space between gate lines.

본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 기판 상에 제1 게이트 라인들 및, 상기 제1 게이트 라인들보다 넓은 간격으로 이격된 제2 게이트 라인들을 형성하는 단계; 상기 제1 및 제2 게이트 라인들이 형성된 결과물 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 전면에 식각 정지막을 형성하는 단계; 상기 식각 정지막의 전면에 상기 제2 게이트 라인들 사이를 채우는 제2 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계; 및 상기 제1 절연막을 식각하는 단계에서 상기 제2 게이트 라인들 사이에 상기 제1 및 제2 절연막보다 돌출되게 잔류된 상기 식각 정지막을 선택적으로 식각하는 단계를 포함할 수 있다.A method of manufacturing a nonvolatile memory device according to an exemplary embodiment of the present invention may include forming first gate lines and second gate lines spaced at a wider interval than the first gate lines on a substrate; Forming a first insulating film on an entire surface of the resultant product on which the first and second gate lines are formed; Forming an etch stop layer on the entire surface of the first insulating layer; Forming a second insulating layer on the entire surface of the etch stop layer to fill the gaps between the second gate lines; Etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines; And selectively etching the etch stop layer that protrudes from the first and second insulating layers between the second gate lines in the etching of the first insulating layer.

본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 기판 상에 제1 게이트 라인들 및, 상기 제1 게이트 라인들보다 넓은 간격으로 이격된 제2 게이트 라인들을 형성하는 단계; 상기 제1 게이트 라인들 사이에 제1 에어-갭이 형성되도록 상기 제1 및 제2 게이트 라인들이 형성된 결과물 전면에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 전면에 식각 정지막을 형성하는 단계; 상기 식각 정지막의 전면에 상기 제2 게이트 라인들 사이를 채우는 제2 절연막을 형성하는 단계; 상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계; 상기 제1 절연막을 식각하는 단계에서 개구된 상기 제1 에어-갭 내에 제2 에어-갭이 형성되도록 상기 제1 에어-갭이 개구된 결과물 전면에 제3 절연막을 형성하는 단계; 상기 제2 게이트 라인들 사이의 상기 식각 정지막, 상기 제1 및 제2 절연막이 노출되도록 상기 제2 게이트 라인들 사이의 상기 제3 절연막을 식각하는 단계; 및 상기 식각 정지막과 상기 제2 게이트 라인들 사이의 공간을 갭-필 절연막으로 채우는 단계를 포함할 수 있다.
In another embodiment, a method of manufacturing a nonvolatile memory device may include forming first gate lines on a substrate and second gate lines spaced at a wider interval than the first gate lines; Forming a first insulating film on an entire surface of the resultant product in which the first and second gate lines are formed such that a first air gap is formed between the first gate lines; Forming an etch stop layer on the entire surface of the first insulating layer; Forming a second insulating layer on the entire surface of the etch stop layer to fill the gaps between the second gate lines; Etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines; Forming a third insulating film on the entire surface of the resultant opening of the first air-gap such that a second air-gap is formed in the first air-gap opened in the etching of the first insulating film; Etching the third insulating layer between the second gate lines to expose the etch stop layer and the first and second insulating layers between the second gate lines; And filling a space between the etch stop layer and the second gate lines with a gap-fill insulating layer.

본 기술은 게이트 라인과 식각 정지막 사이에 보이드가 형성되지 않도록 하여 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.
The present technology can improve the reliability of the nonvolatile memory device by preventing voids from being formed between the gate line and the etch stop layer.

도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a first embodiment of the present invention.
2A through 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a second embodiment of the present invention.
3 is a block diagram illustrating a memory system according to an embodiment of the present invention.
4 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a first embodiment of the present invention.

도 1a를 참조하면, 최상부층이 실리콘막(109)으로 이루어진 제1 및 제2 게이트 라인들(WL0~WLn, DSL, SSL)이 반도체 기판(101) 상에 형성된다. 제1 게이트 라인들(WL0~WLn)은 제1 간격으로 이격되어 형성되며, 제2 게이트 라인들(DSL 또는 SSL)은 제1 간격보다 넓은 제2 간격으로 이격되어 형성된다.Referring to FIG. 1A, first and second gate lines WL0 to WLn, DSL, and SSL formed of a top layer of a silicon film 109 are formed on a semiconductor substrate 101. The first gate lines WL0 to WLn may be spaced apart from each other at first intervals, and the second gate lines DSL or SSL may be spaced apart from each other at a second interval wider than the first interval.

NAND 플래시 메모리 소자의 경우, 제1 게이트 라인들(WL0~WLn)은 워드 라인들일 수 있으며, 제2 게이트 라인들(DSL 또는 SSL)은 드레인 셀렉트 라인들(DSL) 또는 소스 셀렉트 라인들(SSL)일 수 있다.In the case of a NAND flash memory device, the first gate lines WL0 to WLn may be word lines, and the second gate lines DSL or SSL may be drain select lines DSL or source select lines SSL. Can be.

제1 및 제2 게이트 라인들(WL0~WLn, DSL, SSL)을 형성하기 위해 다음의 공정들이 진행될 수 있다.The following processes may be performed to form the first and second gate lines WL0 to WLn, DSL, and SSL.

먼저, 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판(101) 상부에 게이트 적층구조를 형성한다. 게이트 적층구조는 순차로 적층된 터널 절연막(103), 제1 실리콘막(105), 유전체막(107), 및 제2 실리콘막(109)을 포함한다. First, a gate stacked structure is formed on the semiconductor substrate 101 including the device isolation region and the active region. The gate stack structure includes a tunnel insulating film 103, a first silicon film 105, a dielectric film 107, and a second silicon film 109 sequentially stacked.

상술한 게이트 적층 구조를 형성하기 위해 먼저, 반도체 기판(101)의 전면 상에 터널 절연막(103) 및 제1 실리콘막(105)을 형성한다. 터널 절연막(103)은 실리콘 산화막으로 형성될 수 있으며, 제1 실리콘막(105)은 언도프트 폴리 실리콘막 또는 도프트 폴리 실리콘막의 단일막으로 형성하거나, 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막을 적층하여 형성할 수 있다. 도프트 폴리 실리콘층에는 3가 불순물이나 5가 불순물이 첨가될 수 있다. 이어서, 소자 분리 영역을 정의하는 소자 분리 마스크(미도시)를 식각 베리어로 제1 실리콘막(105)을 식각한다. 이로써, 제1 실리콘막(105)이 평행한 다수의 실리콘 라인들로 패터닝된다. 계속해서, 터널 절연막(103) 및 반도체 기판(101)을 식각하여 평행한 라인 형태의 트렌치들(미도시)을 소자 분리 영역에 형성한다. 이 후, 트렌치들이 채워지도록 절연막(미도시)이 형성되고, 절연막이 트렌치들 내부 및 트렌치들 상에만 잔류되도록 소자 분리 마스크 상부의 절연막이 제거된다. 이로써, 소자 분리막(미도시)이 형성된다.In order to form the gate stack structure described above, first, the tunnel insulating film 103 and the first silicon film 105 are formed on the entire surface of the semiconductor substrate 101. The tunnel insulating film 103 may be formed of a silicon oxide film, and the first silicon film 105 may be formed of a single film of an undoped polysilicon film or a doped polysilicon film, or may be formed of an undoped polysilicon film and a doped polysilicon film. It can be formed by laminating. Trivalent impurities or pentavalent impurities may be added to the doped polysilicon layer. Subsequently, the first silicon film 105 is etched using the device isolation mask (not shown) defining the device isolation region as an etching barrier. As a result, the first silicon film 105 is patterned into a plurality of parallel silicon lines. Subsequently, the tunnel insulating layer 103 and the semiconductor substrate 101 are etched to form trenches (not shown) in parallel line shapes in the device isolation region. Thereafter, an insulating film (not shown) is formed to fill the trenches, and the insulating film on the device isolation mask is removed so that the insulating film remains only inside the trenches and on the trenches. As a result, an isolation layer (not shown) is formed.

소자 분리 마스크 제거 후, 소자 분리막 및 실리콘 라인들로 패터닝된 제1 실리콘막(105)이 형성된 결과물 전면에 유전체막(107)이 형성된다. 유전체막(107)은 산화막/질화막/산화막의 적층 구조로 형성되며, 산화막이나 질화막이 이들보다 높은 유전상수값을 갖는 절연막으로 대체될 수 있다. 드레인 셀렉트 라인 및 소스 셀렉트 라인(DSL, SSL)이 형성될 영역에서 유전체막(107)의 일부가 식각된다. 이로 인해, 드레인 셀렉트 라인 및 소스 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘막(105)의 일부가 노출된다.After removing the device isolation mask, the dielectric film 107 is formed on the entire surface of the resultant device formed with the device isolation film and the first silicon film 105 patterned with silicon lines. The dielectric film 107 is formed in a stacked structure of an oxide film / nitride film / oxide film, and an oxide film or a nitride film can be replaced with an insulating film having a higher dielectric constant than these. A portion of the dielectric film 107 is etched in the region where the drain select line and the source select line DSL and SSL are to be formed. As a result, a part of the first silicon film 105 is exposed in the region where the drain select line and the source select lines DSL and SSL are to be formed.

유전체막(107) 상부에 제2 실리콘막(109)을 형성한다. 제2 실리콘막(109)은 언도프트 폴리 실리콘막 또는 도프트 폴리 실리콘막의 단일막으로 형성하거나, 언도프트 폴리 실리콘막 및 도프트 폴리 실리콘막을 적층하여 형성할 수 있다. 도프트 폴리 실리콘층에는 3가 불순물이나 5가 불순물이 첨가될 수 있다. 이로써 게이트 적층구조가 형성된다. 한편, 유전체막(107)의 일부가 식각된 상태에서 제2 실리콘막(109)이 형성되기 때문에, 드레인 셀렉트 라인 및 소스 셀렉트 라인들(DSL, SSL)이 형성될 영역에서 제1 실리콘막(105)과 제2 실리콘막(109)은 유전체막(107)의 식각된 부분을 통해서 서로 연결된다.A second silicon film 109 is formed over the dielectric film 107. The second silicon film 109 may be formed of a single film of an undoped polysilicon film or a doped polysilicon film, or may be formed by stacking an undoped polysilicon film and a doped polysilicon film. Trivalent impurities or pentavalent impurities may be added to the doped polysilicon layer. As a result, a gate stacked structure is formed. On the other hand, since the second silicon film 109 is formed with a portion of the dielectric film 107 etched, the first silicon film 105 in the region where the drain select line and the source select lines DSL and SSL are to be formed. ) And the second silicon film 109 are connected to each other through an etched portion of the dielectric film 107.

상술한 게이트 적층구조 상부에 제1 및 제2 게이트 라인들(WL0~WLn, DSL, SSL)이 형성될 영역을 정의하는 게이트 마스크(111)를 형성한다. 게이트 마스크(111)는 실리콘 라인들과 교차하는 방향으로 패터닝된 것일 수 있다. 이어서 게이트 마스크(111)를 식각 베리어로 제2 실리콘막(109)을 식각하여 다수의 컨트롤 게이트들을 형성한다. 계속해서, 게이트 마스크(111)를 식각 베리어로 유전체막(107) 및 제1 실리콘막(105)을 식각하여 컨트롤 게이트와 활성 영역의 교차부에 플로팅 게이트를 형성한다.A gate mask 111 defining a region in which the first and second gate lines WL0 to WLn, DSL, and SSL are to be formed is formed on the gate stacked structure. The gate mask 111 may be patterned in a direction crossing the silicon lines. Subsequently, the second silicon layer 109 is etched using the gate mask 111 as an etch barrier to form a plurality of control gates. Subsequently, the dielectric film 107 and the first silicon film 105 are etched using the gate mask 111 as an etch barrier to form a floating gate at the intersection of the control gate and the active region.

제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(101)에는 불순물 주입 공정에 의해 접합 영역(113)이 형성된다.The junction region 113 is formed in the semiconductor substrate 101 between the first and second gate lines SSL, WL0 to WLn, and DSL by an impurity implantation process.

도 1b를 참조하면, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된 결과물의 전면 상에 제1 절연막(115)을 형성한 후, 전면 식각(blanket etch) 공정으로 제1 절연막(115)을 식각하여 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역(113)을 노출시킨다.Referring to FIG. 1B, the first insulating layer 115 is formed on the entire surface of the resultant product on which the first and second gate lines SSL, WL0 to WLn, and DSL are formed. The first insulating layer 115 is etched to expose the junction region 113 between the second gate lines DSL and SSL.

제1 절연막(115)을 형성하는 과정에서 제1 및 제2 게이트 라인들(DSL, SSL, WL0~WLn)의 상부 모서리에 오버행(overhang)이 형성된다. 이 때, 상대적으로 좁은 간격으로 형성된 제1 게이트 라인들(WL0 또는 WLn) 사이는 제1 절연막(115)으로 완전히 채워지지 않고 제1 에어-갭(117)이 형성된다. 제2 게이트 라인들(DSL, SSL)은 상대적으로 넓은 간격으로 형성되기 때문에 제2 게이트 라인들(DSL, SSL)이 형성된 영역에서 제1 절연막(115)은 제2 게이트 라인들(DSL, SSL)에 의한 단차를 따라 형성되어 제2 게이트 라인들(DSL, SSL) 사이의 공간 중앙부가 개구된다. 제1 절연막(115)은 산화막으로 형성될 수 있다. 예를 들어, 제1 절연막(115)은 제1 에어-갭(117)이 형성될 수 있도록 DS-HTO(DiSilane - High Temperature Oxide), 또는 PE-CVD(Plasma Enhanced Chemical Vapor deposition)법을 이용하여 형성된 USG(Undoped Silicate Glass) 산화막으로 형성될 수 있다.In the process of forming the first insulating layer 115, an overhang is formed at upper corners of the first and second gate lines DSL, SSL, and WL0 to WLn. In this case, the first air gap 117 is formed between the first gate lines WL0 or WLn formed at relatively narrow intervals without being completely filled with the first insulating layer 115. Since the second gate lines DSL and SSL are formed at relatively wide intervals, in the region where the second gate lines DSL and SSL are formed, the first insulating layer 115 may have the second gate lines DSL and SSL. The central portion of the space between the second gate lines DSL and SSL is formed along the step difference due to the gap. The first insulating film 115 may be formed of an oxide film. For example, the first insulating layer 115 may be formed using a DiSilane-High Temperature Oxide (DS-HTO) or Plasma Enhanced Chemical Vapor Deposition (PE-CVD) method to form the first air gap 117. It may be formed of a USG (Undoped Silicate Glass) oxide film formed.

제1 절연막(115)의 전면 식각 공정은 제1 절연막(115)이 제2 게이트 라인들(DSL, SSL) 측벽 상에 잔류될 수 있도록 실시되며, 제1 에어-갭(117)이 개구되지 않도록 실시될 수 있다. 제1 절연막(115)의 식각 공정 후, 잔류된 제1 절연막(115)을 불순물 주입 베리어로 하여 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역(113) 내에 접합 영역(113)보다 높은 농도의 불순물을 더 주입할 수 있다. 이로써, 서로 이웃한 제2 게이트 라인들(DSL, SSL)의 측벽 상에 잔류된 제1 절연막 (115) 하부의 접합 영역(113)이 제1 절연막(115)에 의해 차단되지 않은 접합 영역(113)에 비해 낮은 농도를 가진다. 이에 따라, 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역이 LDD(lightly doped drain) 구조로 형성된다.The entire surface etching process of the first insulating layer 115 may be performed so that the first insulating layer 115 may remain on the sidewalls of the second gate lines DSL and SSL, so that the first air-gap 117 may not be opened. Can be implemented. After the etching process of the first insulating film 115, the remaining first insulating film 115 is used as an impurity implantation barrier and is higher than the junction region 113 in the junction region 113 between the second gate lines DSL and SSL. More impurity of concentration can be injected. As a result, the junction region 113 under the first insulating layer 115 remaining on the sidewalls of the second gate lines DSL and SSL that are adjacent to each other is not blocked by the first insulating layer 115. Have a lower concentration than). Accordingly, the junction region between the second gate lines DSL and SSL is formed in a lightly doped drain (LDD) structure.

이어서, 제1 절연막(115)의 전면 상에 제1 식각 정지막(119)을 형성한다. 이 후, 제1 식각 정지막(119)의 전면 상에 제2 게이트 라인들(DSL, SSL) 사이의 공간을 채울 만큼 충분한 두께의 제2 절연막(121)을 형성한다.Subsequently, a first etch stop layer 119 is formed on the entire surface of the first insulating layer 115. Thereafter, the second insulating layer 121 having a thickness sufficient to fill the space between the second gate lines DSL and SSL is formed on the entire surface of the first etch stop layer 119.

상기에서, 제1 식각 정지막(119)은 제1 및 제2 절연막(115, 121)에 대한 식각 선택비를 가진 물질로 형성한다. 예를 들어, 제1 식각 정지막(119)은 질화막으로 형성될 수 있다. 제2 절연막(121)은 산화막으로 형성될 수 있다.In the above, the first etch stop layer 119 is formed of a material having an etch selectivity with respect to the first and second insulating layers 115 and 121. For example, the first etch stop layer 119 may be formed of a nitride layer. The second insulating layer 121 may be formed of an oxide film.

도 1c를 참조하면, 제1 식각 정지막(119)이 노출되도록 제2 절연막(121)을 식각한다. 제2 절연막(121)은 화학 기계적 연마(chemical mechanical polishing: CMP) 방식으로 식각될 수 있다. 제2 절연막(121)의 식각 공정은 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)과, 제1 에어-갭(117)에 손상을 주지 않을 정도로 제1 식각 정지막(119) 상에서 정지된다.Referring to FIG. 1C, the second insulating layer 121 is etched to expose the first etch stop layer 119. The second insulating layer 121 may be etched by chemical mechanical polishing (CMP). The etching process of the second insulating layer 121 is performed such that the first etch stop layer 119 is not damaged to the first and second gate lines SSL, WL0 to WLn, and DSL and the first air-gap 117. ) Is stopped.

제2 절연막(121)의 식각 공정 후, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 상면 전체가 노출될 수 있도록 제2 절연막(121), 제1 식각 정지막(119), 제1 절연막(115), 및 게이트 마스크(111)를 식각한다. 이 때, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 측면 일부가 노출될 수 있으나, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 측면은 타겟으로 하는 두께보다 얇게 개구된다. 이는 제1 에어-갭(117) 저면에 형성된 제1 절연막(115)이 제거되어 반도체 기판(101)이 손상되는 것을 방지하기 위한 것이다.After the etching process of the second insulating layer 121, the second insulating layer 121 and the first etching stop layer 119 so that the entire upper surface of the first and second gate lines SSL, WL0 to WLn, and DSL are exposed. ), The first insulating film 115, and the gate mask 111 are etched. In this case, a part of side surfaces of the first and second gate lines SSL, WL0 to WLn, and DSL may be exposed, but the side surfaces of the first and second gate lines SSL, WL0 to WLn and DSL may be a target. The opening is made thinner than the thickness. This is to prevent the semiconductor substrate 101 from being damaged by removing the first insulating layer 115 formed on the bottom surface of the first air-gap 117.

이어서, 산화막인 제1 및 제2 절연막(115, 121)과 반응하여 승화가 가능한 반응 생성물을 생성하는 식각제로 제1 및 제2 절연막(115, 121)의 일부를 제거하여 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 측면을 타겟으로 하는 두께만큼 개구시킨다. 이러한 제1 및 제2 절연막(115, 121)의 식각 공정을 통해, 제1 및 제2 절연막(115, 121)의 식각 정도를 조절하여 제1 및 제2 절연막(115, 121)의 과도 식각을 방지할 수 있다. 이에 따라, 제1 절연막(115)을 식각하는 과정에서 제1 에어-갭(117)이 개구되더라도, 제1 에어-갭(117) 저면에 형성된 제1 절연막(115)이 제거되어 반도체 기판(101)이 손상되는 것을 방지할 수 있다. 제2 게이트 라인들(DSL, SSL) 사이의 공간에 형성된 제1 식각 정지막(119)은 제1 및 제2 절연막(115, 121)의 식각 공정에서 제1 및 제2 절연막(115, 121)보다 돌출되게 잔류한다. 이에 따라, 잔류된 제1 식각 정지막(119)과 제2 게이트 라인들(DSL, SSL) 각각의 측벽 사이에 좁은 틈(X)이 형성될 수 있다.Subsequently, a portion of the first and second insulating layers 115 and 121 is removed using an etchant that reacts with the first and second insulating layers 115 and 121, which are oxide films, to produce a reaction product that is sublimable. The sides of the lines SSL, WL0 to WLn, and DSL are opened by a target thickness. Through the etching process of the first and second insulating layers 115 and 121, the excessive etching of the first and second insulating layers 115 and 121 is controlled by adjusting the etching degree of the first and second insulating layers 115 and 121. It can prevent. Accordingly, even when the first air gap 117 is opened in the process of etching the first insulating film 115, the first insulating film 115 formed on the bottom surface of the first air gap 117 is removed to thereby remove the semiconductor substrate 101. ) Can be prevented from being damaged. The first etch stop layer 119 formed in the space between the second gate lines DSL and SSL is formed in the first and second insulating layers 115 and 121 in the etching process of the first and second insulating layers 115 and 121. Remains more protruding. Accordingly, a narrow gap X may be formed between the remaining first etch stop layer 119 and sidewalls of each of the second gate lines DSL and SSL.

도 1d를 참조하면, 실리사이드 공정을 실시하여 제2 실리콘막(109)의 노출된 부분을 금속 실리사이드막(129)으로 형성한다. 구체적으로 예를 들어 설명하면, 제2 실리콘막(109)의 노출된 부분이 감싸지도록 제2 실리콘막(109)의 상면 및 측면 일부가 노출된 결과물 전면 상에 금속막(미도시)을 형성한다. 예를 들어, 금속막은 코발트, 텅스텐 또는 니켈로 형성될 수 있다. 이어서, 제1 열처리 공정을 실시하면, 금속막과 접촉하는 제2 실리콘막(109)의 실리콘과 금속막의 금속이 반응하여 금속 실리사이드막(129)이 형성된다. 금속막이 텅스텐으로 형성된 경우 텅스텐 실리사이드막이 형성되고, 금속막이 코발트로 형성된 경우 코발트 실리사이드막이 형성되고, 금속막이 니켈인 경우 니켈 실리사이드막이 형성된다. 계속해서, 제2 실리콘막(109)과 반응하지 않고 잔류하는 금속막을 제거한다.Referring to FIG. 1D, an exposed portion of the second silicon film 109 is formed of the metal silicide film 129 by performing a silicide process. Specifically, for example, a metal film (not shown) is formed on the entire surface of the resultant portion of the upper surface and the side surface of the second silicon film 109 so that the exposed portion of the second silicon film 109 is wrapped. . For example, the metal film may be formed of cobalt, tungsten or nickel. Subsequently, when the first heat treatment step is performed, the metal of the second silicon film 109 in contact with the metal film and the metal of the metal film react to form the metal silicide film 129. A tungsten silicide film is formed when the metal film is formed of tungsten, a cobalt silicide film is formed when the metal film is formed of cobalt, and a nickel silicide film is formed when the metal film is nickel. Subsequently, the metal film remaining without reacting with the second silicon film 109 is removed.

실리사이드 공정은 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 제2 실리콘막(109) 일부만이 노출된 상태에서 실시되기 때문에 금속 실리사이드막(129)은 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 상부에 자동 정렬되어 형성된다.Since the silicide process is performed in a state where only a part of the second silicon film 109 of the first and second gate lines SSL, WL0 to WLn, and DSL is exposed, the metal silicide film 129 may be formed of the first and second gates. It is formed to be automatically aligned on top of the lines (SSL, WL0 ~ WLn, DSL).

본 발명의 제1 실시 예에 따른 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)은 그 폭이 좁게 형성되더라도 저항이 낮은 금속 실리사이드막(129)을 포함하므로 그 저항이 낮게 형성될 수 있다.The first and second gate lines SSL, WL0 to WLn, and DSL according to the first embodiment of the present invention have a low resistance because they include a metal silicide layer 129 having a low resistance even when the width is narrow. Can be.

도 1e를 참조하면, 금속 실리사이드막(129)이 형성된 결과물 상에 제2 게이트 라인들(DSL, SSL) 사이의 공간을 개구시키며, 제2 게이트 라인들(DSL, SSL) 중 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 공간을 차단하는 셀/페리 마스크(131)를 형성한다. 셀/페리 마스크(131)는 도면에 도시하지 않은 주변 영역에도 형성될 수 있다.Referring to FIG. 1E, a space between the second gate lines DSL and SSL is opened on a resultant product on which the metal silicide layer 129 is formed, and the drain select line DSL among the second gate lines DSL and SSL is opened. ) And a cell / ferry mask 131 blocking a space between the source select line SSL and the source select line SSL. The cell / ferry mask 131 may also be formed in the peripheral area not shown in the drawing.

이전 공정에서 제1 및 제2 절연막(115, 121)보다 돌출되게 잔류된 제1 식각 정지막(119)을 상술한 셀/페리 마스크(131)를 식각 베리어로 선택적으로 식각한다. 이에 따라, 이전 공정에서 발생한 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(119) 사이의 좁은 틈(X)이 제거된다. 제1 식각 정지막(119)을 선택적으로 식각하는 공정은 제1 및 제2 절연막(115, 121)에 대한 식각 선택비를 가진 식각제를 이용하여 실시된다. 예를 들어, 제1 식각 정지막(119)을 선택적으로 식각하는 공정은 제1 및 제2 절연막(115, 121)에 비해 질화막을 더 빠르게 식각하는 인산을 이용하여 실시될 수 있다.In the previous process, the cell / ferry mask 131 described above is selectively etched as an etch barrier for the first etch stop layer 119 remaining to protrude from the first and second insulating layers 115 and 121. Accordingly, the narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 119 generated in the previous process is removed. The process of selectively etching the first etch stop layer 119 is performed using an etchant having an etch selectivity with respect to the first and second insulating layers 115 and 121. For example, the process of selectively etching the first etch stop layer 119 may be performed using phosphoric acid, which etches the nitride layer faster than the first and second insulating layers 115 and 121.

도 1f를 참조하면, 셀/페리 마스크(131)를 제거하여 제1 에어-갭(117) 및 금속 실리사이드막(129)을 개구시킨다. 이 후, 제1 에어-갭(117) 및 금속 실리사이드막(129)이 개구되고, 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(119) 사이의 좁은 틈(X)이 제거된 결과물 상에 제3 절연막(133)을 형성한다. 제3 절연막(133)은 스텝 커버리지 특성이 나쁜 산화막을 이용하여 형성할 수 있다. 이에 따라, 제3 절연막(133)을 형성하는 동안 오버행이 형성되어 제1 에어-갭(117)내에 제2 에어-갭(135)이 형성될 수 있다. 예를 들어, 제3 절연막(133)은 제2 에어-갭(135)이 형성될 수 있도록 DS-HTO(DiSilane - High Temperature Oxide), 또는 PE-CVD(Plasma Enhanced Chemical Vapor deposition)법을 이용하여 형성된 USG(Undoped Silicate Glass) 산화막으로 형성될 수 있다.Referring to FIG. 1F, the cell / ferry mask 131 is removed to open the first air-gap 117 and the metal silicide layer 129. Afterwards, the first air-gap 117 and the metal silicide layer 129 are opened, and a narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 119 is formed. ), A third insulating film 133 is formed on the resulting product. The third insulating film 133 can be formed using an oxide film having poor step coverage characteristics. Accordingly, an overhang may be formed while the third insulating layer 133 is formed to form a second air-gap 135 in the first air-gap 117. For example, the third insulating layer 133 may be formed using DiSilane-High Temperature Oxide (DS-HTO) or Plasma Enhanced Chemical Vapor Deposition (PE-CVD) to form the second air-gap 135. It may be formed of a USG (Undoped Silicate Glass) oxide film formed.

본 발명의 제1 실시 예에서와 다르게 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(119) 사이의 좁은 틈(X)이 잔류하는 상태에서 스텝 커버리지 특성이 나쁜 제3 절연막(133)을 형성하는 경우, 좁은 틈(X) 내 보이드가 형성될 수 있다. 이러한 보이드는 후속 콘택 플러그(141) 형성 과정에서 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 연장 방향을 따라 이웃하게 배열된 콘택 플러그들(141) 간 브릿지(bridge)를 유발하여 불휘발성 메모리 소자의 신뢰성을 저하시킬 수 있다. 또한, 보이드는 후속 콘택 플러그(141) 형성 과정에서 제2 게이트 라인들(SSL, WL0~WLn, DSL)과 콘택 플러그(141)간 브릿지를 유발하여 불휘발성 메모리 소자의 신뢰성을 저하시킬 수 있다. 본 발명의 제1 실시 예에서는 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(119) 사이의 좁은 틈(X)을 제거한 후 스텝 커버리지 특성이 나쁜 제3 절연막(133)을 형성하므로 보이드 형성을 방지할 수 있다. 그리고, 본 발명의 제1 실시 예에서는 스텝 커버리지 특성이 나쁜 제3 절연막(133)을 형성하면서 보이드가 형성되는 것을 방지함과 동시에 제1 게이트 라인들(WL0~WLn) 사이에 제2 에어-갭(135)을 형성할 수 있다. 본 발명의 제1 실시 예에 따른 제2 에어-갭(135)은 제1 게이트 라인들(WL0~WLn)간 캐패시턴스를 줄여 제1 게이트 라인들(WL0~WLn)간 간섭 현상을 줄일 수 있다.Unlike the first embodiment of the present invention, the step coverage characteristic is poor in a state where a narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 119 remains. When the third insulating layer 133 is formed, voids in a narrow gap X may be formed. The voids may form bridges between the contact plugs 141 adjacent to each other along the extension direction of the first and second gate lines SSL, WL0 to WLn, and DSL during the subsequent formation of the contact plug 141. It may cause the deterioration of the reliability of the nonvolatile memory device. In addition, the voids may cause a bridge between the second gate lines SSL, WL0 to WLn, and DSL and the contact plug 141 to form a subsequent contact plug 141, thereby reducing the reliability of the nonvolatile memory device. According to the first embodiment of the present invention, the third insulating layer 133 having poor step coverage characteristics after removing the narrow gap X between the sidewalls of each of the second gate lines DSL and SSL and the first etch stop layer 119 is removed. ) So that void formation can be prevented. In the first embodiment of the present invention, the second air gap is formed between the first gate lines WL0 to WLn while preventing voids from being formed while forming the third insulating layer 133 having poor step coverage characteristics. 135 can be formed. The second air-gap 135 according to the first embodiment of the present invention may reduce the capacitance between the first gate lines WL0 to WLn to reduce the interference between the first gate lines WL0 to WLn.

이어서, 제3 절연막(133)의 전면 상에 제2 식각 정지막(137) 및 제4 절연막(139)을 순차적으로 적층한다. 이 후, 서로 이웃한 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역(113)이 노출되도록 제4 절연막(139), 제2 식각 정지막(137), 제3 절연막(133), 제2 절연막(121), 및 제1 식각 정지막(119)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내부를 도전성 물질로 채워서 콘택 플러그(141)를 형성한다.
Subsequently, the second etch stop layer 137 and the fourth insulating layer 139 are sequentially stacked on the entire surface of the third insulating layer 133. Thereafter, the fourth insulating layer 139, the second etch stop layer 137, the third insulating layer 133, and the first insulating layer 113 may be exposed to expose the junction regions 113 between the second gate lines DSL and SSL adjacent to each other. The insulating layer 121 and the first etch stop layer 119 are etched to form contact holes. Next, the contact plug 141 is formed by filling the contact hole with a conductive material.

도 2a 내지 도 2d는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a second embodiment of the present invention.

도 2a를 참조하면, 도 1a에서 상술한 바와 동일하게 반도체 기판(201) 상에 터널 절연막(203), 제1 실리콘막(205), 유전체막(207), 및 제2 실리콘막(209)을 포함하여 최상층이 제2 실리콘막(209)으로 형성된 제1 및 제2 게이트 라인들(WL0~WLn, DSL, SSL)을 형성한다. 이 후, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(201) 표면에 불순물을 주입하여 접합 영역(213)을 형성한다.Referring to FIG. 2A, the tunnel insulating film 203, the first silicon film 205, the dielectric film 207, and the second silicon film 209 are formed on the semiconductor substrate 201 as described above with reference to FIG. 1A. Including first and second gate lines WL0 to WLn, DSL, and SSL formed on the uppermost layer of the second silicon layer 209. Thereafter, an impurity is implanted into the surface of the semiconductor substrate 201 between the first and second gate lines SSL, WL0 to WLn, and DSL to form a junction region 213.

이어서, 도 1b에서 상술한 바와 동일하게 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)이 형성된 결과물 상에 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역(213)을 노출시키며, 제1 게이트 라인들(WL0 또는 WLn) 사이에 제1 에어-갭(217)을 형성하는 제1 절연막(215)을 형성한다. 이 후, 도 1b에서 상술한 바와 동일하게 제1 절연막(215)의 전면 상에 제1 식각 정지막(219) 및 제2 절연막(221)을 형성한다.Subsequently, as shown in FIG. 1B, the junction region 213 between the second gate lines DSL and SSL is formed on the resultant product in which the first and second gate lines SSL, WL0 to WLn, and DSL are formed. The first insulating layer 215 may be exposed to form a first air gap 217 between the first gate lines WL0 or WLn. Thereafter, the first etch stop layer 219 and the second insulating layer 221 are formed on the entire surface of the first insulating layer 215 as described above with reference to FIG. 1B.

그리고 나서, 도 1c에서 상술한 바와 동일한 제1 식각 정지막(219)과 제1 및 제2 절연막(215, 221)의 식각 공정들을 실시하여 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 상면 전면과, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 측면을 타겟으로 하는 두께만큼 개구시킨다. 상술한 제1 및 제2 절연막(215, 221)의 식각 공정에서 제2 게이트 라인들(DSL, SSL) 사이의 공간에 형성된 제1 식각 정지막(219)은 제1 및 제2 절연막(215, 221)의 식각 공정에서 제1 및 제2 절연막(215, 221)보다 돌출되게 잔류할 수 있다. 이에 따라, 잔류된 제1 식각 정지막(219)과 제2 게이트 라인들(DSL, SSL) 각각의 측벽 사이에 좁은 틈(X)이 형성될 수 있다. 그리고 제1 절연막(215)을 식각하는 공정에서 제1 에어-갭(217)이 개구될 수 있다.Subsequently, etching processes of the first etch stop layer 219 and the first and second insulating layers 215 and 221 which are the same as those described above with reference to FIG. 1C are performed to perform the first and second gate lines SSL, WL0 to WLn. The upper surface of the top surface of the DSL and the side surfaces of the first and second gate lines SSL, WL0 to WLn, and DSL are opened to a thickness corresponding to the target. In the above-described etching process of the first and second insulating layers 215 and 221, the first etch stop layer 219 formed in the space between the second gate lines DSL and SSL may be formed of the first and second insulating layers 215 and 215. In the etching process of 221, the first and second insulating layers 215 and 221 may remain to protrude. Accordingly, a narrow gap X may be formed between the remaining first etch stop layer 219 and the sidewalls of each of the second gate lines DSL and SSL. The first air gap 217 may be opened in the process of etching the first insulating layer 215.

이 후, 제1 및 제2 게이트 라인들(SSL, WL0~WLn, DSL)의 저항을 낮추기 위해 도 1d에서 상술한 바와 동일한 실리사이드 공정으로 제2 실리콘막(209)의 노출된 부분을 금속 실리사이드막(229)으로 형성한다.Subsequently, in order to lower the resistance of the first and second gate lines SSL, WL0 to WLn, and DSL, the exposed portion of the second silicon layer 209 may be formed using the same silicide process as described above with reference to FIG. 1D. (229).

도 2b를 참조하면, 제1 에어-갭(217)이 개구되고, 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이에 좁은 틈(X)이 형성된 결과물 상에 제3 절연막(233)을 형성한다. 제3 절연막(233)은 스텝 커버리지 특성이 나쁜 산화막을 이용하여 형성할 수 있다. 이에 따라, 제3 절연막(233)을 형성하는 동안 오버행이 형성되어 제1 에어-갭(217)내에 제2 에어-갭(235)이 형성될 수 있다. 예를 들어, 제3 절연막(233)은 제2 에어-갭(235)이 형성될 수 있도록 DS-HTO(DiSilane - High Temperature Oxide), 또는 PE-CVD(Plasma Enhanced Chemical Vapor deposition)법을 이용하여 형성된 USG(Undoped Silicate Glass) 산화막으로 형성될 수 있다. 제2 에어-갭(235)은 제1 게이트 라인들(WL0~WLn)간 캐패시턴스를 줄여 제1 게이트 라인들(WL0~WLn) 간 간섭 현상을 줄일 수 있다.Referring to FIG. 2B, a result of opening of the first air-gap 217 and forming a narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 219. A third insulating film 233 is formed on it. The third insulating film 233 can be formed using an oxide film having poor step coverage characteristics. Accordingly, an overhang may be formed while the third insulating layer 233 is formed to form a second air-gap 235 in the first air-gap 217. For example, the third insulating layer 233 may be formed using DiSilane-High Temperature Oxide (DS-HTO) or Plasma Enhanced Chemical Vapor Deposition (PE-CVD) to form the second air-gap 235. It may be formed of a USG (Undoped Silicate Glass) oxide film formed. The second air-gap 235 may reduce the capacitance between the first gate lines WL0 to WLn to reduce the interference between the first gate lines WL0 to WLn.

본 발명의 제2 실시 예에서는 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이의 좁은 틈(X)이 잔류하는 상태에서 스텝 커버리지 특성이 나쁜 제3 절연막(233)을 형성하므로 좁은 틈(X) 내 보이드(235a)가 형성될 수 있다.In the second embodiment of the present invention, a third insulating layer having poor step coverage characteristics in a state where a narrow gap X between the sidewalls of each of the second gate lines DSL and SSL and the first etch stop layer 219 remains. Since the 233 is formed, the void 235a in the narrow gap X may be formed.

이어서, 제2 게이트 라인들(DSL, SSL) 사이의 공간을 개구시키며, 제2 게이트 라인들(DSL, SSL) 중 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 공간을 차단하는 셀/페리 마스크(251)를 제3 절연막(233) 상부에 형성한다. 셀/페리 마스크(233)는 도면에 도시하지 않은 주변 영역에도 형성될 수 있다.Subsequently, the cell opens the space between the second gate lines DSL and SSL and blocks the space between the drain select line DSL and the source select line SSL among the second gate lines DSL and SSL. The ferry mask 251 is formed on the third insulating film 233. The cell / ferry mask 233 may also be formed in the peripheral area not shown in the drawing.

도 2c를 참조하면, 제2 게이트 라인들(DSL, SSL) 사이의 제1 식각 정지막(219), 제1 및 제2 절연막(215, 221)이 노출되도록 상술한 셀/페리 마스크(251)를 식각 베리어로 제3 절연막(233)을 선택적으로 식각한다. 이에 따라, 이전 공정에서 발생한 보이드(235a)가 제거되고 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이의 좁은 틈(X)이 개구된다. 이 후, 셀/페리 마스크(251)를 제거한다.Referring to FIG. 2C, the cell / ferry mask 251 described above to expose the first etch stop layer 219 and the first and second insulating layers 215 and 221 between the second gate lines DSL and SSL. Selectively etches the third insulating layer 233 as an etching barrier. Accordingly, the void 235a generated in the previous process is removed and a narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 219 is opened. Thereafter, the cell / ferry mask 251 is removed.

이어서, 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이의 좁은 틈(X)이 매립될 수 있도록 좁은 틈(X)이 개구된 결과물 상에 갭-필 특성이 좋은 갭-필 절연막(253)을 형성한다. 예를 들어, 갭-필 절연막(253)은 HTO(High Temperature Oxide), 또는 PSZ(Poly Silazane) 산화막으로 형성할 수 있다.Subsequently, a gap-fill is formed on the resultant opening of the narrow gap X so that the narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 219 can be filled. A gap-fill insulating film 253 having good characteristics is formed. For example, the gap-fill insulating film 253 may be formed of a high temperature oxide (HTO) or polysilazane (PSZ) oxide film.

상술한 바와 같이 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이의 좁은 틈(X)이 매립될 수 있도록 갭-필 특성이 좋은 갭-필 절연막(253)을 형성함으로써 제2 게이트 라인들(DSL, SSL) 각각의 측벽과 제1 식각 정지막(219) 사이의 공간에 보이드가 형성되는 것을 방지할 수 있다.As described above, the gap-fill insulating layer 253 having good gap-fill characteristics may be filled so that the narrow gap X between the sidewall of each of the second gate lines DSL and SSL and the first etch stop layer 219 may be filled. ) May prevent voids from being formed in the space between the sidewalls of each of the second gate lines DSL and SSL and the first etch stop layer 219.

도 2d를 참조하면 갭-필 절연막(253)의 전면 상에 제2 식각 정지막(255) 및 제4 절연막(257)을 순차적으로 적층한다. 이 후, 서로 이웃한 제2 게이트 라인들(DSL, SSL) 사이의 접합 영역(213)이 노출되도록 제4 절연막(257), 제2 식각 정지막(255), 갭-필 절연막(253), 제3 절연막(233), 제2 절연막(221), 및 제1 식각 정지막(219)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내부를 도전성 물질로 채워서 콘택 플러그(261)를 형성한다.Referring to FIG. 2D, the second etch stop layer 255 and the fourth insulating layer 257 are sequentially stacked on the entire surface of the gap-fill insulating layer 253. Thereafter, the fourth insulating layer 257, the second etch stop layer 255, the gap-fill insulating layer 253, and the junction region 213 between the adjacent second gate lines DSL and SSL are exposed. The third insulating layer 233, the second insulating layer 221, and the first etching stop layer 219 are etched to form contact holes. Subsequently, the contact plug 261 is formed by filling the contact hole with a conductive material.

상술한 바와 같이 본 발명의 실시 예들에서는 게이트 라인과 식각 정지막 사이에 보이드가 형성되지 않도록 하여 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.As described above, in the embodiments of the present invention, the voids are not formed between the gate line and the etch stop layer, thereby improving reliability of the nonvolatile memory device.

도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.3 is a block diagram illustrating a memory system according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다. Referring to FIG. 3, a memory system 1100 according to an embodiment of the present invention includes a nonvolatile memory device 1120 and a memory controller 1110.

불휘발성 메모리 소자(1120)는 도 1a 내지 도 2d에서 상술한 실시예들을 참조하여 설명한 불휘발성 메모리 소자를 포함한다. 또한, 불휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.The nonvolatile memory device 1120 includes the nonvolatile memory device described with reference to the embodiments described above with reference to FIGS. 1A through 2D. In addition, the non-volatile memory element 1120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.The memory controller 1110 is configured to control the nonvolatile memory device 1120 and may include an SRAM 1111, a CPU 1112, a host interface 1113, an ECC 1114, and a memory interface 1115. . The SRAM 1111 is used as an operation memory of the CPU 1112 and the CPU 1112 performs all control operations for data exchange of the memory controller 1110 and the host interface 1113 is connected to the memory system 1100 And a host computer. The ECC 1114 also detects and corrects errors contained in the data read from the nonvolatile memory element 1120 and the memory interface 1115 performs interfacing with the nonvolatile memory element 1120. [ In addition, the memory controller 1110 may further include an RCM for storing code data for interfacing with the host.

이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
Thus, the memory system 1100 having the configuration can be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 1120 and the controller 1110 are combined. For example, if the memory system 1100 is an SSD, the memory controller 1110 may be connected to the external (e.g., via a USB), MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, For example, a host).

도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.4 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.4, a computing system 1200 according to an embodiment of the present invention includes a CPU 1220 electrically coupled to a system bus 1260, a RAM 1230, a user interface 1240, a modem 1250, a memory 1250, System 1210 shown in FIG. In addition, when the computing system 1200 is a mobile device, a battery for supplying an operating voltage to the computing system 1200 may be further included, and an application chipset, a camera image processor (CIS), a mobile deem, .

메모리 시스템(1210)은 앞서 도 3을 참조하여 설명한 바와 같이, 불휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
As described above with reference to FIG. 3, the memory system 1210 may include a nonvolatile memory 1212 and a memory controller 1211.

101, 201 : 반도체 기판 103, 203 : 터널 절연막
105, 205 : 제1 실리콘막 107, 207 : 유전체막
109, 209 : 제2 실리콘막 111, 211 : 게이트 마스크
113, 213 : 접합 영역 129, 229 : 금속 실리사이드막
115, 215, 121, 221, 133, 233, 139, 253, 257: 절연막
119, 219, 137, 255: 식각 정지막 117, 135, 217, 235: 에어-갭
235a: 보이드 141, 261 : 콘택 플러그
131, 251: 셀/페리 마스크101, 201: semiconductor substrate 103, 203: tunnel insulating film
105, 205: first silicon film 107, 207: dielectric film
109, 209: Second silicon film 111, 211: Gate mask
113, 213: junction region 129, 229: metal silicide film
115, 215, 121, 221, 133, 233, 139, 253, 257: insulating film
119, 219, 137, 255: Etch stop film 117, 135, 217, 235: Air-gap
235a: void 141, 261: contact plug
131, 251: cell / ferry mask

Claims (5)

기판 상에 제1 게이트 라인들 및, 상기 제1 게이트 라인들보다 넓은 간격으로 이격된 제2 게이트 라인들을 형성하는 단계;
상기 제1 및 제2 게이트 라인들이 형성된 결과물 전면에 제1 절연막을 형성하는 단계;
상기 제1 절연막의 전면에 식각 정지막을 형성하는 단계;
상기 식각 정지막의 전면에 상기 제2 게이트 라인들 사이를 채우는 제2 절연막을 형성하는 단계;
상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계; 및
상기 제1 절연막을 식각하는 단계에서 상기 제2 게이트 라인들 사이에 상기 제1 및 제2 절연막보다 돌출되게 잔류된 상기 식각 정지막을 선택적으로 식각하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.Forming first gate lines on the substrate and second gate lines spaced at a wider interval than the first gate lines;
Forming a first insulating film on an entire surface of the resultant product on which the first and second gate lines are formed;
Forming an etch stop layer on the entire surface of the first insulating layer;
Forming a second insulating layer on the entire surface of the etch stop layer to fill the gaps between the second gate lines;
Etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines; And
And selectively etching the etch stop layer remaining to protrude from the first and second insulating layers between the second gate lines in the etching of the first insulating layer. 제 1 항에 있어서,
상기 제1 절연막을 형성하는 단계에서 상기 제1 게이트 라인들 사이의 공간에 제1 에어-갭이 형성되는 불휘발성 메모리 소자의 제조방법.The method of claim 1,
And forming a first air gap in the space between the first gate lines in the forming of the first insulating layer. 제 2 항에 있어서,
상기 식각 정지막을 선택적으로 식각하는 단계 이 후,
상기 제1 절연막을 식각하는 단계에서 개구된 상기 제1 에어-갭 내에 제2 에어-갭이 형성되도록 상기 식각 정지막이 선택적으로 식각된 결과물 전면에 제3 절연막을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.3. The method of claim 2,
After selectively etching the etch stop layer,
And forming a third insulating film on the entire surface of the resultant of selectively etching the etch stop layer so that a second air gap is formed in the first air gap opened during the etching of the first insulating film. Method of manufacturing a memory device. 기판 상에 제1 게이트 라인들 및, 상기 제1 게이트 라인들보다 넓은 간격으로 이격된 제2 게이트 라인들을 형성하는 단계;
상기 제1 게이트 라인들 사이에 제1 에어-갭이 형성되도록 상기 제1 및 제2 게이트 라인들이 형성된 결과물 전면에 제1 절연막을 형성하는 단계;
상기 제1 절연막의 전면에 식각 정지막을 형성하는 단계;
상기 식각 정지막의 전면에 상기 제2 게이트 라인들 사이를 채우는 제2 절연막을 형성하는 단계;
상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계;
상기 제1 절연막을 식각하는 단계에서 개구된 상기 제1 에어-갭 내에 제2 에어-갭이 형성되도록 상기 제1 에어-갭이 개구된 결과물 전면에 제3 절연막을 형성하는 단계;
상기 제2 게이트 라인들 사이의 상기 식각 정지막, 상기 제1 및 제2 절연막이 노출되도록 상기 제2 게이트 라인들 사이의 상기 제3 절연막을 식각하는 단계;및
상기 식각 정지막과 상기 제2 게이트 라인들 사이의 공간을 갭-필 절연막으로 채우는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.Forming first gate lines on the substrate and second gate lines spaced at a wider interval than the first gate lines;
Forming a first insulating film on an entire surface of the resultant product in which the first and second gate lines are formed such that a first air gap is formed between the first gate lines;
Forming an etch stop layer on the entire surface of the first insulating layer;
Forming a second insulating layer on the entire surface of the etch stop layer to fill the gaps between the second gate lines;
Etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines;
Forming a third insulating film on the entire surface of the resultant opening of the first air-gap such that a second air-gap is formed in the first air-gap opened in the etching of the first insulating film;
Etching the third insulating film between the second gate lines to expose the etch stop layer and the first and second insulating films between the second gate lines; and
And filling a space between the etch stop layer and the second gate lines with a gap-fill insulating layer. 제 1 항 또는 제 4 항에 있어서,
상기 제1 및 제2 게이트 라인들의 상면 및 측면 일부가 노출되도록 상기 제2 절연막, 상기 식각 정지막, 및 상기 제1 절연막을 식각하는 단계 이 후,
상기 제1 및 제2 게이트 라인들의 상부를 실리사이드화하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.The method according to claim 1 or 4,
After etching the second insulating layer, the etch stop layer, and the first insulating layer to expose portions of the top and side surfaces of the first and second gate lines,
And silencing the upper portions of the first and second gate lines.
KR1020120083829A 2012-07-31 2012-07-31 Method of manufacturing non-volatile memory device Withdrawn KR20140017219A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120083829A KR20140017219A (en) 2012-07-31 2012-07-31 Method of manufacturing non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120083829A KR20140017219A (en) 2012-07-31 2012-07-31 Method of manufacturing non-volatile memory device

Publications (1)

Publication Number Publication Date
KR20140017219A true KR20140017219A (en) 2014-02-11

Family

ID=50265909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120083829A Withdrawn KR20140017219A (en) 2012-07-31 2012-07-31 Method of manufacturing non-volatile memory device

Country Status (1)

Country Link
KR (1) KR20140017219A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748261B2 (en) 2014-09-29 2017-08-29 Samsung Electronics Co., Ltd. Method of fabricating memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748261B2 (en) 2014-09-29 2017-08-29 Samsung Electronics Co., Ltd. Method of fabricating memory device

Similar Documents

Publication Publication Date Title
US11139204B2 (en) Semiconductor device comprised of contact plugs having pillar portions and protrusion portions extending from the pillar portions
US10319737B2 (en) Semiconductor device and method of manufacturing the same
US9240419B2 (en) Three-dimensional semiconductor devices and methods of fabricating the same
KR101843580B1 (en) 3d structured non-volatile memory device and method for manufacturing the same
US9646985B2 (en) Three-dimensional non-volatile memory device, memory system and method of manufacturing the same
US9673218B1 (en) Method of manufacturing semiconductor device including channel layer
KR20150001999A (en) Semiconductor memory device and method of manufacturing the same
US8865562B2 (en) Method of manufacturing semiconductor device
KR20140020558A (en) Semiconductor device and method of manufacturing the same
US8772935B2 (en) Semiconductor device and method of manufacturing the same
KR20150017600A (en) Semiconductor memory device
US20210242234A1 (en) Semiconductor device and manufacturing method of the semiconductor device
US9530683B2 (en) Forming source/drain zones with a dielectric plug over an isolation region between active regions
KR20140018515A (en) Semiconductor device and method of manufacturing the same
KR102432776B1 (en) Manufacturing method of semiconductor device
US20130270623A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
JP2010087159A (en) Nonvolatile semiconductor storage and method of manufacturing the same
US20150263044A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
KR20140020145A (en) Method of manufacturing the non-volatile memory device
JP2007200992A (en) Semiconductor device and its manufacturing method
KR20140017219A (en) Method of manufacturing non-volatile memory device
KR101895528B1 (en) Semiconductor memory device and method of manufacturing the same
US10535670B2 (en) Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same
CN100378959C (en) Nonvolatile memory and method of manufacturing the same
US9331089B2 (en) Semiconductor memory device and method of fabricating the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120731

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid