KR20140000224A

KR20140000224A - Pll 듀얼 에지 로크 검출기

Info

Publication number: KR20140000224A
Application number: KR1020137009588A
Authority: KR
Inventors: 샤오웨 왕; 샤피크 엠. 자말
Original assignee: 마벨 월드 트레이드 리미티드
Priority date: 2010-10-26
Filing date: 2011-10-13
Publication date: 2014-01-02
Anticipated expiration: 2031-10-13
Also published as: WO2012058010A3; US20120098570A1; CN106603071B; US20130307596A1; CN106603071A; US20140097879A1; CN103563249B; US8749283B2; EP2633620B1; EP2633620A2; KR101811020B1; WO2012058010A2; US8624642B2; EP2633620A4; CN103563249A; US8519756B2

Abstract

목표 신호가 참조 신호와 동 위상인 것을 지시하는 로크 신호는 목표 신호의 상승 및 하강 에지들에서 참조 신호를 검출하는 것을 포함한다. 목표 신호는 참조 신호의 상승 및 하강 에지들 상에서 검출된다. 목표 및 참조 신호들 사이의 역위상 조건은 타이밍 수단을 리셋 상태에 두기 위해 사용된다. 타이밍 수단이 타임 아웃되도록 허가될 때, 목표 신호가 참조 신호에 로크되는 것으로 간주되는 것을 지시하는 신호가 어서트된다.

Description

PLL 듀얼 에지 로크 검출기{PLL DUAL EDGE LOCK DETECTOR}

관련 출원들에 대한 상호 참조

본 발명은 2010년 10월 26일자로 출원된 미국 가출원 제61/406,953호에 대한 우선권을 주장하고, 그 내용은 모든 목적들을 위해 그의 전체가 참고 문헌으로 본 명세서에서 포함된다.

본 발명은 위상 동기 루프(PLL) 회로들에 관한 것으로서, 특히 PLL의 출력이 참조 신호 상에 로크되었을 때를 검출하는 회로부에 관한 것이다.

본 명세서에서 다르게 지시되지 않으면, 이 단락에서 설명되는 접근법들은 본 출원 내의 청구범위에 대한 종래 기술이 아니고 이 단락 내의 포함에 의해 종래 기술인 것으로 인정되지 않는다.

위상 동기 루프들(PLLs)은 통신 전자 장치 및 디지털 전자 장치에 광범위하게 사용된다. 무선 제품들에서, PLL들은 전형적으로 고속 시스템 클록들을 발생시키기 위해 사용된다. PLL에 대한 전자 장치가 파워 업(power up)될 때, PLL 출력 신호의 주파수가 안정되는데 대략 수십 마이크로초가 걸릴 수 있다. 로크 검출기 회로(lock detector circuit)는 전형적으로 PLL 출력 신호의 주파수가 안정되었을 때를 검출하기 위해 제공된다. 로크 검출기는 클록 게이팅(clock gating)을 위해 시스템에 의해 사용될 수 있는 로크 신호를 발생시킬 수 있다.

전형적인 PLL 회로 구성은 도 1에 예시되어 있다. PLL 회로(100)의 주요 블록은 전형적으로 위상 주파수 검출기(112), 차지 펌프(114), 저역 통과 필터(116), 전압 제어 발진기(VCO)(118), 및 피드백 카운터(120)를 포함한다. 위상 주파수 검출기(112)는 참조 신호(클록)(F_ref)와 피드백 신호(클록)(F_fb) 사이에서 위상 및 주파수의 차이를 검출하고, 피드백 신호(F_fb)의 주파수(피드백 주파수)가 참조 신호(F_ref)의 주파수(참조 주파수)를 지연 또는 선행하고 있는 지에 기초하여 "업"(U) 또는 "다운"(D) 제어 신호를 발생시킨다.

위상 주파수 검출기(112)는 이 "업" 및 "다운" 신호들을 차지 펌프(114)에 출력한다. 차지 펌프가 "업" 신호를 수신하면, 전류는 저역 통과 필터(116)로 주입된다. 반대로, 차지 펌프(114)가 "다운" 신호를 수신하면, 전류는 저역 통과 필터(116)로부터 인출된다. 저역 통과 필터(116)는 이 신호들을 VCO(118)를 제어하기 위해 사용되는 제어 전압(DC 레벨)으로 변환한다.

제어 전압에 기초하여, VCO(118)의 PLL 출력 신호(F₀)는 피드백 신호(F_fb)의 위상 및 주파수에 영향을 미치는 높은 또는 낮은 주파수에서 발진한다. 따라서, 위상 검출기(112)가 "업" 신호를 생성하면, 이 때 PLL 출력 신호(F₀)의 주파수는 증가한다. "다운" 신호는 PLL 출력 신호(F₀)의 주파수를 감소시킨다. VCO(118)의 출력은 참조 신호(F_ref) 및 피드백 신호(F_fb)가 동일한 위상 및 주파수를 가지면 안정된다. 참조 신호(F_ref) 및 피드백 신호(F_fb)가 정렬될 때, PLL 출력 신호(F₀)는 "로크된," "참조 신호에 로크된" 등으로 다양하게 지칭된다.

N 분할 카운터(120)는 참조 신호(F_ref)보다 높은 PLL 출력 신호(F₀)의 진폭을 증가시키기 위해 피드백 루프에 삽입될 수 있다. PLL 출력 신호(F₀)는 참조 신호(F_ref)의 N배와 같다.

로크 검출기(102)는 로크 조건이 발생되었을 때를 결정하기 위해 참조 신호(F_ref) 및 피드백 신호(F_fb)를 비교한다. 로크 신호는 로크 조건이 발생되었을 때 출력된다.

도 1은 간단한 타이밍 차트를 더 예시한다. 전력이 시간(tO)에서 회로부에 인가될 때, PLL 출력 신호(F₀)의 주파수는 증가하기 시작한다. tO와 t1 사이의 기간 동안, PLL 주파수는 불안정하지 않고 시스템에 의해 사용될 수 없다. 시간(t1)에서, PLL 주파수는 안정되었지만, 전형적으로 기간(t2-t1)은 PLL 출력 신호(F₀)가 완전히 안정된 것을 보장하기 위해 경과되도록 허가된다. 따라서, tO와 t2 사이의 기간 동안, 로크 신호는 "LO"에 잔존한다. 시간(t2)에서, 로크 신호는 PLL 출력 신호(F₀)가 시스템 로직을 클로킹(clock)하려고 준비가 된 것을 나타내기 위해 "HI"로 진행된다.

도 2는 참조 신호(F_ref) 및피드백 신호(F_fb)의 상승 에지들에 기초하여 신호 로크를 결정하는 로크 검출기(102)에 대한 종래의 구현을 예시한다. 로크 검출기는 플립 플롭들(202 및 204)과 같은 2개의 플립 플롭 회로를 포함한다. 참조 신호(F_ref)는 반전된 지연 라인(206)에 의해 지연되고, 지연된 신호(F_ref')는 플립 플롭(202)으로 공급된다. 피드백 신호(F_fb)는 플립 플롭(202)을 클로킹한다. 유사하게 플립 플롭(204)에 대하여, 피드백 신호(F_fb)는 반전된 지연 라인(208)에 의해 지연되고, 지연된 신호(F_fb')는 플립 플롭(204)으로 공급된다. 피드백 신호(F_ref)는 플립 플롭(204)을 클로킹한다. 플립 플롭들(202 및 204)의 출력들은 NAND 게이트(210)로 공급된다.

타이밍 회로(212)는 전류원(224)에 의해 충전되는 커패시터(222)를 포함한다. 트랜지스터(228)가 오프 조건에 잔존하기만 하면, 이 때 I가 전류이고 C가 커패시턴스인 I/C에 비례하는 일정량의 시간 후에, 커패시터(222)는 버퍼(228)를 트리거하고 로크 검출 신호를 구성하는 신호를 출력하기에 충분한 전압 레벨(즉, 임계 전압 레벨)로 충전될 것이다. 트랜지스터(228)는 NAND 게이트(210)의 출력에 의해 제어된다. 파워 업 동안, 참조 신호(F_ref)와 피드백 신호(F_fb) 사이의 위상은 피드백 신호가 참조 신호와 로크를 달성할 때까지 변화될 것이다.

도 3을 참조하면, 참조 신호(F_ref) 및 피드백 신호(F_fb)의 타이밍도는 로크 조건을 위해 예시된다. 이 도면 및 후속 도면들에서, 타이밍도들 내의 음영 영역은 신호들(F_ref 및 F_fb)의 이전 위상 관계에 의존하는 이전 출력 상태들("HI" 또는 "LO")을 나타낸다. 도 2에 도시된 플립 플롭들(202 및 204)은 F_fb 및 F_ref의 상승 에지들 각각 상에서 클로킹된다. 따라서, 플립 플롭들은 τ(반전된 지연 라인들(206 및 208)의 전파 지연)만큼 지연되는 각 반전된 신호들(F_ref' 및 F_fb')을 래치(latch)할 것이다. 알 수 있는 바와 같이, 도 3에 도시된 로크 조건에서, 참조 신호(F_ref) 및 피드백 신호(F_fb)의 상승 에지들이 정렬된다. 플립 플롭 출력들(Q₂₀₂ 및 Q₂₀₄)은 "HI"이고, 그 결과 NAND 게이트(210)의 출력은 "LO"이다. 따라서, 트랜지스터(228)는 오프되고 로크 조건이 존재하기만 하면 오프 상태에 잔존하여, 커패시터(222)가 충전을 계속하는 것을 가능하게 하고 로크 검출 신호가 어서트된다(asserted).

도 4를 참조하면, 타이밍도는 참조 신호(F_ref) 및 피드백 신호(F_fb)가 동 위상이 아닌 "비로크" 조건을 위해 예시된다. 타이밍도는 반전된 및 지연된 참조 신호(F_ref')에 대한 F_fb의 상승 에지의 타이밍 때문에 플립 플롭(202)의 출력이 "LO"인 것을 도시한다. 따라서, NAND 게이트(210)는 이 조건 동안 "HI"이다. 트랜지스터(228)는 턴 온되고 그 결과 커패시터(222)는 충전되지 않는다.

도 5를 참조하면, 타이밍도는 "비로크" 조건을 위해 예시되며, 여기서 참조 신호(F_ref)와 피드백 신호(F_fb) 사이의 위상 관계는 NAND 게이트(210)가 "LO" 로직 레벨을 부정확하게 출력하게 하는 시간(t_x)에 조건을 생성한다. NAND 게이트(210)의 "LO" 출력은 트랜지스터(228)를 턴 오프하여, 커패시터(222)가 충전되고 로크 검출 신호가 잘못 어서트되는 것을 가능하게 한다.

일부 실시예들에서, 회로는 참조 신호 및 목표 신호를 수신하는 입력들을 포함한다. 회로는 목표 신호의 상승 및 하강 에지들에서 취해진 참조 신호의 제 1 레벨들을 출력하기 위해 제 1 회로부를 포함한다. 제 2 회로부는 참조 신호의 상승 및 하강 에지들에서 취해진 목표 신호의 제 2 레벨들을 출력한다. 제 1 및 제 2 레벨들은 목표 신호가 참조 신호와 동 위상이 아닌 것을 지시할 때 제 3 회로부는 제 3 레벨을 어서트한다.

일부 실시예들에서, 제 4 회로부는 상당한 시간이 경과된 후에 제4 신호를 출력하고, 제 3 레벨의 발생에 응답하여 리셋되도록 동작한다. 제 4 회로부는 제 3 회로부에 연결된 리셋 입력을 포함하는 카운터를 포함할 수 있다. 다른 실시예들에서, 제 4 회로부는 전류원, 트랜지스터, 및 커패시터를 포함할 수 있다. 커패시터는 전류원으로부터의 전류에 의해 충전되고, 트랜지스터에 의해 방전될 수 있다. 다른 실시예들에서, 제 4 회로부는 펌웨어를 실행하는 디지털 처리 유닛을 포함할 수 있다.

일부 실시예들에서, 제 1 회로부는 지연된 참조 신호를 출력하는 지연 소자를 포함하고, 제 1 레벨들은 지연된 참조 신호에 기초한다. 일부 실시예들에서, 제 2 회로부는 지연된 목표 신호를 출력하기 위해 지연 소자를 포함하고, 제3 및 제 4 레벨들은 지연된 목표 신호에 기초한다.

일실시예에서, 회로는 참조 신호를 수신하는 입력을 갖고 PLL 회로의 출력에 기초하여 PLL 피드백 신호를 갖는 위상 동기 루프(PLL) 회로를 더 포함하고, PLL 피드백 신호는 목표 신호이다.

일부 실시예들에서, 회로를 동작하는 방법은 참조 신호를 수신하는 단계 및 목표 신호를 수신하는 단계를 포함한다. 참조 신호의 제 1 레벨들은 목표 신호의 상승 및 하강 에지들에서 발생된다. 목표 신호의 제 2 레벨들은 참조 신호의 상승 및 하강 에지들에서 발생된다. 상당한 시간이 경과된 후에 로크 신호를 어서트하는 단계를 포함하는 동작이 수행된다. 제 1 및 제 2 레벨들은 목표 신호가 참조 신호와 동 위상이 아닌 것을 지시할 때 동작이 재시작된다.

도 1 및 도 2는 종래 기술의 로크 검출기를 도시한다.
도 3 내지 도 5는 종래 기술의 로크 검출기에 기초하여 타이밍 차트들을 예시한다.
도 6은 본 발명의 원리들에 따른 로크 검출기의 예시적 실시예를 도시한다.
도 6a는 타이밍 회로부에 대한 펌웨어의 사용을 예시한다.
도 7 내지 도 9는 본 발명의 원리들에 따른 참조 신호와 목표 신호 사이의 각종 위상 관계들에 대한 타이밍도들을 도시한다.
도 10은 아날로그 기반 타이밍 회로를 사용하여 본 발명의 로크 검출기의 일실시예를 도시한다.

이하의 기재에서, 설명을 목적으로, 다수의 예들 및 구체적 상세들은 본 발명의 완전한 이해를 제공하기 위해 진술되어 있다. 그러나, 청구범위에 의해 정의된 본 발명은 이 예들에서의 특징들의 일부 또는 전부를 단독으로 또는 후술되는 다른 특징들과 조합하여 포함할 수 있고, 본 명세서에서 설명되는 특징들 및 개념들의 수정들 및 등가물들을 더 포함할 수 있는 것이 당해 기술에서 통상의 기술자에게 명백해질 것이다.

본 발명의 원리들에 따른 로크 검출기 회로는 참조 신호와 목표 신호 사이에 로크 조건의 지시를 제공할 수 있다. 일부 실시예들에서, 참조 신호는 위상 동기 루프(PLL) 회로 내의 참조 신호일 수 있고, 목표 신호는 PLL 회로의 피드백 루프 내의 피드백 신호일 수 있다. PLL 회로의 예는 도 1에 예시되어 있다. 그러나, 본 발명의 원리들에 따른 로크 검출기 회로는 한쪽 신호(예를 들어, 목표 신호)가 다른 쪽 신호(예를 들어, 참조 신호)와 로크를 달성했는지를 판단하기 위해 요망되는 임의의 회로부에 사용될 수 있다.

도 6을 참조하면, 일부 실시예들에서, 로크 검출기(600)는 플립 플롭들(602, 604, 606, 및 608)을 포함할 수 있다. 나중에 명백해지는 바와 같이, 플립 플롭들(602 및 604)은 듀얼 에지 트리거 검출기(dual edge-triggered detector)를 구성한다. 유사하게, 플립 플롭들(606 및 608)은 또한 듀얼 에지 트리거 검출기를 구성한다. 도 6에 도시된 특정 실시예에서, 플립 플롭들(602, 604, 606, 및 608)은 D형 플립 플롭들이다. 그러나, 다른 타입들의 플립 플롭들이 치환될 수 있는 것이 인식될 것이다.

로크 검출기(600)는 참조 신호(F_ref) 및 목표 신호(F_target)를 수신하고, 로크 검출 신호를 출력할 수 있다. 참조 신호(F_ref)는 반전된 지연 라인(610)으로 공급된다. 반전된 지연 라인(610)은 전파 지연(τ)과 관련된다. 반전된 지연 라인(610)의 출력은 전파 지연(τ)에 기초한 양만큼 착신 참조 신호(F_ref)에 대하여 지연되는 반전된 신호(F_ref')이다. 반전된 신호(F_ref')는 플립 플롭들(602 및 604)로 공급된다. 플립 플롭들(602 및 604)은 목표 신호(F_target)에 의해 클로킹된다. 특히, 플립 플롭(602)은 비반전 클록 입력으로 구성되므로, 목표 신호(F_target)의 상승 에지들에 의해 트리거되는 한편; 플립 플롭(604)은 반전 클록 입력으로 구성되므로, 목표 신호의 하강 에지들 상에서 트리거된다.

목표 신호(F_target)는 트리거의 역할을 하는 것에 더하여, 검출을 위해 인버터(612)로 공급된다. 일부 실시예들에서, 인버터(612)는 인버터(610)와 실질적으로 동일한 전파 지연(τ)을 가질 수 있다. 인버터(612)의 출력은 τ에 비례하는 양만큼 착신 목표 신호(F_target)에 대하여 지연되는 반전된 신호(F_target')이다. 반전된 신호(F_target')는 플립 플롭들(606 및 608)로 공급된다. 플립 플롭들(606 및 608)은 참조 신호(F_ref)에 의해 클로킹된다. 플립 플롭(606)은 비반전 클록 입력으로 구성되므로, 참조 신호(F_ref)의 상승 에지들 상에서 트리거된다. 플립 플롭(608)은 반전 클록 입력으로 구성되므로, 참조 신호(F_ref)의 하강 에지들 상에서 트리거된다.

목표 신호(F_target)의 상승 에지 및 하강 에지와 동기하여 참조 신호(F_ref)의 레벨을 검출 및 유지하는 임의의 적절한 수단은 플립 플롭들(602 및 604) 대신에 사용되는 것이 인식될 수 있다. 마찬가지로, 참조 신호(F_ref)의 상승 에지 및 하강 에지와 동기하여 목표 신호(F_target)의 레벨을 검출 및 유지하는 임의의 적절한 수단은 플립 플롭들(606 및 608) 대신에 사용될 수 있다.

일부 실시예들에서, 로크 검출기(600)는 각 플립 플롭들(604 및 608)의 출력들(Q₆₀₄ 및 Q₆₀₈)을 수신하는 NAND 게이트(614)를 더 포함할 수 있다. NAND 게이트(614)의 출력은 AND 게이트(616)의 입력으로 공급된다. 출력들(Q₆₀₄ 및 Q₆₀₈)은 신호들(F_target 및 F_ref)의 하강 에지들 각각 상에서 검출된 반전된 및 지연된 신호들(F_ref' 및 F_target') 의 레벨들 각각을 나타낸다.

AND 게이트(616)는 NAND 게이트(614)로부터의 입력에 더하여, 플립 플롭들(602 및 606)로부터 입력을 수신한다. 플립 플롭(602)으로부터의 출력(Q₆₀₂) 및 플립 플롭(606)으로부터의 출력(Q₆₀₆)은 AND 게이트(616)로 공급된다. 출력들(Q₆₀₂ 및 Q₆₀₆)은 신호들(F_target 및 F_ref)의 상승 에지들 각각 상에서 검출된 반전된 및 지연된 신호들(F_ref' 및 F_target')의 레벨들 각각을 나타낸다.

일부 실시예들에서, 로크 검출기(600)는 타이밍 회로(618)를 더 포함할 수 있다. 타이밍 회로(618)는 초기 상태로부터 소정량의 시간(T) 동안 동작된 다음에, 출력(618a)에서 신호를 어서트한다. 타이밍 회로(618)는 타이밍 회로를 초기 상태에 리셋하는 리셋 라인(618b)을 포함할 수 있으므로, 초기 상태로부터 타이밍 동작을 재시작한다. 일부 실시예들에서, 소정량의 시간(T)이 구성가능할 수 있다. AND 게이트(616)의 출력은 타이밍 회로(618)의 리셋 라인(618b)에 연결된다.

일실시예에서, 타이밍 회로(618)는 카운터(622)를 포함할 수 있다. 예를 들어, 카운터(622)는 제로의 초기 상태로부터 일부 최대 카운트 값으로 카운트할 수 있다. 카운터에 대한 다수의 구현들 중 어느 하나가 사용될 수 있는 것이 인식될 것이다. 카운터(622)의 출력은 타이밍 회로(618)의 출력(618a)의 역할을 할 수 있다. 예를 들어, 출력은 카운터가 그의 최대 카운트 값에 도달했을 때 어서트될 수 있다. 카운터(622)는 AND 게이트(616)의 출력에 차례로 연결되는 타이밍 회로(618)의 리셋 라인(618b)에 연결되는 리셋 입력(

)(도면은 반전 리셋 입력을 나타냄)을 포함한다. 리셋 입력(

)이 AND 게이트(616)에 의해 어서트될 때, 카운터(622)는 초기 상태로 리셋되고 카운팅 시퀀스를 재시작하며; 예를 들어, 제로로부터 카운팅을 시작한다.

카운터(622)는 참조 신호(F_ref)를 사용하여 클로킹될 수 있고 최대 카운트 값이 도달된 후에 그의 출력에서 신호를 어서트하도록 구성될 수 있다. 따라서, 카운터(622)는 최대 카운트 값을 적절히 구성함으로써 적당한 양의 시간(T) 동안 실행되도록 구성될 수 있다. 일부 실시예들에서, 최대 카운트 값이 프로그램될 수 있으므로 그 양의 시간(T)이 프로그램될 수 있다. 다른 실시예들에서, 최대 카운트 값은 고정값일 수 있다.

도 6a를 참조하면, 다른 실시예에서, 로크 검출기(600)는 GPIO(general purpose IO) 프로세서와 같은 적당한 디지털 처리 유닛(622') 상에서 실행되는 실행가능 프로그램 코드를 포함하는 펌웨어로 구현되는 타이밍 회로(618')를 사용할 수 있다. 리셋 라인(618b) 및 참조 신호(F_ref)는 GPIO 프로세서(622')의 입력 핀들에 연결될 수 있다. 출력(618a)은 GPIO 프로세서(622')의 출력 핀에 연결될 수 있다. 펌웨어는 도 6에 도시된 타이밍 회로(618)에 대하여 앞서 논의된 것과 동일한 방식으로 작동하도록 출력 핀 상에 신호를 출력하기 위해 입력 핀들 상의 신호들에 응답하도록 프로그램될 수 있다.

로크 검출기(600)의 동작은 타이밍도와 함께 설명될 수 있다. 도 7을 참조하면, 목표 신호(F_target )가 참조 신호(F_ref)에 로크되는(즉, 동 위상인) 로크 조건에 대한 타이밍도가 논의될 것이다. 이 도면 및 후속 도면들에서, 타이밍도들 내의 음영 영역들은 신호들(F_ref 및 F_target)의 이전 위상 관계에 의존하는 플립 플롭들의 이전 출력 상태들을 나타낸다. 그러나_, 도면들은 F_ref 및 F_target에 대한 파형들의 상세들을 도시하지 않으므로, 플립 플롭들의 이전 출력 상태들은 알려져 있지 않고 따라서 음영 처리된다.

출력(Q₆₀₄)은 반전된 신호(F_ref')의 신호 레벨이 트리거 시에 "LO"이기 때문에 플립 플롭(604)이 목표 신호(F_target)의 하강 에지에 의해 트리거될 때 "LO"이다. 마찬가지로, 출력(Q₆₀₈)은 반전된 신호(F_target')의 신호 레벨이 트리거 시에 "LO"이기 때문에 플립 플롭(608)이 참조 신호(F_ref)의 하강 에지에 의해 트리거될 때 "LO"이다. 그 결과, NAND 게이트(614)의 출력은 "HI"이다.

출력(Q₆₀₂)은 반전된 신호(F_ref')의 신호 레벨이 트리거 시에 "HI"이기 때문에 플립 플롭(602)이 목표 신호(F_target)의 상승 에지에 의해 트리거될 때 "HI"이다. 마찬가지로, 출력(Q₆₀₆)은 반전된 신호(F_target')의 신호 레벨이 트리거 시에 "HI"이기 때문에 플립 플롭(606)이 참조 신호(F_ref)의 상승 에지에 의해 트리거될 때 "HI"이다. AND 게이트(616)에 대한 모든 3개의 입력은 "HI"이므로, AND 게이트는 타이밍 회로(618)의 리셋 라인(618b) 상에서 "HI" 레벨을 어서트한다.

카운터(622)의 리셋 입력이 반전된 입력이므로, 카운터는 도 6에 도시된 실시예에서 참조 신호(F_ref)인 클록 신호의 주파수에 기초한 비율로 리셋하지 않고 계속 카운트한다. 최대 카운트 값에 기초한 기간이 경과되었을 때, 카운터(622)는 타이밍 회로(618)의 출력(618a) 상에서 신호(예를 들어, "HI" 레벨)를 어서트할 것이다.

로크 조건이 달성된 것을 판단하기 위해 얼마나 많은 시간이 요망되는 지에 따라 기간이 조정될 수 있는 것이 인식될 수 있다. 도 1을 참조하면, 파워 업 동안, 피드백 신호(F_fb)(즉, 목표 신호)는 그의 주파수가 참조 주파수(신호(F_ref)) 위 및 아래에서 변동하는 기간으로 진입할 수 있으므로, 로크가 달성되지 않았다. 그러므로, 카운터(622)에 의해 제공되는 기간은 그 변동들 동안 거짓 긍정 로크 지시를 회피하기에 충분히 길어야 한다.

도 7과 유사한 타이밍 차트들은 F_ref와 F_target 사이의 다른 "비로크"(역위상) 조건들이 타이밍 회로(618)로 하여금 리셋 상태에서 유지되게 한다는 결론에 도달하기 위해 사용될 수 있는 것이 인식될 것이다. 따라서, F_ref와 F_target 사이의 역위상 조건은 타이밍 회로(618)를 리셋에 두고 그것이 타임 아웃되는 것을 방지한다. 타이밍 회로(618)는 F_target가 F_ref와 로크될 때에만 인에이블되며, 타이밍 회로(618)는 로크 검출 신호가 어서트될 수 있도록 타임 아웃될 수 있으므로, 목표 신호(F_target)가 참조 신호(F_ref)에 로크된 것으로 간주되는 것을 지시한다. 예를 들어 도 4에 도시된 F_ref와 F_target 사이의 위상 관계에 대한 로크 검출기(600)의 타이밍도를 도시하는 도 8을 고려한다. 도면으로부터 알 수 있는 바와 같이, AND 게이트(616)의 출력은 카운터(622)를 리셋에 유지하는 "LO"이다.

도 9는 종래의 로크 검출기가 로크의 거짓 긍정 지시를 제공한 도 5에 도시된 "비로크" 상황에 대한 로크 검출기(600)의 타이밍도를 도시한다. 도면에 도시된 바와 같이, 시간(t_x)에서 AND 게이트(616)의 출력은 목표 신호(F_target)의 하강 에지가 반전된 신호(F_ref')를 클로킹할 때 "LO"를 출력한다. 도 6을 다시 참조하면, AND 게이트(616)의 출력에서의 "LO" 로직 레벨은 타이밍 회로(618) 내의 카운터(622)를 리셋한다. 도 8에서 알 수 있는 바와 같이, AND 게이트(616)는 F_ref와 F_target 사이의 주어진 위상 관계에 대하여 "LO"를 유지할 것이므로, 카운터(622)를 리셋에 유지할 것이다. 그 결과, 비로크 상황은 도 2에 도시된 종래의 로크 검출기(102)를 사용하여 거짓 긍정 로크 지시로 발생했을 경우에, 본 발명의 원리들에 따른 로크 검출기는 비로크 상황(예를 들어, 로크 검출 신호를 어서트하지 않음으로써)을 정확히 지시할 것이다.

도 6에서, 로크 검출기(600)는 일부 실시예들에서 디지털 회로인 카운터(622)를 포함하는 타이밍 회로(618)를 사용한다. 다른 실시예들에서, 본 발명의 원리들에 따른 로크 검출기는 아날로그 기반 타이밍 회로를 이용할 수 있다. 따라서, 도 10에 예시된 것과 같은 일부 실시예들에서, 로크 검출기(1000)는 아날로그 타이밍 회로(1018)를 포함할 수 있다. 예를 들어, 타이밍 회로(1018)는 도 2에 도시된 회로(212)와 유사한 회로를 사용할 수 있다. 타이밍 회로(1018)의 초기 상태는 완전히 방전된 커패시터(1022)일 수 있다. 커패시터(1022)가 버퍼(1024)의 트리거 레벨보다 위의 레벨로 충전될 때, 버퍼는 로크 검출 신호를 구성하는 신호를 어서트할 것이다. AND 게이트(616)의 출력은 커패시터(1022)를 방전시키기 위해 트랜지스터(1026)를 턴 온하는 신호를 어서트할 때 타이밍 회로(1018)는 초기 상태로 리셋될 수 있다. 커패시터(1022)의 충전 시간은 커패시터로의 전류 흐름(I) 및 커패시터의 커패시턴스에 비례한다. 도 6과 함께 논의된 타이밍도들은 로크 검출기(1000)의 타이밍에 적용된다.

도 6 내의 카운터(622)와 같은 디지털 카운터는 작은 구성 부품들을 사용하고(및 따라서 영역에 관하여 더 효율적임) 아날로그 대응부보다 적은 전력을 소비할 수 있다. 디지털 카운터는 더 용이하게 구성가능하다. 예를 들어, 시간은 상당한 충격 실리콘 영역없이 카운터(622)에 대하여 카운팅 단계들(전형적으로 플립 플롭)을 제거 또는 추가함으로써 변화될 수 있다. 그럼에도 불구하고, 본 발명의 원리들에 따른 로크 검출기는 디지털 회로 대신에 아날로그 기반 타이밍 회로(1018)를 사용할 수 있는 것이 인식될 것이다.

본 명세서에서의 설명 및 뒤따르는 청구범위 도처에서 사용되는 바와 같이, 하나의("a", "an"), 및 그("the")는 문맥이 다르게 명확히 지시되지 않으면 복수의 참조들을 포함한다. 또한, 본 명세서에서의 설명 및 뒤따르는 청구범위 도처에서 사용되는 바와 같이, "내의(in)"의 의미는 문맥이 다르게 명확히 지시되지 않으면 "내의(in)" 및 "상에(on)"를 포함한다.

상기 설명은 그들의 측면들이 어떻게 구현될 수 있는 지에 대한 예들과 함께 본 발명의 각종 실시예들을 예시한다. 상기 예들 및 실시예들은 실시예들만인 것으로 간주되지 않아야 하고, 이하의 청구범위에 의해 정의되는 바와 같이 본 발명의 유연성 및 장점들을 예시하기 위해 제공된다. 상기 개시 및 이하의 청구범위에 기초하여, 다른 배치들, 실시예들, 구현들 및 등가물들은 당해 기술에서 통상의 기술자들에게 명백해질 것이고 청구범위의 사상 및 범위로부터 벗어나지 않고 사용될 수 있다.

Claims

참조 신호 및 목표 신호를 수신하도록 구성된 회로로서,
상기 목표 신호의 상승 에지 및 상기 목표 신호의 하강 에지에 의해 트리거될 때 상기 참조 신호를 나타내는 제 1 레벨들을 출력하도록 동작하는 제 1 회로부;
상기 참조 신호의 상승 에지에 의해 트리거되고 상기 참조 신호의 하강 에지에서 취해질 때 상기 목표 신호를 나타내는 제 2 레벨들을 출력하도록 동작하는 제 2 회로부; 및
상기 제 1 회로부 및 상기 제 2 회로부로부터 상기 제 1 레벨들 및 상기 제 2 레벨들 각각을 수신하도록 구성되고, 상기 제 1 레벨들 및 상기 제 2 레벨들은 상기 목표 신호가 상기 참조 신호와 동 위상이 아닌 것을 지시할 때 제 3 레벨을 출력하도록 동작하는 제 3 회로부를 포함하는 회로.
청구항 1에 있어서, 상기 제 3 회로부에 연결되고 상당한 시간이 경과된 후에 제 4 레벨을 출력하도록 동작하는 제 4 회로부를 더 포함하고, 상기 제 4 회로부는 상기 제 3 회로부가 상기 제 3 레벨을 출력할 때 리셋하도록 더 동작하는 회로.
청구항 1에 있어서, 상기 제 1 회로부는 지연된 참조 신호를 출력하기 위해 제 1 지연 소자를 포함하고, 상기 제 1 레벨들은 상기 지연된 참조 신호에 기초하는 회로.
청구항 3에 있어서, 상기 제 2 회로부는 지연된 목표 신호를 출력하기 위해 제 2 지연 소자를 포함하고, 상기 제 2 레벨들, 상기 제 3 레벨들 및 상기 제 4 레벨들은 상기 지연된 목표 신호에 기초하는 회로.
청구항 1에 있어서, 상기 제 3 회로부는 상기 목표 신호가 상기 참조 신호와 동 위상일 때 상기 제 3 레벨과 상이한 제 5 레벨을 출력하도록 더 동작하고, 상기 제 4 회로부는 상기 제 3 회로부가 상기 제 5 레벨을 출력할 때 리셋되지 않는 회로.
청구항 1에 있어서, 상기 제 1 회로부는,
상기 목표 신호의 상기 상승 에지와 동기하여 검출된 상기 참조 신호를 나타내는 제 1 검출된 레벨을 출력하도록 동작하는 제 1 회로; 및
상기 목표 신호의 상기 하강 에지와 동기하여 검출된 상기 참조 신호를 나타내는 제 2 검출된 레벨을 출력하도록 구성된 제 2 회로를 포함하고,
상기 제 1 레벨들은 상기 제 1 검출된 레벨 및 상기 제 2 검출된 레벨을 포함하는 회로.
청구항 6에 있어서, 상기 제 2 회로부는,
참조 출력 신호의 상기 상승 에지와 동기하여 검출된 상기 목표 신호를 나타내는 제 3 검출된 레벨을 출력하도록 구성된 제 3 회로; 및
상기 참조 출력 신호의 상기 하강 에지와 동기하여 검출된 상기 목표 신호를 나타내는 제 4 검출된 레벨을 출력하도록 구성된 제 4 회로를 포함하고,
상기 제 2 레벨들은 상기 제 3 검출된 레벨 및 상기 제 4 검출된 레벨을 포함하는 회로.
청구항 1에 있어서, 상기 제 4 회로부는 상기 제 3 회로부의 출력에 연결된 리셋 입력을 갖는 타이밍 회로, 또는 디지털 처리 유닛 상에서 실행되는 펌웨어를 포함하는 회로.
청구항 1에 있어서, 상기 제 4 회로부는 전류원, 트랜지스터, 및 커패시터를 포함하고, 상기 커패시터는 상기 전류원으로부터의 전류에 의해 충전되고, 상기 트랜지스터의 제어 게이트는 상기 제 3 회로부의 출력에 연결되고 상기 트랜지스터가 턴 온될 때 상기 커패시터를 방전하도록 구성되며, 상기 제 4 레벨은 상기 커패시터의 전압 레벨에 기초하는 회로.
청구항 1에 있어서, 상기 참조 신호를 수신하는 입력을 갖고 위상 동기 루프(PLL) 회로의 출력에 기초하여 PLL 피드백 신호를 갖는 상기 PLL 회로를 더 포함하고, 상기 PLL 피드백 신호는 상기 목표 신호를 구성하는 회로.
참조 신호 및 목표 신호를 수신하도록 구성된 회로로서,
상기 목표 신호의 상승 에지 및 하강 에지에 각각 기초하여 상기 참조 신호의 제 1 레벨 및 제 2 레벨을 검출하는 제 1 수단;
상기 참조 신호의 상승 에지 및 하강 에지에 각각 기초하여 상기 목표 신호의 제 1 레벨 및 제 2 레벨을 검출하는 제 2 수단;
상당한 시간이 경과된 후에 로크 신호를 발생하는 타이머 수단; 및
상기 참조 신호의 상기 제 1 레벨들 및 상기 제 2 레벨들, 및 상기 목표 신호의 상기 제 1 및 제 2 레벨들이 상기 목표 신호가 상기 참조 신호와 동 위상이 아닌 것을 지시할 때 상기 타이머를 리셋하는 리셋 수단을 포함하는 회로.
청구항 11에 있어서, 상기 로크 신호는 상기 목표 신호가 상기 참조 신호와 동 위상인 것을 지시하는 회로.
청구항 11에 있어서, 상기 제 1 수단은 상기 목표 신호에 대하여 상기 참조 신호를 지연시키는 수단을 포함하는 회로.
청구항 11에 있어서, 상기 제 2 수단은 상기 참조 신호에 대하여 상기 목표 신호를 지연시키는 수단을 포함하는 회로.
청구항 11에 있어서, 상기 타이머 수단은 전류원, 트랜지스터, 및 커패시터를 포함하고, 상기 트랜지스터는 상기 제 1 레벨, 상기 제 2 레벨, 상기 제 3 레벨, 및 상기 제 4 레벨에 기초하는 제어 신호에 따라 상기 커패시터를 충전하고 상기 커패시터를 방전하도록 구성되며, 상기 로크 신호는 상기 커패시터의 전압 레벨에 기초하는 회로.
청구항 11에 있어서, 상기 타이머 수단은 카운터를 포함하는 회로.
청구항 11에 있어서, 상기 참조 신호를 수신하는 입력을 갖고 위상 동기 루프(PLL) 회로의 출력에 기초하여 PLL 피드백 신호를 갖는 상기 PLL 회로를 더 포함하고, 상기 PLL 피드백 신호는 상기 목표 신호를 구성하는 회로.
회로에서의 방법으로서,
참조 신호를 수신하는 단계;
목표 신호를 수신하는 단계;
상기 목표 신호의 상승 에지 시에 및 상기 목표 신호의 하강 에지 시에 상기 참조 신호를 나타내는 제 1 레벨들을 발생시키는 단계;
상기 참조 신호의 상승 에지 시에 및 상기 참조 신호의 하강 에지 시에 상기 목표 신호를 나타내는 제 2 레벨들을 발생시키는 단계;
소정량의 시간이 경과된 후에 로크 신호를 어서트(assert)하는 단계를 포함하는 동작을 수행하는 단계; 및
상기 제 1 레벨들 및 상기 제 2 레벨들이 상기 목표 신호가 상기 참조 신호와 동 위상이 아닌 것을 지시할 때 상기 동작을 선택적으로 재시작하는 단계를 포함하는 방법.
청구항 18에 있어서, 상기 제 1 레벨들을 발생시키기 전에 상기 참조 신호를 지연시키는 단계를 더 포함하는 방법.
청구항 19에 있어서, 상기 제 2 레벨들을 발생시키기 전에 상기 목표 신호를 지연시키는 단계를 더 포함하는 방법.