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KR20130070354A - Duty correction circuit - Google Patents

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KR20130070354A
KR20130070354A KR1020110137636A KR20110137636A KR20130070354A KR 20130070354 A KR20130070354 A KR 20130070354A KR 1020110137636 A KR1020110137636 A KR 1020110137636A KR 20110137636 A KR20110137636 A KR 20110137636A KR 20130070354 A KR20130070354 A KR 20130070354A
Authority
KR
South Korea
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duty
clock
pulse width
code
high pulse
Prior art date
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Withdrawn
Application number
KR1020110137636A
Other languages
Korean (ko)
Inventor
이혜영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110137636A priority Critical patent/KR20130070354A/en
Publication of KR20130070354A publication Critical patent/KR20130070354A/en
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
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Abstract

본 발명에 따른 듀티 보정 회로는, 제1코드에 응답해 입력 신호의 듀티를 보정해 출력 신호를 생성하는 제1듀티 보정부; 제2코드에 응답해 상기 출력 신호의 듀티를 보정해 피드백 신호를 생성하는 제2듀티 보정부; 및 상기 피드백 신호의 듀티를 감지해 상기 제1코드를 생성하는 듀티 감지회로를 포함할 수 있다.A duty cycle correction circuit according to the present invention includes a first duty cycle corrector for generating an output signal by correcting a duty of an input signal in response to a first code; A second duty corrector configured to correct a duty of the output signal in response to a second code to generate a feedback signal; And a duty sensing circuit for sensing the duty of the feedback signal to generate the first code.

Description

듀티 보정 회로{DUTY CORRECTION CIRCUIT}Duty Correction Circuit {DUTY CORRECTION CIRCUIT}

본 발명은 신호의 듀티를 보정하는 회로에 관한 것이다.
The present invention relates to a circuit for correcting the duty of a signal.

클럭을 사용하는 시스템에서는 클럭의 듀티가 정확하게 제어되는 것은 매우 중요하다. 클럭의 듀티란 클럭의 하이 펄스(High pulse) 폭 대 로우 펄스(Low pulse) 폭의 비율을 의미한다. 특히 DDR(Double Data Rate) 동기식 메모리장치는 데이터를 스트로브(Strobe)하기 위해 클럭을 사용하는데, 클럭의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기되어 한 클록 주기 동안 연속적으로 두 비트의 데이터가 입/출력되기 때문에, 클럭의 듀티가 50%를 유지하지 못하면 데이터의 마진(Margin)이 확보되지 않아 입/출력되는 데이터가 왜곡될 수 있다. In a clocked system, it is very important that the duty of the clock is accurately controlled. The duty of the clock refers to the ratio of the high pulse width to the low pulse width of the clock. In particular, DDR (Double Data Rate) synchronous memory devices use a clock to strobe data, two bits in succession during one clock period in synchronization with the rising and falling edges of the clock. Since the data of I / O is inputted / outputted, if the duty of the clock does not maintain 50%, the margin of data is not secured and the input / output data may be distorted.

한편, 클럭은 외부의 클럭생성기에서 생성되어 전송선로를 이용하여 내부 회로로 전달된다. 이러한 경우 클럭생성기의 미스매치(Mismatch), 전송과정에서 유입되는 외부잡음(Noise), 전송선로에서의 전기신호의 진폭 감쇄 등에 의해 클럭의 '하이' 펄스 폭과 '로우' 펄스 폭이 상이해져 클럭의 듀티가 왜곡될 가능성이 매우 크다. 이러한 문제를 해결하기 위해 듀티를 보정해줄 수 있는 듀티 보정 회로(DCC: Duty Corrector Circuit)가 사용되고 있다.
On the other hand, the clock is generated in an external clock generator and transferred to an internal circuit using a transmission line. In this case, the 'high' and 'low' pulse widths of the clock are different due to mismatches of the clock generator, external noise introduced during the transmission process, and amplitude attenuation of the electrical signal on the transmission line. The duty of is very likely to be distorted. To solve this problem, a duty corrector circuit (DCC) is used to correct the duty.

도 1은 종래의 듀티 보정 회로를 나타낸 도면이다.1 is a diagram illustrating a conventional duty correction circuit.

도 1에 도시된 듀티 보정 회로는 듀티 보정부(10), 위상 분리부(20) 및 듀티 감지부(30)를 포함한다.The duty cycle correction circuit illustrated in FIG. 1 includes a duty cycle corrector 10, a phase separator 20, and a duty detector 30.

듀티 보정부(10)는 듀티 제어코드(CODE<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 보정하여 출력 클럭(DCLK)을 생성한다. 구체적으로, 듀티 보정부(10)는 듀티 제어코드(CODE<0:N>)가 단계적으로 증가/감소하면 입력 클럭(ICLK)의 하이 펄스 폭을 단계적으로 증가/감소시키도록 설계될 수 있다.The duty cycle corrector 10 corrects the duty of the input clock ICLK in response to the duty control code CODE <0: N> to generate the output clock DCLK. Specifically, the duty cycle corrector 10 may be designed to increase / decrease the high pulse width of the input clock ICLK step by step when the duty control code CODE <0: N> increases / decreases step by step.

위상 분리부(20)는 듀티 보정부(10)로부터 출력되는 출력 클럭(DCLK)을 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)으로 나눈다. 라이징 클럭(RCLK)는 출력 클럭(DCLK)의 '하이' 구간에 '하이'로 활성화되는 클럭이고, 폴링 클럭(FCLK)는 출력 클럭(DCLK)의 '로우' 구간에 '하이'로 활성화되는 클럭이다.The phase separator 20 divides the output clock DCLK output from the duty compensator 10 into a rising clock RCLK and a falling clock FCLK. The rising clock RCLK is a clock that is activated 'high' in the 'high' section of the output clock DCLK, and the polling clock FCLK is a clock that is activated 'high' in the 'low' section of the output clock DCLK. to be.

듀티 감지부(30)는 라이징 클럭(RCLK)의 활성화 구간과 폴링 클럭(FCLK)의 활성화 구간의 크기를 비교하여 듀티를 감지하고, 그 결과에 따라 듀티 제어코드(CODE<0:N>)를 조절하여 듀티 보정부(10)로 출력한다. 구체적으로 듀티 감지부(30)는 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 좁다면 듀티 제어코드(CODE<0:N>)를 업 카운팅하고, 반대로 라이 징클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 넓다면 듀티 제어코드(CODE<0:N>)을 다운 카운팅하도록 설계될 수 있다. 그리고 듀티 감지부(30)는 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일하면 듀티 제어코드(CODE<0:N>)를 더 이상 변경하지 않고 락킹(locking)하도록 설계될 수 있다. 한편, 이하에서는 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭의 차이가 소정의 값 이하라면 라이징 클럭(RCLK)의 하이 펄스폭과 폴링 클럭(FCLK)의 하이 펄스 폭은 동일한 것으로 본다.
The duty detector 30 detects the duty by comparing the size of the activation period of the rising clock RCLK and the activation period of the falling clock FCLK, and detects the duty according to the result. The duty control code CODE <0: N> The output is adjusted to the duty cycle corrector 10. In detail, the duty detector 30 up-counts the duty control code CODE <0: N> when the high pulse width of the rising clock RCLK is smaller than the high pulse width of the falling clock FCLK, and conversely rises. If the high pulse width of the clock RCLK is wider than the high pulse width of the falling clock FCLK, it may be designed to down count the duty control code CODE <0: N>. When the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK are the same, the duty detector 30 does not change the duty control code CODE <0: N> and locks the lock. Can be designed to On the other hand, if the difference between the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK is less than or equal to a predetermined value, the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK will be described below. Is considered to be the same.

도 2는 도 1에 도시된 종래의 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도이다. 설명의 편의를 위해, ① 전송 과정에서 유입된 잡음 등에 의해 입력 클럭(ICLK)의 하이 펄스 폭은 ΔD1만큼 줄어 하이 펄스 폭이 로우 펄스 폭보다 좁은 경우를 가정한다. 그리고 ② 듀티 보정부(10)는 듀티 제어코드(CODE<0:N>)가 단계적으로 증가/감소하면, 입력 클럭(ICLK)의 하이 펄스 폭을 단계적으로 증가/감소시키도록 설계된 경우를 가정하고, ③ 듀티 감지부(30)는 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 좁다면 듀티 제어코드(CODE<0:N>)를 업 카운팅하고, 반대로 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 넓다면 듀티 제어코드(CODE<0:N>)을 다운 카운팅하도록 설계된 경우를 가정한다.FIG. 2 is a timing diagram illustrating a duty correction operation of the conventional duty correction circuit shown in FIG. 1. For convenience of explanation, it is assumed that the high pulse width of the input clock ICLK is reduced by ΔD1 due to noise introduced during the transmission process, such that the high pulse width is narrower than the low pulse width. And (2) when the duty control code CODE <0: N> increases / decreases step by step, it is assumed that the duty correction unit 10 is designed to increase / decrease the high pulse width of the input clock ICLK step by step. , ③ The duty detector 30 up-counts the duty control code CODE <0: N> if the high pulse width of the rising clock RCLK is smaller than the high pulse width of the falling clock FCLK, and vice versa. If the high pulse width of RCLK is wider than the high pulse width of the falling clock FCLK, it is assumed that the duty control code CODE <0: N> is designed to down count.

듀티가 어긋난 입력 클럭(ICLK)이 듀티 보정부(10)에 입력되면, 듀티 보정부(10)는 초기값을 가지는 듀티 제어코드(CODE<0:N>)에 응답해 입력 클럭(ICLK)과 위상이 동일한 출력 클럭(DCLK)을 생성한다. 따라서, 출력 클럭(DCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 더 좁다.When the input clock ICLK whose duty is misaligned is input to the duty cycle corrector 10, the duty cycle corrector 10 is in response to the duty control code CODE <0: N> having an initial value. Generate an output clock DCLK with the same phase. Therefore, the high pulse width of the output clock DCLK is 2 * ΔD1 narrower than the low pulse width.

위상 분리부(20)는 출력 클럭(DCLK)을 라이징 클럭(RCLK)과 폴링 클럭(FCLK)으로 나눈다. 이 때, 라이징 클럭(RCLK)의 하이 펄스 폭은 폴링 클럭(FCLK)의 하이 펄스 폭보다 2*ΔD1 만큼 좁다.The phase separator 20 divides the output clock DCLK into a rising clock RCLK and a falling clock FCLK. At this time, the high pulse width of the rising clock RCLK is 2 * ΔD1 narrower than the high pulse width of the falling clock FCLK.

라이징 클럭(RCLK)과 폴링 클럭(FCLK)이 듀티 감지부(30)에 입력되면, 듀티 감지부(30)는 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭을 비교하여, 그 비교 결과에 따라 듀티 제어코드(CODE<0:N>)를 조절한다. 즉, 듀티 감지부(30)는 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 더 좁으므로 듀티 제어코드(CODE<0:N>)를 업 카운팅하여 듀티 보정부(10)로 출력한다. When the rising clock RCLK and the falling clock FCLK are input to the duty detector 30, the duty detector 30 compares the high pulse width of the rising clock RCLK with the high pulse width of the falling clock FCLK. The duty control code CODE <0: N> is adjusted according to the comparison result. That is, the duty detector 30 up-counts the duty control code CODE <0: N> because the high pulse width of the rising clock RCLK is narrower than the high pulse width of the falling clock FCLK. Output as (10).

듀티 보정부(10)는 입력된 듀티 제어코드(CODE<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 보정한다. 즉, 듀티 보정부(10)는 업 카운팅된 듀티 제어코드(CODE<0:N>)에 응답해 입력 클럭(ICLK)의 하이 펄스 폭을 늘려 출력 클럭(DCLK)을 생성한다. The duty cycle corrector 10 corrects the duty of the input clock ICLK in response to the input duty control codes CODE <0: N>. That is, the duty cycle corrector 10 increases the high pulse width of the input clock ICLK in response to the up counted duty control code CODE <0: N> to generate the output clock DCLK.

그리고 듀티 보정부(10)에 의해 생성된 출력 클럭(DCLK)이 다시 위상 분리부(20)에 입력되고, 출력 클럭(DCLK)의 하이 펄스 폭과 로우 펄스 폭이 동일해질 때까지 상기의 과정이 반복된다.The above process is performed until the output clock DCLK generated by the duty compensator 10 is input to the phase separator 20 again, and the high pulse width and the low pulse width of the output clock DCLK are the same. Is repeated.

출력 클럭(DCLK)의 하이 펄스 폭과 로우 펄스 폭이 동일해지면(즉, 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일해지면), 듀티 감지부(30)는 듀티 제어코드(CODE<0:N>)를 락킹(locking)하여 듀티 제어코드(CODE<0:N>)를 더 이상 변경하지 않는다.When the high pulse width and the low pulse width of the output clock DCLK are the same (that is, when the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK are the same), the duty detector 30 The duty control code CODE <0: N> is locked so that the duty control code CODE <0: N> is no longer changed.

결국, 듀티 보정이 완료되면 도 2에 도시된 바와 같이, 듀티 보정부(10)로부터 하이 펄스 폭과 로우 펄스 폭이 동일한 출력 클럭(DCLK)이 출력된다.
As a result, when the duty cycle correction is completed, as shown in FIG. 2, the output clock DCLK having the same high pulse width and low pulse width is output from the duty cycle corrector 10.

다만, 종래의 듀티 보정 회로로부터 출력된 출력 클럭(DCLK)은 듀티 보정 회로 후단에 존재하는 제어회로, 드라이버 등과 같은 내부 회로를 거치면서 출력 클럭(DCLK)의 듀티가 다시 어긋날 수 있게 된다. 결국, 출력 클럭(DCLK)을 최종적으로 사용하는 회로(이하 '타겟 회로')는 듀티가 어긋난 클럭을 사용하게 되므로 상술한 바와 같이 데이터의 마진이 확보되지 않아 데이터가 왜곡될 수 있는 문제가 있다.
However, the output clock DCLK output from the conventional duty compensating circuit passes through internal circuits, such as a control circuit and a driver, which are located behind the duty compensating circuit, so that the duty of the output clock DCLK may be shifted again. As a result, the circuit that finally uses the output clock DCLK (hereinafter referred to as a “target circuit”) uses a clock having a different duty, and thus has a problem in that data margins are not secured as described above.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 듀티 보정 회로 이후에 발생하는 클럭의 듀티 변화까지 반영하여 클럭의 듀티를 보정하는 듀티 보정 회로를 제공한다.
The present invention has been proposed to solve the above problem, and provides a duty correction circuit for correcting the duty of the clock by reflecting the duty change of the clock occurring after the duty correction circuit.

본 발명에 따른 듀티 보정 회로는, 제1코드에 응답해 입력 신호의 듀티를 보정해 출력 신호를 생성하는 제1듀티 보정부; 제2코드에 응답해 상기 출력 신호의 듀티를 보정해 피드백 신호를 생성하는 제2듀티 보정부; 및 상기 피드백 신호의 듀티를 감지해 상기 제1코드를 생성하는 듀티 감지회로를 포함할 수 있다.A duty cycle correction circuit according to the present invention includes a first duty cycle corrector for generating an output signal by correcting a duty of an input signal in response to a first code; A second duty corrector configured to correct a duty of the output signal in response to a second code to generate a feedback signal; And a duty sensing circuit for sensing the duty of the feedback signal to generate the first code.

또한, 본 발명에 따른 듀티 보정 회로는, 제1코드에 응답해 입력 신호의 듀티를 보정해 제1출력 신호를 생성하는 제1듀티 보정부; 상기 제1출력 신호의 듀티를 감지해 상기 제1코드를 생성하는 듀티 감지회로; 및 제2코드에 응답해 상기 제1출력 신호의 듀티를 보정해 제2출력 신호를 생성하는 제2듀티 보정부를 포함할 수 있다.
In addition, the duty cycle correction circuit according to the present invention includes a first duty cycle corrector for generating a first output signal by correcting the duty of the input signal in response to the first code; A duty sensing circuit for sensing the duty of the first output signal to generate the first code; And a second duty compensator configured to correct the duty of the first output signal in response to a second code to generate a second output signal.

본 발명의 실시예에 따르면, 듀티 보정 회로 이후에 클럭의 듀티변화가 발생하더라도 클럭의 듀티가 50%로 유지되므로 데이터 마진을 안정적으로 확보할 수 있다.According to the exemplary embodiment of the present invention, even when the duty change of the clock occurs after the duty correction circuit, the duty of the clock is maintained at 50%, thereby ensuring stable data margin.

또한, 본 발명의 일실시예에 따르면, 제2듀티 보정부를 피드백 패스(feedback path)에 위치시킴으로써 듀티 보정 회로의 외부로 클럭이 전달되는 시간이 지연되지 않고, 듀티 보정 완료 후에 피드백 패스를 오프(off)시키는 경우에 제2듀티 보정부도 함께 오프시킬 수 있어 전류 소모를 줄일 수 있다.
In addition, according to an embodiment of the present invention, by placing the second duty cycle corrector in the feedback path, the time for which the clock is transmitted to the outside of the duty cycle correction circuit is not delayed, and the feedback path is turned off after the duty cycle is completed. In the case of turning off, the second duty compensator may also be turned off, thereby reducing current consumption.

도 1은 종래의 듀티 보정 회로를 나타낸 도면.
도 2는 도 1에 도시된 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도.
도 3은 본 발명의 일실시예에 따른 듀티 보정 회로를 나타낸 도면.
도 4a는 제2코드(CODE2<0:N>)가 입력되지 않은 경우에 도 3에 도시된 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도.
도 4b는 제2코드(CODE2<0:N>)가 입력된 경우에 도 3에 도시된 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도.
도 5은 본 발명의 다른 실시예에 따른 듀티 보정 회로를 나타낸 도면.
도 6a는 제2코드(CODE2<0:N>)가 입력되지 않은 경우에 도 5에 도시된 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도.
도 6b는 제2코드(CODE2<0:N>)가 입력된 경우에 도 5에 도시된 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도.1 is a view showing a conventional duty correction circuit.
FIG. 2 is a timing diagram illustrating a duty correction operation of the duty cycle correction circuit shown in FIG. 1. FIG.
3 illustrates a duty cycle correction circuit in accordance with an embodiment of the present invention.
Fig. 4A is a timing diagram showing the duty correction operation of the duty cycle correction circuit shown in Fig. 3 when the second code CODE2 <0: N> is not input.
FIG. 4B is a timing diagram showing the duty correction operation of the duty cycle correction circuit shown in FIG. 3 when the second code CODE2 <0: N> is input; FIG.
5 illustrates a duty cycle correction circuit in accordance with another embodiment of the present invention.
FIG. 6A is a timing diagram showing a duty correction operation of the duty cycle correction circuit shown in FIG. 5 when the second code CODE2 <0: N> is not input. FIG.
FIG. 6B is a timing diagram illustrating a duty correction operation of the duty cycle correction circuit shown in FIG. 5 when the second code CODE2 <0: N> is input. FIG.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 3은 본 발명의 일실시예에 따른 듀티 보정 회로를 나타낸 도면이다. 3 is a diagram illustrating a duty cycle correction circuit according to an exemplary embodiment of the present invention.

듀티 보정 회로는 제1듀티 보정부(100), 제2듀티 보정부(200) 및 듀티 감지회로(300)를 포함할 수 있다.The duty cycle correction circuit may include a first duty cycle corrector 100, a second duty cycle corrector 200, and a duty detection circuit 300.

제1듀티 보정부(100)는 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 보정해 출력 클럭(DCLK)를 생성한다. 즉, 입력 클럭(ICLK)이 제1듀티 보정부(100)로 전송되는 과정에서 외부잡음(noise), 신호의 진폭 감쇄 등에 의해 입력 클럭(ICLK)의 듀티가 왜곡될 수 있는데, 제1듀티 보정부(100)는 듀티 보정 회로 전단에서 발생하는 이러한 입력 클럭(ICLK)의 듀티 왜곡을 제1코드(CODE1<0:N>)에 응답해 보정한다. 이하에서는 설명의 편의를 위해 듀티 보정 회로 전단에서 발생하는 클럭의 듀티 왜곡을 '제1듀티 왜곡'이라고 한다. The first duty compensator 100 corrects the duty of the input clock ICLK in response to the first code CODE1 <0: N> to generate the output clock DCLK. That is, the duty of the input clock ICLK may be distorted due to external noise, attenuation of the amplitude of the signal, etc. while the input clock ICLK is transmitted to the first duty compensator 100. The step 100 corrects the duty distortion of this input clock ICLK occurring in the front of the duty cycle correction circuit in response to the first code CODE1 <0: N>. Hereinafter, for convenience of description, the duty distortion of the clock generated at the front end of the duty cycle correction circuit is referred to as 'first duty distortion'.

한편, 제1듀티 보정부(100)는 입력 클럭(ICLK)의 슬루율(slew rate)을 조절하여 듀티를 보정하는 방식 또는 입력 클럭(ICLK)의 전체적인 전압 레벨을 높이거나 낮추어 듀티를 보정하는 방식 등 다양한 방식으로 설계될 수 있다. 예를 들어, 제1듀티 보정부(100)가 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 전체적인 전압 레벨을 조절함으로써 입력 클럭(ICLK)의 듀티를 보정하도록 설계된 경우에는, 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 전체적인 전압 레벨이 높아지면 입력 클럭(ICLK)의 하이 펄스 폭이 늘어나고(로우 펄스 폭이 줄어들고), 반대로 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 전체적인 전압 레벨이 낮아지면 입력 클럭(ICLK)의 하이 펄스 폭이 줄어들게 된다(로우 펄스 폭이 늘어나게 된다). Meanwhile, the first duty compensator 100 adjusts the duty by adjusting a slew rate of the input clock ICLK or a method of correcting the duty by increasing or decreasing the overall voltage level of the input clock ICLK. It can be designed in a variety of ways. For example, the first duty compensator 100 is designed to correct the duty of the input clock ICLK by adjusting the overall voltage level of the input clock ICLK in response to the first code CODE1 <0: N>. In this case, when the overall voltage level of the input clock ICLK increases in response to the first code CODE1 <0: N>, the high pulse width of the input clock ICLK increases (low pulse width decreases), and conversely, When the overall voltage level of the input clock ICLK is lowered in response to one code CODE1 <0: N>, the high pulse width of the input clock ICLK is reduced (the low pulse width is increased).

그리고 제1듀티 보정부(100)가 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 슬루율(slew rate)을 조절함으로써 입력 클럭(ICLK)의 듀티를 보정하도록 설계된 경우에는, 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 슬루율이 높아지면 입력 클럭(ICLK)의 하이 펄스 폭이 늘어나고(로우 펄스 폭이 줄어들고), 반대로 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 슬루율이 낮아지면 입력 클럭(ICLK)의 하이 펄스 폭이 줄어들게 된다(로우 펄스 폭이 늘어나게 된다).The first duty compensator 100 is designed to correct the duty of the input clock ICLK by adjusting the slew rate of the input clock ICLK in response to the first code CODE1 <0: N>. In this case, when the slew rate of the input clock ICLK increases in response to the first code CODE1 <0: N>, the high pulse width of the input clock ICLK increases (low pulse width decreases), and conversely, the first When the slew rate of the input clock ICLK decreases in response to the code CODE1 <0: N>, the high pulse width of the input clock ICLK is reduced (the low pulse width is increased).

한편, 제1듀티 보정부(100)는 제1코드(CODE1<0:N>)가 단계적으로 증가/감소하면, 입력 클럭(ICLK)의 하이 펄스 폭을 단계적으로 증가/감소시키도록 설계될 수 있다. 또는, 제1듀티 보정부(100)는 제1코드(CODE1<0:N>)가 단계적으로 증가/감소하면, 입력 클럭(ICLK)의 로우 펄스 폭을 단계적으로 증가/감소시키도록 설계될 수 있다. Meanwhile, when the first code CODE1 <0: N> increases / decreases step by step, the first duty compensator 100 may be designed to increase / decrease the high pulse width of the input clock ICLK step by step. have. Alternatively, the first duty compensator 100 may be designed to increase / decrease the low pulse width of the input clock ICLK step by step when the first code CODE1 <0: N> is gradually increased / decreased. have.

제2듀티 보정부(200)는 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 듀티를 보정해 피드백 클럭(FBCLK)를 생성한다. 구체적으로 제2듀티 보정부(200)는 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 하이 펄스 폭을 증가/감소시키도록 설계될 수 있다. 또는, 제2듀티 보정부(200)는 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 로우 펄스 폭을 증가/감소시키도록 설계될 수 있다. 여기서 제2코드(CODE2<0:N>)는 출력 클럭(DCLK)의 듀티 변화에 응답하여 생성된 코드로써 외부에서 입력되는 코드일 수 있다. 구체적으로 출력 클럭(DCLK)이 듀티 보정 회로에 의해 듀티가 50%로 보정되더라도, 출력 클럭(DCLK)이 듀티 보정 회로 후단에 존재하는 드라이버, 제어회로 등과 같은 내부회로를 거치면서 유입되는 잡음, 신호의 진폭 감쇄 등에 의해 출력 클럭(DCLK)의 듀티가 다시 어긋날 수 있다. 제2코드(CODE2<0:N>)는 듀티 보정 회로 후단에서 발생하는 출력 클럭(DCLK)의 이러한 듀티 변화를 반영하여 생성된 외부 입력코드일 수 있다. 이하에서는 설명의 편의를 위해, 듀티 보정 회로 후단에서 발생하는 클럭의 듀티 왜곡을 '제2듀티 왜곡'이라고 한다. The second duty compensator 200 corrects the duty of the output clock DCLK in response to the second code CODE2 <0: N> to generate the feedback clock FBCLK. In detail, the second duty compensator 200 may be designed to increase / decrease the high pulse width of the output clock DCLK in response to the second code CODE2 <0: N>. Alternatively, the second duty compensator 200 may be designed to increase / decrease the low pulse width of the output clock DCLK in response to the second code CODE2 <0: N>. Here, the second code CODE2 <0: N> is a code generated in response to the duty change of the output clock DCLK and may be an externally input code. In detail, even if the output clock DCLK is corrected to 50% duty by the duty correction circuit, noise and a signal that flows through the internal circuits such as a driver and a control circuit that exist after the duty correction circuit are present. The duty of the output clock DCLK may be shifted again due to amplitude attenuation or the like. The second code CODE2 <0: N> may be an external input code generated by reflecting such a change in the duty of the output clock DCLK generated after the duty cycle correction circuit. Hereinafter, for convenience of description, the duty distortion of the clock generated after the duty cycle correction circuit is referred to as a 'second duty distortion'.

제2듀티 보정부(200)는 상술한 제1듀티 보정부(100)처럼 출력 클럭(DCLK)의 슬루율(slew rate)을 조절하여 듀티를 보정하는 방식 또는 출력 클럭(DCLK)의 전체적인 전압 레벨을 높이거나 낮추어 듀티를 보정하는 방식 등 다양한 방식으로 설계될 수 있다. 한편, 제2듀티 보정부(200)는 모드신호(MODE)에 응답해 듀티 보정 동작을 수행하도록 설계될 수 있다. 여기서 모드신호(MODE)는 보정 모드(correction mode) 및 노멀 모드(normal mode)를 나타내는 신호로써, 구체적으로 모드신호(MODE)가 하이 레벨이면 보정 모드(correction mode)를 나타내고, 모드신호(MODE)가 로우 레벨이면 노멀 모드(normal mode)를 나타내도록 설계될 수 있다. 즉, 제2듀티 보정부(200)는 보정 모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 상술한 듀티 보정 동작을 수행하고, 노멀 모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 듀티 보정 동작을 수행하지 않도록 설계될 수 있다.The second duty compensator 200 adjusts the slew rate of the output clock DCLK like the first duty compensator 100 described above to correct the duty or the overall voltage level of the output clock DCLK. It can be designed in various ways, such as by increasing or decreasing the value to compensate for the duty. The second duty compensator 200 may be designed to perform a duty compensating operation in response to the mode signal MODE. The mode signal MODE is a signal indicating a correction mode and a normal mode. Specifically, the mode signal MODE indicates a correction mode when the mode signal MODE is at a high level, and the mode signal MODE. If is low level can be designed to indicate the normal mode (normal mode). That is, the second duty compensator 200 performs the above-described duty correction operation in the correction mode (when the mode signal MODE is high level), and in the normal mode (the mode signal MODE is low level). May be designed to not perform a duty correction operation.

듀티 감지회로(300)는 피드백 클럭(FBCLK)의 듀티를 감지해 제1코드(CODE1<0:N>)를 생성한다. 구체적으로, 듀티 감지회로(300)는 피드백 클럭(FBCLK)의 하이 펄스 폭과 로우 펄스 폭의 차이를 감지하여 그 결과에 따라 제1코드(CODE1<0:N>)를 조절하도록 설계될 수 있다. 한편, 듀티 감지회로(300)는 모드신호(MODE)에 응답해 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행하도록 설계될 수 있다. 구체적으로 듀티 감지회로(300)는 보정 모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행하고, 노멀 모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 제1코드(CODE1<0:N>)를 변경하지 않고 출력하도록 설계될 수 있다. The duty detection circuit 300 detects the duty of the feedback clock FBCLK and generates a first code CODE1 <0: N>. In detail, the duty detection circuit 300 may be designed to detect a difference between the high pulse width and the low pulse width of the feedback clock FBCLK and adjust the first code CODE1 <0: N> according to the result. . The duty detection circuit 300 may be designed to perform a duty detection and a first code CODE1 <0: N> generation in response to the mode signal MODE. In detail, the duty detection circuit 300 performs a duty detection and a first code CODE1 <0: N> generation operation in a correction mode (when the mode signal MODE is at a high level), and in a normal mode. (When the mode signal MODE is at a low level), the first code CODE1 <0: N> may be designed to be output without changing.

도 3에서는 설명의 편의를 위해 듀티 감지회로(300)의 일실시예로써, 듀티 감지회로(300)가 위상 분리부(310) 및 듀티 감지부(350)를 포함하는 경우를 예시하였다.3 illustrates a case in which the duty detection circuit 300 includes a phase separation unit 310 and a duty detection unit 350 as an embodiment of the duty detection circuit 300 for convenience of description.

위상 분리부(310)는 제2듀티 보정부(200)로부터 출력된 피드백 클럭(FBCLK)을 라이징 클럭(FB_RCLK) 및 폴링 클럭(FB_FCLK)으로 나눈다. 여기서 라이징 클럭(FB_RCLK)은 피드백 클럭(FBCLK)의 하이 구간에서 활성화되는 클럭이고, 폴링 클럭(FB_FCLK)은 피드백 클럭(FBCLK)의 로우 구간에서 활성화되는 클럭이다.The phase separator 310 divides the feedback clock FBCLK output from the second duty compensator 200 into a rising clock FB_RCLK and a falling clock FB_FCLK. Here, the rising clock FB_RCLK is a clock that is activated in the high period of the feedback clock FBCLK, and the falling clock FB_FCLK is a clock that is activated in the low period of the feedback clock FBCLK.

듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭의 크기를 비교하여 그 비교결과에 따라 제1코드(CODE1<0:N>)를 조절하여 듀티 보정부(100)로 출력한다. 구체적으로 듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 좁다면 제1코드(CODE1<0:N>)를 업 카운팅하고, 반대로 라이 징클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 넓다면 제1코드(CODE1<0:N>)을 다운 카운팅하도록 설계될 수 있다. 그리고 듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭이 동일하다면 제1코드(CODE1<0:N>)를 더 이상 변경하지 않고 락킹하도록 설계될 수 있다. 한편, 듀티 감지부(350)는 모드신호(MODE)에 응답해 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행하도록 설계될 수 있다. 구체적으로 듀티 감지부(350)는 보정 모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행하고, 노멀 모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 제1코드(CODE1<0:N>)를 변경하지 않고 출력하도록 설계될 수 있다.
The duty detector 350 compares the magnitude of the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK and adjusts the first code CODE1 <0: N> according to the comparison result. Output to duty correction unit 100. In detail, the duty detector 350 up counts the first code CODE1 <0: N> if the high pulse width of the rising clock FB_RCLK is smaller than the high pulse width of the falling clock FB_FCLK, and conversely, If the high pulse width of the clock FB_RCLK is wider than the high pulse width of the falling clock FB_FCLK, the first code CODE1 <0: N> may be designed to down count. If the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK are the same, the duty detector 350 is designed to lock the first code CODE1 <0: N> without changing it. Can be. The duty detector 350 may be designed to perform a duty detection and a first code CODE1 <0: N> generation in response to the mode signal MODE. In detail, the duty detector 350 performs a duty detection and a first code CODE1 <0: N> generation operation in a correction mode (when the mode signal MODE is at a high level), and in a normal mode. (When the mode signal MODE is at a low level), the first code CODE1 <0: N> may be designed to be output without changing.

도 3에 도시된 듀티 보정 회로의 전체 동작을 설명한다. The overall operation of the duty cycle correction circuit shown in FIG. 3 will be described.

먼저, 노멀 모드인 경우(모드 신호(MODE)가 로우 레벨인 경우)에 듀티 보정 회로의 동작을 설명한다. 노멀 모드인 경우(모드 신호(MODE)가 로우 레벨인 경우)에 제2듀티 보정부(200)는 동작하지 않는다. 그리고, 듀티 감지회로(300)는 제1코드(CODE1<0:N>)를 변경하지 않고 출력한다. 제1듀티 보정부(100)는 고정된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 조절하여 출력 클럭(DCLK)을 생성한다.
First, the operation of the duty cycle correction circuit in the normal mode (when the mode signal MODE is at a low level) will be described. In the normal mode (when the mode signal MODE is at a low level), the second duty cycle corrector 200 does not operate. The duty detection circuit 300 outputs the first code CODE1 <0: N> without changing it. The first duty compensator 100 adjusts the duty of the input clock ICLK in response to the fixed first code CODE1 <0: N> to generate the output clock DCLK.

이제, 도 4a 및 도 4b와 함께 보정 모드인 경우(모드 신호(MODE)가 하이 레벨인 경우)에 도 3에 도시된 듀티 보정 회로의 듀티 보정 동작을 설명한다. 이하에서는 설명의 편의를 위해, ① 입력 클럭(ICLK)은 제1듀티 왜곡에 의해 하이 펄스 폭이 ΔD1 만큼 줄어 하이 펄스 폭이 로우 펄스 폭보다 좁고, ② 출력 클럭(DCLK)은 제2듀티 왜곡에 의해 하이 펄스 폭이 ΔD2 만큼 줄어드는 경우를 가정한다. 그리고 ③ 제1듀티 보정부(100)는 제1코드(CODE1<0:N>)가 단계적으로 증가/감소하면 입력 클럭(ICLK)의 하이 펄스 폭을 단계적으로 증가/감소시키고, 제2듀티 보정부(200)는 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 하이 펄스 폭을 증가/감소시키도록 설계된 경우를 가정한다. 그리고 ④ 듀티 감지회로(300)의 듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 좁다면 제1코드(CODE1<0:N>)를 업 카운팅하고, 반대로 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 넓다면 제1코드(CODE1<0:N>)을 다운 카운팅하도록 설계된 경우를 가정한다. 4A and 4B, the duty correction operation of the duty correction circuit shown in FIG. 3 in the correction mode (when the mode signal MODE is at a high level) will be described. In the following description, for convenience of description, the input clock ICLK decreases the high pulse width by ΔD1 due to the first duty distortion, and the high pulse width is narrower than the low pulse width. Assume a case where the high pulse width is reduced by ΔD2. If the first code CODE1 <0: N> is increased / decreased step by step, the first duty compensator 100 increases / decreases the high pulse width of the input clock ICLK step by step, It is assumed that the step 200 is designed to increase / decrease the high pulse width of the output clock DCLK in response to the second code CODE2 <0: N>. If the high pulse width of the rising clock FB_RCLK is smaller than the high pulse width of the falling clock FB_FCLK, the duty detection unit 350 of the duty detection circuit 300 selects the first code CODE1 <0: N>. If the high pulse width of the rising clock FB_RCLK is wider than the high pulse width of the falling clock FB_FCLK, it is assumed that the first code CODE1 <0: N> is down counted.

도 4a는 보정모드(모드 신호(MODE)가 하이 레벨인 경우)에서 제2코드(CODE2<0:N>)가 외부에서 입력되지 않은 경우(제2듀티 보정부(200)가 출력클럭(DCLK)의 듀티를 보정하지 않고 출력하는 경우)에 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도이다. 4A shows that when the second code CODE2 <0: N> is not externally input in the correction mode (when the mode signal MODE is at a high level) (the second duty corrector 200 outputs the output clock DCLK). Is a timing diagram showing the duty correction operation of the duty cycle correction circuit in the case of outputting without the duty cycle).

듀티 보정 초기 단계에서는 제1듀티 보정부(100)에 입력되는 제1코드(CODE1<0:N>)는 초기값을 가지므로, 제1듀티 보정부(100)는 입력 클럭(ICLK)와 위상이 동일한 출력 클럭(DCLK)를 생성한다. 즉, 출력 클럭(DCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다.In the initial duty correction stage, since the first code CODE1 <0: N> input to the first duty cycle corrector 100 has an initial value, the first duty cycle corrector 100 is in phase with the input clock ICLK. This same output clock DCLK is generated. That is, the high pulse width of the output clock DCLK is 2 * ΔD1 narrower than the low pulse width.

제2듀티 보정부(200)는 하이 레벨의 모드 신호(MODE)에 응답해 출력 클럭(DCLK)의 듀티 보정 동작을 수행한다. 구체적으로, 제2듀티 보정부(200)는 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 듀티를 보정하는데, 제2코드(CODE2<0:2>)가 외부에서 입력되지 않았으므로 출력 클럭(DCLK)과 위상이 동일한 피드백 클럭(FBCLK)를 생성한다. 따라서, 피드백 클럭(FBCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다.The second duty compensator 200 performs a duty compensating operation of the output clock DCLK in response to the high level mode signal MODE. In detail, the second duty compensator 200 corrects the duty of the output clock DCLK in response to the second code CODE2 <0: N>, and the second code CODE2 <0: 2> is external. Since it is not input from, it generates a feedback clock FBCLK in phase with the output clock DCLK. Therefore, the high pulse width of the feedback clock FBCLK is 2 * ΔD1 narrower than the low pulse width.

그리고 듀티 감지회로(300)의 위상 분리부(310)는 입력된 피드백 클럭(FBCLK)를 라이징 클럭(FB_RCLK)와 폴링 클럭(FB_FCLK)로 나눈다. 라이징 클럭(FB_RCLK)은 하이 펄스 펄스 폭이 로우 펄스 펄스 폭보다 2*ΔD1만큼 더 좁고, 폴링 클럭(FB_FCLK)은 하이 펄스 펄스 폭이 로우 펄스 펄스 폭보다 2*ΔD1만큼 더 넓다.The phase separator 310 of the duty detection circuit 300 divides the input feedback clock FBCLK into a rising clock FB_RCLK and a falling clock FB_FCLK. The rising clock FB_RCLK has a high pulse pulse width that is 2 * ΔD1 narrower than the low pulse pulse width, and the falling clock FB_FCLK has a high pulse pulse width that is 2 * ΔD1 wider than the low pulse pulse width.

그리고 듀티 감지회로(300)의 듀티 감지부(350)는 하이 레벨의 모드 신호(MODE)에 응답해 피드백 클럭(FBCLK)의 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행한다. 구체적으로, 듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭을 비교하여, 그 결과에 따라 제1코드(CODE1<0:N>)를 조절한다. 즉, 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 더 좁으므로, 듀티 감지부(350)는 제1코드(CODE1<0:N>)을 업 카운팅하여 제1듀티 보정부(100)로 출력한다.The duty detection unit 350 of the duty detection circuit 300 performs a duty detection of the feedback clock FBCLK and a first code CODE1 <0: N> in response to the high level mode signal MODE. do. Specifically, the duty detector 350 compares the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK and adjusts the first code CODE1 <0: N> according to the result. do. That is, since the high pulse width of the rising clock FB_RCLK is narrower than the high pulse width of the falling clock FB_FCLK, the duty detector 350 up-counts the first code CODE1 <0: N> to generate the first pulse. Output to duty correction unit 100.

듀티 감지부(350)로부터 출력된 제1코드(CODE1<0:N>)가 제1듀티 보정부(100)에 입력되면, 제1듀티 보정부(100)는 업 카운팅된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 하이 펄스 폭을 늘려 출력 클럭(DCLK)을 생성한다.When the first code CODE1 <0: N> output from the duty detector 350 is input to the first duty compensator 100, the first duty compensator 100 may count up the first code CODE1. <0: N>) increases the high pulse width of the input clock ICLK to generate the output clock DCLK.

그리고 제1듀티 보정부(100)에 의해 생성된 출력 클럭(DCLK)이 제2듀티 보정부(200)에 입력되고, 상술한 듀티 보정 과정은 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭이 동일해질 때까지 반복된다.In addition, the output clock DCLK generated by the first duty compensator 100 is input to the second duty compensator 200. The above-described duty compensation process includes a high pulse width and a falling clock of the rising clock FB_RCLK. The high pulse width of FB_FCLK) is repeated until the same.

라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭이 동일해지면 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 더 이상 변경시키지 않고 락킹(locking)한다. When the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK are the same, the duty detector 350 locks without changing the first code CODE1 <0: N> any more. do.

결국, 듀티 보정이 완료되면 도 4a에 도시된 바와 같이, 입력 클럭(ICLK)의 하이 펄스 폭은 ΔD1만큼 더 늘어나도록 조절되어 하이 펄스 폭과 로우 펄스 폭이 동일한 출력 클럭(DCLK)이 생성된다.
As a result, when the duty cycle correction is completed, as shown in FIG. 4A, the high pulse width of the input clock ICLK is adjusted to increase by ΔD1 to generate an output clock DCLK having the same high pulse width and low pulse width.

이제 도 4b와 함께 보정모드(모드 신호(MODE)가 하이 레벨인 경우)에서 제2코드(CODE2<0:N>)가 외부에서 입력된 경우(제2듀티 보정부(200)가 출력클럭(DCLK)의 듀티를 보정하는 경우)의 듀티 보정 회로의 듀티 보정 동작을 설명한다. 설명의 편의를 위해, 제2코드(CODE2<0:N>)는 제2듀티 왜곡에 의해 출력 클럭(DCLK)의 하이 펄스 폭이 ΔD2 만큼 줄어드는 것을 반영하여 생성된 코드라고 가정한다. Now, when the second code CODE2 <0: N> is externally input in the correction mode (when the mode signal MODE is at the high level) together with FIG. 4B, the second duty compensator 200 outputs the output clock ( The duty cycle correcting operation of the duty cycle correction circuit in the case of correcting the duty of DCLK) will be described. For convenience of description, it is assumed that the second code CODE2 <0: N> is generated by reflecting that the high pulse width of the output clock DCLK is reduced by ΔD2 due to the second duty distortion.

듀티 보정 초기 단계에서는 제1듀티 보정부(100)에 입력되는 제1코드(CODE1<0:N>)는 초기값을 가지므로, 제1듀티 보정부(100)는 입력 클럭(ICLK)와 위상이 동일한 출력 클럭(DCLK)를 생성한다. 즉, 출력 클럭(DCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다.In the initial duty correction stage, since the first code CODE1 <0: N> input to the first duty cycle corrector 100 has an initial value, the first duty cycle corrector 100 is in phase with the input clock ICLK. This same output clock DCLK is generated. That is, the high pulse width of the output clock DCLK is 2 * ΔD1 narrower than the low pulse width.

제2듀티 보정부(200)는 하이 레벨의 모드 신호(MODE)에 응답해 출력 클럭(DCLK)의 듀티 보정 동작을 수행한다. 구체적으로, 외부에서 입력된 제2코드(CODE2<0:N>)에 응답해 출력 클럭(DCLK)의 하이 펄스 폭을 ΔD2만큼 줄인다. 따라서, 제2듀티 보정부(200)에 의해 생성되는 피드백 클럭(FBCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*(ΔD1+ΔD2) 만큼 좁다.The second duty compensator 200 performs a duty compensating operation of the output clock DCLK in response to the high level mode signal MODE. Specifically, the high pulse width of the output clock DCLK is reduced by ΔD2 in response to the externally input second code CODE2 <0: N>. Therefore, the high pulse width of the feedback clock FBCLK generated by the second duty compensator 200 is 2 * (ΔD1 + ΔD2) narrower than the low pulse width.

그리고 피드백 클럭(FBCLK)이 위상 분리부(310)에 입력되면, 위상 분리부(310)는 피드백 클럭(FBCLK)을 라이징 클럭(FB_RCLK) 및 폴링 클럭(FB_FCLK)로 나눈다. 라이징 클럭(FB_RCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*(ΔD1+ΔD2) 만큼 좁다. 그리고 폴링 클럭(FB_FCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*(ΔD1+ΔD2) 만큼 넓다.When the feedback clock FBCLK is input to the phase separator 310, the phase separator 310 divides the feedback clock FBCLK into a rising clock FB_RCLK and a falling clock FB_FCLK. The high pulse width of the rising clock FB_RCLK is 2 * (ΔD1 + ΔD2) narrower than the low pulse width. The high pulse width of the falling clock FB_FCLK is 2 * (ΔD1 + ΔD2) wider than the low pulse width.

그리고 듀티 감지부(350)는 하이 레벨의 모드 신호(MODE)에 응답해 피드백 클럭(FBCLK)의 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행한다. 구체적으로 듀치 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭을 비교하여, 그 결과에 따라 제1코드(CODE1<0:N>)를 조절한다. 결국, 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 좁으므로 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 업 카운팅하여 제1듀티 보정부(100)로 출력한다.The duty detector 350 performs duty detection of the feedback clock FBCLK and generation of the first code CODE1 <0: N> in response to the high level mode signal MODE. In detail, the duty detector 350 compares the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK and adjusts the first code CODE1 <0: N> according to the result. . As a result, since the high pulse width of the rising clock FB_RCLK is smaller than the high pulse width of the falling clock FB_FCLK, the duty detector 350 up counts the first code CODE1 <0: N> to determine the first duty compensation. Output to the government (100).

듀티 감지부(350)에서 출력된 제1코드(CODE1<0:N>)가 제1듀티 보정부(100)에 입력되면, 제1듀티 보정부(100)는 업 카운팅된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 하이 펄스 폭을 늘려 출력 클럭(DCLK)을 생성한다. When the first code CODE1 <0: N> output from the duty detector 350 is input to the first duty compensator 100, the first duty compensator 100 may be an up counted first code CODE1. <0: N>) increases the high pulse width of the input clock ICLK to generate the output clock DCLK.

그리고 제1듀티 보정부(100)에 의해 생성된 출력 클럭(DCLK)은 다시 제2듀티 보정부(200)에 입력되고, 라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭이 동일해질 때까지 상술한 듀티 보정 과정이 반복된다.The output clock DCLK generated by the first duty compensator 100 is input to the second duty compensator 200 again, and the high pulse width of the rising clock FB_RCLK and the high pulse of the falling clock FB_FCLK are output. The duty correction process described above is repeated until the widths are the same.

라이징 클럭(FB_RCLK)의 하이 펄스 폭과 폴링 클럭(FB_FCLK)의 하이 펄스 폭이 동일해지면 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 더 이상 변경시키지 않고 락킹(locking)한다. When the high pulse width of the rising clock FB_RCLK and the high pulse width of the falling clock FB_FCLK are the same, the duty detector 350 locks without changing the first code CODE1 <0: N> any more. do.

결국, 듀티 보정이 완료되면 도 4b에 도시된 바와 같이, 입력 클럭(ICLK)의 하이 펄스 폭은 (ΔD1+ΔD2)만큼 더 늘어나도록 조절되어 하이 펄스 폭이 로우 펄스 폭보다 2*ΔD2 만큼 더 넓은 출력 클럭(DCLK)이 생성된다. As a result, when the duty cycle correction is completed, as shown in FIG. 4B, the high pulse width of the input clock ICLK is adjusted to increase by (ΔD1 + ΔD2) so that the high pulse width is 2 * ΔD2 wider than the low pulse width. The output clock DCLK is generated.

따라서, 출력 클럭(DCLK)이 듀티 보정 회로 이후에 존재하는 드라이버, 제어회로 등을 거쳐 타겟 회로에 전달되는 과정에서 출력 클럭(DCLK)의 하이 펄스 폭이 ΔD2만큼 좁아지는 제2듀티 왜곡이 발생하더라도, 이미 듀티 보정 과정에서 제2듀티 왜곡까지 반영하여 입력 클럭(ICLK)의 듀티를 보정해 출력 클럭(DCLK)을 생성하였으므로, 타겟 회로에는 듀티가 50%인 출력 클럭(DCLK)이 입력되게 된다.
Therefore, even when a second duty distortion occurs in which the high pulse width of the output clock DCLK is narrowed by ΔD2 while the output clock DCLK is transmitted to the target circuit through a driver, a control circuit, and the like that exist after the duty correction circuit. Since the duty cycle of the input clock ICLK is corrected to generate the output clock DCLK by reflecting the second duty distortion during the duty cycle correction process, the output clock DCLK having a 50% duty is input to the target circuit.

도 5는 본 발명의 다른 실시예에 따른 듀티 보정 회로를 나타낸 도면이다. 5 is a diagram illustrating a duty cycle correction circuit according to another exemplary embodiment of the present invention.

듀티 보정 회로는 제1듀티 보정부(100), 듀티 감지회로(300) 및 제2듀티 보정부(250)를 포함할 수 있다. 도 5에 도시된 듀티 보정 회로는 제2듀티 보정부(250)가 '클럭이 듀티 보정 회로의 외부로 전달되는 패스(path)'에 위치한다는 점에서, 제2듀티 보정부(200)가 '피드백 패스(feedback path)'에 위치하는 도 3에 도시된 듀티 보정 회로와 차이가 있다. The duty cycle correction circuit may include a first duty cycle corrector 100, a duty detection circuit 300, and a second duty cycle corrector 250. The duty cycle correcting circuit illustrated in FIG. 5 has the second duty cycle correcting unit 250 positioned at a 'path through which the clock is transmitted to the outside of the duty cycle correcting circuit'. There is a difference from the duty cycle correction circuit shown in FIG. 3 located at the 'feedback path'.

제1듀티 보정부(100)는 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 보정해 제1출력 클럭(DCLK1)를 생성한다. 제1듀티 보정부(100)는 도 3과 함께 상술한 제1듀티 보정부(100)와 구성 및 동작 원리가 유사하다.The first duty compensator 100 corrects the duty of the input clock ICLK in response to the first code CODE1 <0: N> to generate the first output clock DCLK1. The first duty compensator 100 is similar in configuration and operation to the first duty compensator 100 described above with reference to FIG. 3.

듀티 감지회로(300)는 제1출력 클럭(DCLK1)의 듀티를 감지해 제1코드(CODE1<0:N>)를 생성한다. 구체적으로, 듀티 감지회로(300)는 제1출력 클럭(DCLK1)의 하이 펄스 폭과 로우 펄스 폭의 차이를 감지하여 그 결과에 따라 제1코드(CODE1<0:N>)를 조절하도록 설계될 수 있다. 도 5에서는 설명의 편의를 위해 듀티 감지회로(300)의 일실시예로써, 듀티 감지회로(300)가 위상 분리부(310) 및 듀티 감지부(350)를 포함하는 경우를 예시하였다. 도 5에 도시된 듀티 감지회로(300)는 피드백 클럭(FBCLK) 대신에 제1출력 클럭(DCLK1)의 듀티를 감지한다는 점만 다를 뿐, 도 3과 함께 상술한 듀티 감지회로(300)와 구성 및 동작이 유사하다.The duty detection circuit 300 detects the duty of the first output clock DCLK1 and generates a first code CODE1 <0: N>. Specifically, the duty detection circuit 300 is designed to detect a difference between the high pulse width and the low pulse width of the first output clock DCLK1 and adjust the first code CODE1 <0: N> according to the result. Can be. 5 illustrates a case in which the duty detection circuit 300 includes a phase separation unit 310 and a duty detection unit 350 as an embodiment of the duty detection circuit 300 for convenience of description. The duty sensing circuit 300 illustrated in FIG. 5 differs from the sense of detecting the duty of the first output clock DCLK1 instead of the feedback clock FBCLK, and is configured with the duty sensing circuit 300 described above with reference to FIG. 3. The operation is similar.

제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 듀티를 보정해 제2출력 클럭(DCLK2)을 생성한다. 구체적으로 제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 하이 펄스 폭을 증가/감소시키도록 설계될 수 있다. 또는, 제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 로우 펄스 폭을 증가/감소시키도록 설계될 수 있다. 여기서 제2코드(CODE2<0:N>)는 제2출력 클럭(DCLK2)의 듀티 변화에 응답하여 생성된 코드로써 외부에서 입력되는 코드일 수 있다. 구체적으로 제2출력 클럭(DCLK2)이 듀티 보정 회로에 의해 듀티가 50%로 보정되더라도, 제2출력 클럭(DCLK2)이 듀티 보정 회로 후단에 존재하는 드라이버, 제어회로 등과 같은 내부회로를 거쳐 타겟 회로에 전달되는 과정에서 유입되는 잡음, 신호의 진폭 감쇄 등에 의해 제2출력 클럭(DCLK2)의 듀티가 다시 어긋날 수 있다. 제2코드(CODE2<0:N>)는 듀티 보정 회로 후단에서 발생하는 제2출력 클럭(DCLK2)의 이러한 듀티 변화(=제2듀티 왜곡)를 반영하여 생성된 코드로써 외부에서 입력되도록 설계될 수 있다. 한편, 제2듀티 보정부(250)는 제1출력 클럭(DCLK1)의 슬루율을 조절하여 듀티를 보정하는 방식 또는 제1출력 클럭(DCLK1)의 전체적인 전압 레벨을 높이거나 낮추어 듀티를 보정하는 방식 등 다양한 방식으로 설계될 수 있다.
The second duty compensator 250 corrects the duty of the first output clock DCLK1 in response to the second code CODE2 <0: N> to generate the second output clock DCLK2. In detail, the second duty compensator 250 may be designed to increase / decrease the high pulse width of the first output clock DCLK1 in response to the second code CODE2 <0: N>. Alternatively, the second duty compensator 250 may be designed to increase / decrease the low pulse width of the first output clock DCLK1 in response to the second code CODE2 <0: N>. The second code CODE2 <0: N> is a code generated in response to the duty change of the second output clock DCLK2 and may be an externally input code. Specifically, even when the second output clock DCLK2 is corrected to 50% by the duty correction circuit, the second output clock DCLK2 is subjected to an internal circuit such as a driver, a control circuit, etc., located behind the duty correction circuit, and then the target circuit. The duty of the second output clock DCLK2 may be shifted again due to noise introduced in the process of being transmitted to the signal, attenuation of the amplitude of the signal, and the like. The second code CODE2 <0: N> is a code generated by reflecting such a duty change (= second duty distortion) of the second output clock DCLK2 occurring at the rear end of the duty cycle correction circuit. Can be. Meanwhile, the second duty cycle corrector 250 adjusts the duty by adjusting the slew rate of the first output clock DCLK1 or corrects the duty by increasing or decreasing the overall voltage level of the first output clock DCLK1. It can be designed in a variety of ways.

도 5에 도시된 듀티 보정 회로의 전체 동작을 설명한다. The overall operation of the duty cycle correction circuit shown in FIG. 5 will be described.

먼저 노멀 모드인 경우(모드 신호(MODE)가 로우 레벨인 경우)에 듀티 보정 회로의 동작을 설명한다. 노멀 모드인 경우(모드 신호(MODE)가 로우 레벨인 경우)에 듀티 감지회로(300)는 제1코드(CODE1<0:N>)를 변경하지 않고 출력한다. 그리고 제1듀티 보정부(100)는 고정된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 듀티를 조절하여 제1출력 클럭(DCLK1)을 생성한다. 그리고 제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 듀티를 조절하여 제2출력 클럭(DCLK2)을 생성한다.
First, the operation of the duty cycle correction circuit in the normal mode (when the mode signal MODE is at the low level) will be described. In the normal mode (when the mode signal MODE is at the low level), the duty detection circuit 300 outputs the first code CODE1 <0: N> without changing it. The first duty compensator 100 adjusts the duty of the input clock ICLK in response to the fixed first code CODE1 <0: N> to generate the first output clock DCLK1. The second duty compensator 250 adjusts the duty of the first output clock DCLK1 in response to the second code CODE2 <0: N> to generate the second output clock DCLK2.

이제, 도 6a와 도 6b와 함께 보정 모드인 경우(모드 신호(MODE)가 하이 레벨인 경우)에 도 5에 도시된 듀티 보정 회로의 듀티 보정 동작을 설명한다. 이하에서는 설명의 편의를 위해, ① 입력 클럭(ICLK)은 제1듀티 왜곡에 의해 하이 펄스 폭이 ΔD1 만큼 줄어 하이 펄스 폭이 로우 펄스 폭보다 좁고, ② 제2출력 클럭(DCLK2)은 제2듀티 왜곡에 의해 하이 펄스 폭이 ΔD2 만큼 줄어드는 경우를 가정한다. 그리고 ③ 제1듀티 보정부(100)는 제1코드(CODE1<0:N>)가 단계적으로 증가/감소하면 입력 클럭(ICLK)의 하이 펄스 폭을 단계적으로 증가/감소시키고, 제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 하이 펄스 폭을 증가/감소시키도록 설계된 경우를 가정한다. 그리고 ④ 듀티 감지회로(300)의 듀티 감지부(350)는 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 좁다면 제1코드(CODE1<0:N>)를 업 카운팅하고, 반대로 라이징 클럭(FB_RCLK)의 하이 펄스 폭이 폴링 클럭(FB_FCLK)의 하이 펄스 폭보다 넓다면 제1코드(CODE1<0:N>)을 다운 카운팅하도록 설계된 경우를 가정한다. 6A and 6B, the duty correction operation of the duty correction circuit shown in Fig. 5 will be described in the case of the correction mode (when the mode signal MODE is at the high level). Hereinafter, for convenience of description, the input clock ICLK has a high pulse width reduced by ΔD1 due to the first duty distortion, and the high pulse width is narrower than the low pulse width, and the second output clock DCLK2 has a second duty. Assume that the high pulse width is reduced by ΔD 2 due to the distortion. If the first code CODE1 <0: N> is increased / decreased step by step, the first duty compensator 100 increases / decreases the high pulse width of the input clock ICLK step by step, It is assumed that the step 250 is designed to increase / decrease the high pulse width of the first output clock DCLK1 in response to the second code CODE2 <0: N>. If the high pulse width of the rising clock FB_RCLK is smaller than the high pulse width of the falling clock FB_FCLK, the duty detection unit 350 of the duty detection circuit 300 selects the first code CODE1 <0: N>. If the high pulse width of the rising clock FB_RCLK is wider than the high pulse width of the falling clock FB_FCLK, it is assumed that the first code CODE1 <0: N> is down counted.

도 6a는 보정모드(모드 신호(MODE)가 하이 레벨인 경우)에서 제2코드(CODE2<0:N>)가 외부에서 입력되지 않은 경우(제2듀티 보정부(250)가 제1출력 클럭(DCLK1)의 듀티를 보정하지 않고 출력하는 경우)에 듀티 보정 회로의 듀티 보정 동작을 나타낸 타이밍도이다. FIG. 6A illustrates that when the second code CODE2 <0: N> is not externally input in the correction mode (when the mode signal MODE is at a high level), the second duty cycle correcting unit 250 outputs the first output clock. Is a timing diagram showing the duty correction operation of the duty cycle correction circuit in the case of outputting without correcting the duty of DCLK1.

듀티 보정 초기 단계에서는 제1듀티 보정부(100)에 입력되는 제1코드(CODE1<0:N>)는 초기값을 가지므로, 제1듀티 보정부(100)는 입력 클럭(ICLK)와 위상이 동일한 제1출력 클럭(DCLK1)를 생성한다. 즉, 제1출력 클럭(DCLK1)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다.In the initial duty correction stage, since the first code CODE1 <0: N> input to the first duty cycle corrector 100 has an initial value, the first duty cycle corrector 100 is in phase with the input clock ICLK. This same first output clock DCLK1 is generated. That is, the high pulse width of the first output clock DCLK1 is 2 * ΔD1 narrower than the low pulse width.

그리고 제1출력 클럭(DCLK)이 제2듀티 보정부(250)에 입력되면, 제2코드(CODE2<0:N>)가 외부에서 입력되지 않았으므로 제2듀티 보정부(250)는 제1출력 클럭(DCLK1)과 위상이 동일한 제2출력 클럭(DCLK2)를 생성한다.When the first output clock DCLK is input to the second duty compensator 250, since the second code CODE2 <0: N> is not externally input, the second duty compensator 250 is configured to be the first. The second output clock DCLK2 having the same phase as the output clock DCLK1 is generated.

한편, 제1출력 클럭(DCLK1)이 듀티 감지회로(300)의 위상 분리부(310)에 입력되면, 위상 분리부(310)는 제1출력 클럭(DCLK1)를 라이징 클럭(RCLK)와 폴링 클럭(FCLK)으로 나눈다. 이 때, 라이징 클럭(RCLK)은 하이 펄스 폭이 로우 펄스 폭보다 2*ΔD1만큼 더 좁고, 폴링 클럭(FCLK)은 하이 펄스 폭이 로우 펄스 폭보다 2*ΔD1만큼 더 넓다.On the other hand, when the first output clock DCLK1 is input to the phase separator 310 of the duty detection circuit 300, the phase separator 310 converts the first output clock DCLK1 to the rising clock RCLK and the falling clock. Divide by (FCLK). At this time, the rising clock RCLK has a high pulse width narrower by 2 * ΔD1 than the low pulse width, and the falling clock FCLK has a high pulse width 2 * ΔD1 wider than the low pulse width.

그리고 듀티 감지회로(300)의 듀티 감지부(350)는 하이 레벨의 모드 신호(MODE)에 응답해 제1출력 클럭(DCLK1)의 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행한다. 구체적으로, 듀티 감지부(350)는 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭을 비교하여, 그 결과에 따라 제1코드(CODE1<0:N>)를 조절한다. 즉, 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 좁으므로 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 업 카운팅하여 제1듀티 보정부(100)로 출력한다.The duty detection unit 350 of the duty detection circuit 300 generates a duty detection of the first output clock DCLK1 and generates a first code CODE1 <0: N> in response to the high level mode signal MODE. Do this. Specifically, the duty detector 350 compares the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK and adjusts the first code CODE1 <0: N> according to the result. do. That is, since the high pulse width of the rising clock RCLK is narrower than the high pulse width of the falling clock FCLK, the duty detector 350 up counts the first code CODE1 <0: N> to display the first duty beam. Output to the government (100).

듀티 감지부(350)로부터 출력된 제1코드(CODE1<0:N>)가 제1듀티 보정부(100)에 입력되면, 제1듀티 보정부(100)는 업 카운팅된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 하이 펄스 폭을 늘려 제1출력 클럭(DCLK1)을 생성한다.When the first code CODE1 <0: N> output from the duty detector 350 is input to the first duty compensator 100, the first duty compensator 100 may count up the first code CODE1. In response to < 0: N >, the high pulse width of the input clock ICLK is increased to generate the first output clock DCLK1.

그리고 제1듀티 보정부(100)에 의해 생성된 제1출력 클럭(DCLK1)이 제2듀티 보정부(200)에 입력되고, 상술한 듀티 보정 과정은 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일해질 때까지 반복된다.In addition, the first output clock DCLK1 generated by the first duty compensator 100 is input to the second duty compensator 200, and the above-described duty compensation process is performed by polling the high pulse width of the rising clock RCLK. The high pulse width of the clock FCLK is repeated until the same.

라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일해지면 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 더 이상 변경하지 않고 락킹(locking)한다. When the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK are the same, the duty detector 350 does not change the first code CODE1 <0: N> and locks the lock. do.

결국, 듀티 보정이 완료되면 도 6a에 도시된 바와 같이, 제1듀티 보정부(100)에 의해 입력 클럭(ICLK)의 하이 펄스 폭은 ΔD1만큼 더 늘어나도록 조절되어 하이 펄스 폭과 로우 펄스 폭이 동일한 제1출력 클럭(DCLK1)이 생성된다. 그리고 제2코드(CODE2<0:N>)가 제2듀티 보정부(250)에 입력되지 않았으므로 제1출력 클럭(DCLK1)과 위상이 동일한, 즉 하이 펄스 폭과 로우 펄스 폭이 동일한 제2출력 클럭(DCLK2)이 제2듀티 보정부(250)에 의해 생성된다.
As a result, when the duty cycle correction is completed, as shown in FIG. 6A, the high pulse width of the input clock ICLK is adjusted to be further increased by ΔD1 by the first duty corrector 100 to increase the high pulse width and the low pulse width. The same first output clock DCLK1 is generated. In addition, since the second code CODE2 <0: N> is not input to the second duty compensator 250, a second phase having the same phase as that of the first output clock DCLK1, that is, having a high pulse width and a low pulse width is the same. The output clock DCLK2 is generated by the second duty compensator 250.

이제 도 6b와 함께 보정모드(모드 신호(MODE)가 하이 레벨인 경우)에서 제2코드(CODE2<0:N>)가 외부에서 입력된 경우(제2듀티 보정부(250)가 제1출력 클럭(DCLK1)의 듀티를 보정하여 출력하는 경우)의 듀티 보정 회로의 듀티 보정 동작을 설명한다. 설명의 편의를 위해, 제2코드(CODE2<0:N>)는 제2듀티 왜곡에 의해 제2출력 클럭(DCLK2)의 하이 펄스 폭이 ΔD2 만큼 줄어드는 것을 반영하여 생성된 코드라고 가정한다.Now, when the second code CODE2 <0: N> is externally input in the correction mode (when the mode signal MODE is at a high level) together with FIG. 6B, the second duty compensator 250 outputs the first output. The duty correction operation of the duty correction circuit in the case of correcting and outputting the duty of the clock DCLK1 will be described. For convenience of description, it is assumed that the second code CODE2 <0: N> is generated by reflecting that the high pulse width of the second output clock DCLK2 is reduced by ΔD2 due to the second duty distortion.

듀티 보정 초기 단계에서는 제1듀티 보정부(100)에 입력되는 제1코드(CODE1<0:N>)는 초기값을 가지므로, 제1듀티 보정부(100)는 입력 클럭(ICLK)와 위상이 동일한 제1출력 클럭(DCLK1)를 생성한다. 즉, 제1출력 클럭(DCLK1)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다.In the initial duty correction stage, since the first code CODE1 <0: N> input to the first duty cycle corrector 100 has an initial value, the first duty cycle corrector 100 is in phase with the input clock ICLK. This same first output clock DCLK1 is generated. That is, the high pulse width of the first output clock DCLK1 is 2 * ΔD1 narrower than the low pulse width.

제2듀티 보정부(250)는 외부에서 입력된 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 하이 펄스 폭을 ΔD2만큼 늘린다. 결국, 제2듀티 보정부(250)에 의해 생성되는 제2출력 클럭(DCLK2)의 하이 펄스 폭은 로우 펄스 폭보다 2*(ΔD1-ΔD2) 만큼 좁다.The second duty compensator 250 increases the high pulse width of the first output clock DCLK1 by ΔD2 in response to an externally input second code CODE2 <0: N>. As a result, the high pulse width of the second output clock DCLK2 generated by the second duty compensator 250 is 2 * (ΔD1-ΔD2) narrower than the low pulse width.

한편, 제1출력 클럭(DCLK1)이 듀티 감지회로(300)의 위상 분리부(310)에 입력되면, 위상 분리부(310)는 제1출력 클럭(DCLK1)을 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)로 나눈다. 라이징 클럭(RCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 좁다. 그리고 폴링 클럭(FCLK)의 하이 펄스 폭은 로우 펄스 폭보다 2*ΔD1 만큼 넓다.On the other hand, when the first output clock DCLK1 is input to the phase separator 310 of the duty detection circuit 300, the phase separator 310 replaces the first output clock DCLK1 with the rising clock RCLK and the falling clock. Divide by (FCLK). The high pulse width of the rising clock RCLK is 2 * ΔD1 narrower than the low pulse width. The high pulse width of the falling clock FCLK is 2 * ΔD1 wider than the low pulse width.

그리고 듀티 감지회로(300)의 듀티 감지부(350)는 하이 레벨의 모드 신호(MODE)에 응답해 제1출력 클럭(DCLK1)의 듀티 감지 및 제1코드(CODE1<0:N>) 생성 동작을 수행한다. 구체적으로, 듀티 감지부(350)는 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭을 비교하여, 그 결과에 따라 제1코드(CODE1<0:N>)를 조절한다. 따라서, 라이징 클럭(RCLK)의 하이 펄스 폭이 폴링 클럭(FCLK)의 하이 펄스 폭보다 좁으므로 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 업 카운팅하여 제1듀티 보정부(100)로 출력한다. The duty detection unit 350 of the duty detection circuit 300 generates a duty detection of the first output clock DCLK1 and generates a first code CODE1 <0: N> in response to the high level mode signal MODE. Do this. Specifically, the duty detector 350 compares the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK and adjusts the first code CODE1 <0: N> according to the result. do. Therefore, since the high pulse width of the rising clock RCLK is narrower than the high pulse width of the falling clock FCLK, the duty detection unit 350 up counts the first code CODE1 <0: N> to display the first duty beam. Output to the government (100).

듀티 감지부(350)에 의해 생성된 제1코드(CODE1<0:N>)가 제1듀티 보정부(100)에 입력되면, 제1듀티 보정부(100)는 업 카운팅된 제1코드(CODE1<0:N>)에 응답해 입력 클럭(ICLK)의 하이 펄스 폭을 늘려 제1출력 클럭(DCLK1)을 생성한다.When the first code CODE1 <0: N> generated by the duty detector 350 is input to the first duty compensator 100, the first duty compensator 100 may be configured to calculate the up-counted first code ( In response to CODE1 <0: N>, the high pulse width of the input clock ICLK is increased to generate the first output clock DCLK1.

그리고 제1듀티 보정부(100)에 의해 생성된 제1출력 클럭(DCLK1)이 제2듀티 보정부(250)에 입력되고, 상술한 듀티 보정 과정은 라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일해질 때까지 반복된다.In addition, the first output clock DCLK1 generated by the first duty compensator 100 is input to the second duty compensator 250, and the above-described duty compensation process is performed by polling a high pulse width of the rising clock RCLK. The high pulse width of the clock FCLK is repeated until the same.

라이징 클럭(RCLK)의 하이 펄스 폭과 폴링 클럭(FCLK)의 하이 펄스 폭이 동일해지면 듀티 감지부(350)는 제1코드(CODE1<0:N>)를 더 이상 변경하지 않고 락킹(locking)한다. When the high pulse width of the rising clock RCLK and the high pulse width of the falling clock FCLK are the same, the duty detector 350 does not change the first code CODE1 <0: N> and locks the lock. do.

결국, 듀티 보정이 완료되면 도 6b에 도시된 바와 같이, 제1듀티 보정부(100)에 의해 입력 클럭(ICLK)의 하이 펄스 폭은 ΔD1만큼 더 늘어나도록 조절되어 하이 펄스 폭과 로우 펄스 폭이 동일한 제1출력 클럭(DCLK1)이 생성된다. 그리고 제2듀티 보정부(250)는 제2코드(CODE2<0:N>)에 응답해 제1출력 클럭(DCLK1)의 하이 펄스 폭을 ΔD2만큼 늘리므로, 하이 펄스 폭이 로우 펄스 폭보다 2*ΔD2만큼 더 넓은 제2출력 클럭(DCLK2)이 제2듀티 보정부(250)에 의해 생성된다.As a result, when the duty cycle correction is completed, as illustrated in FIG. 6B, the high pulse width of the input clock ICLK is adjusted to be further increased by ΔD1 by the first duty corrector 100 to increase the high pulse width and the low pulse width. The same first output clock DCLK1 is generated. The second duty cycle corrector 250 increases the high pulse width of the first output clock DCLK1 by ΔD2 in response to the second code CODE2 <0: N>, so that the high pulse width is 2 than the low pulse width. The second output clock DCLK2, which is wider than ΔD 2, is generated by the second duty compensator 250.

따라서, 제2출력 클럭(DCLK2)이 듀티 보정 회로 이후에 존재하는 드라이버, 제어회로 등을 거쳐 타겟 회로에 전달되는 과정에서 제2출력 클럭(DCLK2)의 하이 펄스 폭이 ΔD2만큼 좁아지는 제2듀티 왜곡이 발생하더라도, 이미 듀티 보정 과정에서 제2듀티 왜곡을 반영하여 제1출력 클럭(DCLK1)의 듀티를 보정해 제2출력 클럭(DCLK2)를 생성하였으므로, 타겟 회로에는 듀티가 50%인 제2출력 클럭(DCLK2)이 입력되게 된다.
Accordingly, the second duty that the high pulse width of the second output clock DCLK2 is narrowed by ΔD2 while the second output clock DCLK2 is transmitted to the target circuit through a driver, a control circuit, and the like that exist after the duty cycle correction circuit. Even if distortion occurs, the second output clock DCLK2 is generated by correcting the duty of the first output clock DCLK1 by reflecting the second duty distortion during the duty cycle, so that the target circuit has a duty of 50%. The output clock DCLK2 is input.

지금까지 본 발명에 따른 듀티 보정 회로가 클럭의 듀티를 보정하는 경우에 대해 설명하였다. 그러나 이는 예시일 뿐이며, 본 발명에 따른 듀티 보정 회로는 클럭 뿐만 아니라 특정 신호의 듀티(신호의 하이 펄스 폭 대 로우 펄스 폭의 비율)가 일정하게 유지될 필요가 있는 여러 종류의 집적회로 칩에서 상기 특정 신호의 듀티를 보정하기 위해 사용될 수 있다.
So far, the case in which the duty cycle correction circuit according to the present invention corrects the duty of the clock has been described. However, this is merely an example, and the duty cycle correction circuit according to the present invention is not only used for clocks but also for various types of integrated circuit chips in which the duty of a specific signal (ratio of a high pulse width to a low pulse width of a signal) needs to be kept constant. Can be used to correct the duty of a particular signal.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

100: 제1듀티 보정부 200, 250: 제2듀티 보정부
310: 위상 분리부 350: 듀티 감지부100: first duty correction unit 200, 250: second duty correction unit
310: phase separator 350: duty detector

Claims (6)

제1코드에 응답해 입력 신호의 듀티를 보정해 출력 신호를 생성하는 제1듀티 보정부;
제2코드에 응답해 상기 출력 신호의 듀티를 보정해 피드백 신호를 생성하는 제2듀티 보정부; 및
상기 피드백 신호의 듀티를 감지해 상기 제1코드를 생성하는 듀티 감지회로
를 포함하는 듀티 보정 회로.
A first duty compensator for correcting the duty of the input signal in response to the first code to generate an output signal;
A second duty corrector configured to correct a duty of the output signal in response to a second code to generate a feedback signal; And
A duty sensing circuit for sensing the duty of the feedback signal to generate the first code
Duty correction circuit comprising a.
제 1항에 있어서,
상기 제2코드는
상기 출력 신호의 듀티 변화에 응답하여 생성된 외부 입력코드인
듀티 보정 회로.
The method of claim 1,
The second code is
An external input code generated in response to a duty change of the output signal
Duty compensation circuit.
제 2항에 있어서,
상기 출력 신호의 상기 듀티 변화는
상기 듀티 보정 회로 이후에 발생하는 듀티 변화인
듀티 보정 회로.The method of claim 2,
The duty change of the output signal is
Duty change that occurs after the duty cycle correction circuit
Duty compensation circuit. 제1코드에 응답해 입력 신호의 듀티를 보정해 제1출력 신호를 생성하는 제1듀티 보정부;
상기 제1출력 신호의 듀티를 감지해 상기 제1코드를 생성하는 듀티 감지회로; 및
제2코드에 응답해 상기 제1출력 신호의 듀티를 보정해 제2출력 신호를 생성하는 제2듀티 보정부
를 포함하는 듀티 보정 회로.
A first duty compensator for correcting the duty of the input signal in response to the first code to generate a first output signal;
A duty sensing circuit for sensing the duty of the first output signal to generate the first code; And
A second duty compensator configured to correct a duty of the first output signal in response to a second code to generate a second output signal;
Duty correction circuit comprising a.
제 4항에 있어서,
상기 제2코드는
상기 제2출력 신호의 듀티 변화에 응답하여 생성된 외부 입력코드인
듀티 보정 회로.
5. The method of claim 4,
The second code is
An external input code generated in response to a duty change of the second output signal
Duty compensation circuit.
제 5항에 있어서,
상기 제2출력 신호의 상기 듀티 변화는
상기 듀티 보정 회로 이후에 발생하는 듀티 변화인
듀티 보정 회로.6. The method of claim 5,
The duty change of the second output signal is
Duty change that occurs after the duty cycle correction circuit
Duty compensation circuit.
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