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KR20130038063A - Light emitting device, method for fabricating the same, and light emitting device package - Google Patents

Light emitting device, method for fabricating the same, and light emitting device package Download PDF

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KR20130038063A
KR20130038063A KR1020110102702A KR20110102702A KR20130038063A KR 20130038063 A KR20130038063 A KR 20130038063A KR 1020110102702 A KR1020110102702 A KR 1020110102702A KR 20110102702 A KR20110102702 A KR 20110102702A KR 20130038063 A KR20130038063 A KR 20130038063A
Authority
KR
South Korea
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layer
light emitting
semiconductor layer
light
emitting device
Prior art date
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Ceased
Application number
KR1020110102702A
Other languages
Korean (ko)
Inventor
곽호상
임현수
권호기
조현경
조권태
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110102702A priority Critical patent/KR20130038063A/en
Publication of KR20130038063A publication Critical patent/KR20130038063A/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H10H20/82—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
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Abstract

실시예에 따른 발광 소자는, 제1도전형 반도체층, 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조물; 상기 제1도전형 반도체층의 상면에 복수의 볼록부를 갖는 광 추출 구조; 상기 발광 구조물 위에 전극; 상기 발광 구조물의 아래에 전도층; 상기 전도층 아래에 반사 전극층; 및 상기 반사 전극층 아래에 지지 부재를 포함하며, 상기 광 추출 구조의 볼록부 높이는 상기 제1도전형 반도체층의 두께의 0.3~0.5를 포함한다. The light emitting device according to the embodiment includes a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer between the first conductive semiconductor layer and the second conductive semiconductor layer; A light extraction structure having a plurality of convex portions on an upper surface of the first conductive semiconductor layer; An electrode on the light emitting structure; A conductive layer under the light emitting structure; A reflective electrode layer under the conductive layer; And a support member under the reflective electrode layer, wherein the height of the convex portion of the light extraction structure includes 0.3 to 0.5 of a thickness of the first conductive semiconductor layer.

Description

발광소자, 발광 소자 제조방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}

실시예는 발광소자, 발광소자 제조방법, 및 발광소자 패키지에 관한 것이다.Embodiments relate to a light emitting device, a light emitting device manufacturing method, and a light emitting device package.

Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.III-V nitride semiconductors (group III-V nitride semiconductors) are widely recognized as key materials for light emitting devices such as light emitting diodes (LEDs) and laser diodes (LD) due to their physical and chemical properties. Ⅲ-Ⅴ nitride semiconductor is made of a semiconductor material having a compositional formula of normal In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1).

발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.Light emitting diodes (LEDs) are a type of semiconductor device that transmits and receives signals by converting electricity into infrared rays or light using characteristics of a compound semiconductor.

이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키 패드 발광부, 표시 장치, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다. LEDs or LDs using such nitride semiconductor materials are widely used in light emitting devices for obtaining light, and have been applied to light sources of various products such as keypad light emitting units, display devices, electronic displays, and lighting devices of mobile phones.

실시 예는 활성층보다 광 출사면에 가까운 반도체층의 광 추출 구조의 크기로 광 추출 효율을 개선시켜 줄 수 있는 발광 소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device capable of improving light extraction efficiency with a size of a light extraction structure of a semiconductor layer closer to a light emitting surface than an active layer, and a method of manufacturing the same.

실시 예는 활성층보다 광 출사면에 가까운 반도체층의 광 추출 구조의 크기를 상기 반도체층의 두께로 조절할 수 있도록 한 발광 소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device and a method of manufacturing the same, wherein the size of the light extraction structure of the semiconductor layer closer to the light exit surface than the active layer can be adjusted to the thickness of the semiconductor layer.

실시예에 따른 발광 소자는, 제1도전형 반도체층, 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조물; 상기 제1도전형 반도체층의 상면에 복수의 볼록부를 갖는 광 추출 구조; 상기 발광 구조물 위에 전극; 상기 발광 구조물의 아래에 전도층; 상기 전도층 아래에 반사 전극층; 및 상기 반사 전극층 아래에 지지 부재를 포함하며, 상기 광 추출 구조의 볼록부 높이는 상기 제1도전형 반도체층의 두께의 0.3~0.5배로 형성되는 것을 포함한다. The light emitting device according to the embodiment includes a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer between the first conductive semiconductor layer and the second conductive semiconductor layer; A light extraction structure having a plurality of convex portions on an upper surface of the first conductive semiconductor layer; An electrode on the light emitting structure; A conductive layer under the light emitting structure; A reflective electrode layer under the conductive layer; And a support member under the reflective electrode layer, wherein the height of the convex portion of the light extracting structure is 0.3 to 0.5 times the thickness of the first conductive semiconductor layer.

실시 예에 따른 발광 소자 패키지는, 캐비티를 갖는 몸체; 상기 캐비티에 배치된 제1 및 제2리드 전극; 상기 캐비티 내에 배치된 상기 제1리드 전극 위에 배치되며, 상기 제2리드 전극과 와이어로 연결된 상기의 발광 소자; 및 상기 캐비티에 배치된 몰딩 부재를 포함한다. The light emitting device package according to the embodiment, the body having a cavity; First and second lead electrodes disposed in the cavity; The light emitting device disposed on the first lead electrode disposed in the cavity and connected to the second lead electrode by a wire; And a molding member disposed in the cavity.

실시예는 발광 소자의 광 추출 효율을 개선시켜 줄 수 있다.The embodiment can improve the light extraction efficiency of the light emitting device.

실시 예는 발광 소자에서 활성층보다 광 출사면에 가까운 반도체층의 두께와 광 추출 구조의 크기 사이의 비율을 제공할 수 있다. The embodiment may provide a ratio between the thickness of the semiconductor layer closer to the light exit surface than the active layer and the size of the light extraction structure in the light emitting device.

실시 예는 발광 소자, 이를 구비한 발광 소자 패키지, 조명 장치, 및 표시 장치의 신뢰성을 개선시켜 줄 수 있다.The embodiment can improve the reliability of the light emitting device, the light emitting device package including the same, the lighting device, and the display device.

도 1은 실시예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 발광 구조물의 부분 확대도이다.
도 3 내지 도 13은 도 1의 발광 소자의 제조과정을 나타낸 도면이다.
도 14는 실시예에 따른 광 추출 구조의 높이와 제1도전형 반도체층의 두께의 비율에 다른 광 추출을 비교한 도면이다.
도 15는 실시 예에 따른 광 추출 구조의 사이즈에 따른 에칭 피트 밀도를 나타낸 도면이다.
도 16은 실시 예의 발광 소자를 구비한 발광소자 패키지를 나타낸 도면이다.
도 17은 실시 예에 따른 도 16의 발광 소자 패키지를 구비한 표시 장치를 나타낸 도면이다.
도 18은 실시 예에 따른 도 16의 발광 소자 패키지를 구비한 표시 장치의 다른 예를 나타낸 도면이다.
도 19은 실시 예에 따른 도 16의 발광 소자 패키지를 구비한 조명장치를 나타낸 도면이다.1 is a side cross-sectional view showing a light emitting device according to an embodiment.
FIG. 2 is a partially enlarged view of the light emitting structure of FIG. 1.
3 to 13 are views illustrating a manufacturing process of the light emitting device of FIG. 1.
14 is a view comparing light extraction different from the ratio of the height of the light extraction structure and the thickness of the first conductive semiconductor layer according to the embodiment.
15 is a diagram illustrating etching pit density according to the size of the light extraction structure according to the embodiment.
16 is a view showing a light emitting device package having a light emitting device of the embodiment.
17 illustrates a display device including the light emitting device package of FIG. 16, according to an exemplary embodiment.
18 is a diagram illustrating another example of a display device including the light emitting device package of FIG. 16, according to an exemplary embodiment.
19 is a view showing a lighting device having a light emitting device package of FIG. 16 according to an embodiment.

이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
Hereinafter, a light emitting device and a method of manufacturing the same according to an embodiment will be described in detail with reference to the accompanying drawings. In the description of an embodiment, each layer (film), region, pattern, or structure is formed “on” or “under” a substrate, each layer (film), region, pad, or pattern. In the case where it is described as "to", "on" and "under" include both "directly" or "indirectly" formed. In addition, the criteria for the above / above or below of each layer will be described with reference to the drawings. The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1은 실시 예에 따른 발광소자를 나타낸 측 단면도이며 도 2는 도 1의 발광 소자의 발광 구조물의 부분 확대도이다. 1 is a side cross-sectional view illustrating a light emitting device according to an embodiment, and FIG. 2 is a partially enlarged view of a light emitting structure of the light emitting device of FIG. 1.

도 1 및 도 2를 참조하면, 발광소자(100)는 복수의 화합물 반도체층(110,120,130)을 갖는 발광 구조물(135), 전극(115), 채널층(142), 전류 차단층(144), 전도층(148), 반사 전극층(152), 베리어층(154), 접합층(156), 및 지지부재(170)를 포함한다. 1 and 2, the light emitting device 100 includes a light emitting structure 135 having a plurality of compound semiconductor layers 110, 120, and 130, an electrode 115, a channel layer 142, a current blocking layer 144, and conduction. The layer 148, the reflective electrode layer 152, the barrier layer 154, the bonding layer 156, and the support member 170 are included.

상기 발광소자(100)는 화합물 반도체 예컨대, Ⅲ-Ⅴ족 원소의 화합물 반도체를 포함하는 LED(Light emitting diode)로 구현될 수 있으며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 가시 광선 대역의 LED이거나 자외선 대역의 UV LED일 수 있으며, 이에 대해 한정하지는 않는다. The light emitting device 100 may be implemented as a light emitting diode (LED) including a compound semiconductor, for example, a compound semiconductor of a group III-V element, and the LED may be visible to emit light such as blue, green, or red. It may be an LED of the light band or UV LED of the ultraviolet band, but is not limited thereto.

상기 발광 구조물(135)은 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함한다. The light emitting structure 135 includes a first conductive semiconductor layer 110, an active layer 120, and a second conductive semiconductor layer 130.

상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함할 수 있다. 상기 제1도전형 반도체층(110)이 N형 반도체층이며, 제1도전형의 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)의 상면은 광 추출 효율을 위해 광 추출 구조(112)와 같은 러프니스 또는 텍스쳐(Textue) 패턴이 형성될 수 있으며, 또한 전류 확산과 광 추출을 위해 투명 전극층이 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected. A semiconductor layer having a compositional formula of the first conductive semiconductor layer 110 is In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) It may include. The first conductive semiconductor layer 110 is an N-type semiconductor layer, and the first conductive dopant includes an N-type dopant such as Si, Ge, Sn, Se, Te, or the like. The first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto. The top surface of the first conductive semiconductor layer 110 may have a roughness or texture pattern, such as the light extraction structure 112, for light extraction efficiency, and a transparent electrode layer for current diffusion and light extraction. This may be formed optionally, but is not limited thereto.

상기 제1도전형 반도체층(110)과 상기 활성층(120) 사이에는 제1도전형의 반도체층이 더 형성될 수 있다. 상기 제1도전형의 반도체층은 초격자 구조를 포함하며, 상기 초격자 구조는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 서로 다른 반도체층이 교대로 배치된 구조를 포함한다. A first conductive semiconductor layer may be further formed between the first conductive semiconductor layer 110 and the active layer 120. The first conductive semiconductor layer includes a superlattice structure, and the superlattice structure is In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1 And a structure in which different semiconductor layers having a compositional formula of) are alternately arranged.

상기 발광 구조물(135)의 상면에는 절연층(190)의 일부(194)가 형성될 수 있으며, 상기 절연층(190)는 Ⅲ-Ⅴ족 원소의 화합물 반도체층의 굴절률보다는 낮은 굴절률을 갖는 층이며, 예를들어 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택될 수 있다.A portion 194 of the insulating layer 190 may be formed on the upper surface of the light emitting structure 135, and the insulating layer 190 is a layer having a refractive index lower than that of the compound semiconductor layer of the group III-V element. For example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 ≪ / RTI >

상기 전극(115)은 상기 제 1도전형 반도체층(110) 위에 형성될 수 있다. 상기 전극(115)은 패드이거나, 상기 패드에 연결된 분기 구조의 전극 패턴을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)은 그 상면에 요철 형태의 러프니스가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)의 하면은 상기 광 추출 구조(112)에 의해 요철 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The electrode 115 may be formed on the first conductive semiconductor layer 110. The electrode 115 may be a pad or may include a branched electrode pattern connected to the pad, but is not limited thereto. Roughness in the form of irregularities may be formed on an upper surface of the electrode 115, but is not limited thereto. The lower surface of the electrode 115 may be formed in a concave-convex shape by the light extraction structure 112, but is not limited thereto.

상기 전극(115)은 상기 제1도전형 반도체층(110)의 상면에 오믹 접촉되고, 예를들어 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성할 수 있다. 상기 전극(115)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다. 상기 전극(115)의 패드는 단일 개 또는 복수로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The electrode 115 is in ohmic contact with the upper surface of the first conductive semiconductor layer 110, for example, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu and Any one or a plurality of materials of Au may be mixed to form a single layer or multiple layers. The electrode 115 may be selected from the above materials in consideration of ohmic contact with the first conductive semiconductor layer 110, adhesion between the metal layers, reflective properties, and conductive properties. The pad of the electrode 115 may be formed in a single or plural, but is not limited thereto.

상기 활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자우물 구조, 양자 선(Quantum-wire) 구조, 또는 양자 점(Quantum dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 상기 활성층(120)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 또는 InGaN 우물층/InGaN 장벽층의 주기로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로 형성될 수 있다.The active layer 120 is formed under the first conductive semiconductor layer 110 and includes at least one of a single quantum well structure, a multi-quantum well structure, a quantum-wire structure, or a quantum dot structure. It can be formed of either. The active layer 120 may be formed using a compound semiconductor material of group III-V elements, such as a period of a well layer and a barrier layer, for example, a period of an InGaN well layer / GaN barrier layer, a period of an InGaN well layer / AlGaN barrier layer, or It may be formed in a cycle of the InGaN well layer / InGaN barrier layer. The barrier layer may be formed of a material having a band gap wider than that of the well layer.

상기 활성층(120)의 위 또는/및 아래에는 제1도전형 또는/및 제2도전형 클래드층이 형성될 수도 있으며, 상기 제1 및 제2도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다. 상기 도전형 클래드층의 밴드 갭은 상기 활성층(120)의 장벽층의 밴드 갭보다 넓게 형성될 수 있다.A first conductive type and / or a second conductive type cladding layer may be formed on or under the active layer 120, and the first and second conductive cladding layers may be formed of an AlGaN-based semiconductor. . The band gap of the conductive clad layer may be wider than the band gap of the barrier layer of the active layer 120.

상기 제 2도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함할 수 있다. 상기 제2도전형 반도체층(130)은 P형 반도체층이며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다. The second conductive semiconductor layer 130 is formed under the active layer 120, and is a compound semiconductor of a Group III-V group element doped with a second conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected. The second conductive type semiconductor layer 130 is a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) It may include. The second conductive semiconductor layer 130 is a P-type semiconductor layer, and the second conductive dopant includes a P-type dopant such as Mg and Zn. The second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 발광 구조물(135)의 외측은 경사지거나 수직하게 형성될 수 있다. 여기서, 상기 발광 구조물(135)의 상면 너비는 하면 너비보다 넓게 형성될 수 있으며, 이러한 너비 차이는 상기 발광 구조물(135)의 측면을 경사진 구조로 형성시켜 줄 수 있다.The outer side of the light emitting structure 135 may be formed to be inclined or vertical. Here, the width of the upper surface of the light emitting structure 135 may be formed wider than the width of the lower surface, this width difference may form a side surface of the light emitting structure 135 in an inclined structure.

상기 발광 구조물(135)은 상기 제 2도전형 반도체층(130) 아래에 제3도전형 반도체층을 더 포함할 수 있으며, 상기 제3도전형 반도체층은 상기 제2도전형 반도체층과 반대의 극성을 가질 수 있다. 또한 상기 제 1도전형 반도체층(110)이 P형 반도체층이고, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다. 이하, 설명의 편의를 위해 상기 발광 구조물(135)의 최 하층은 제2도전형 반도체층이 배치된 예로 설명하기로 한다.
The light emitting structure 135 may further include a third conductive semiconductor layer under the second conductive semiconductor layer 130, and the third conductive semiconductor layer may be opposite to the second conductive semiconductor layer. It can have polarity. In addition, the first conductive semiconductor layer 110 may be a P-type semiconductor layer, and the second conductive semiconductor layer 130 may be implemented as an N-type semiconductor layer. Accordingly, the light emitting structure 135 may include at least one of an NP junction, a PN junction, an NPN junction, and a PNP junction structure. Hereinafter, for convenience of description, the lower layer of the light emitting structure 135 will be described as an example in which a second conductive semiconductor layer is disposed.

상기 제2도전형 반도체층(130)의 아래에는 채널층(142), 전류 차단층(144), 및 전도층(148)을 포함한다.The channel layer 142, the current blocking layer 144, and the conductive layer 148 are disposed below the second conductive semiconductor layer 130.

상기 채널층(142)은 상기 제2도전형 반도체층(130)의 아래 둘레에 배치되며, 상기 전류 차단층(144)은 상기 제2도전형 반도체층(130)의 아래에 배치된다. The channel layer 142 is disposed around the bottom of the second conductive semiconductor layer 130, and the current blocking layer 144 is disposed below the second conductive semiconductor layer 130.

상기 채널층(142)의 내측부는 상기 발광 구조물(135)의 아래에 배치되며 상기 제2도전형 반도체층(130)의 하면에 접촉될 수 있다. 상기 채널층(142)의 외측부는 상기 발광 구조물(135)의 아래로부터 상기 발광 구조물(135)의 측면보다 더 외측 선상에 배치될 수 있다. 상기 채널층(142)의 외측부는 상기 제2도전형 반도체층(130)의 측면보다 더 외측 영역인 채널 영역에 배치되어, 상기 발광 구조물(135)의 측면을 보호할 수 있다. 상기 채널 영역은 상기 발광 구조물(135)과 전도성 부재(160) 사이에 단차진 구조로서, 발광 소자의 상부의 둘레 영역이 될 수 있다. An inner portion of the channel layer 142 may be disposed under the light emitting structure 135 and may contact the bottom surface of the second conductive semiconductor layer 130. An outer portion of the channel layer 142 may be disposed on an outer line from below the light emitting structure 135 than to the side surface of the light emitting structure 135. An outer portion of the channel layer 142 may be disposed in a channel region that is an outer region than the side surface of the second conductive semiconductor layer 130 to protect the side surface of the light emitting structure 135. The channel region may have a stepped structure between the light emitting structure 135 and the conductive member 160 and may be a peripheral region of an upper portion of the light emitting device.

상기 채널층(142)은 투광성 물질로 형성될 수 있으며, 상기 투광성 물질은 금속 산화물 도는 금속 질화물 중에서 선택될 수 있다. 상기 채널층(142)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. 상기 채널층(142)의 굴절률은 상기 화합물 반도체층의 굴절률보다 낮은 굴절률을 갖는 물질 예컨대, 투광성 질화물, 투광성 산화물, 투광성 절연층으로 형성될 수 있다.The channel layer 142 may be formed of a light transmitting material, and the light transmitting material may be selected from a metal oxide or a metal nitride. The channel layer 142 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), or indium gallium zinc oxide (IGZO). ), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), SiO 2 , SiOx, SiOxNy, Si 3 N 4 , Al 2 O 3 , TiO 2 And the like. The refractive index of the channel layer 142 may be formed of a material having a refractive index lower than that of the compound semiconductor layer, for example, a transparent nitride, a transparent oxide, and a transparent insulating layer.

상기 채널층(142)은 금속성 물질로 형성될 수 있으며, 상기 금속성 물질은 전도성 부재(160) 중 어느 한 층과 접합될 수 있다. 상기 채널층(142)의 내측부는 소정 너비(D3) 정도로 상기 제2도전형 반도체층(130)의 하면에 접촉된다. 여기서, 상기 D3은 수 ~ 수십㎛ 이내이며, 칩 사이즈에 따라 달라질 수 있다.The channel layer 142 may be formed of a metallic material, and the metallic material may be bonded to any one of the conductive members 160. The inner part of the channel layer 142 is in contact with the bottom surface of the second conductive semiconductor layer 130 by a predetermined width D3. Here, the D3 is within a few ~ several tens of ㎛, may vary depending on the chip size.

상기 채널층(142)은 상기 제2도전형 반도체층(130)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. 상기 채널층(142)은 연속적인 패턴 형상 또는 불연속적인 패턴 형상을 포함할 수 있으며, 또는 제조 과정에서 채널 영역으로 조사되는 레이저의 경로 상에 형성될 수 있다. The channel layer 142 may be formed in a pattern such as a loop shape, a ring shape, or a frame shape around a lower surface of the second conductive semiconductor layer 130. The channel layer 142 may include a continuous pattern shape or a discontinuous pattern shape, or may be formed on a path of a laser irradiated to the channel region during the manufacturing process.

상기 채널층(142)은 SiO2인 경우, 그 굴절률은 2.3 정도이며, ITO 굴절률은 2.1 정도이며, GaN 굴절률은 약 2.4정도로서, 상기 제2도전형 반도체층(130)을 통해 상기 채널층(142)으로 입사된 광은 외부로 방출시켜 줄 수 있다. When the channel layer 142 is SiO 2 , the refractive index is about 2.3, the ITO refractive index is about 2.1, and the GaN refractive index is about 2.4, and the channel layer 142 is formed through the second conductive semiconductor layer 130. The incident light may be emitted to the outside.

상기 채널층(142)의 외측부 상면에는 절연층(190)이 더 형성될 수 있으며, 상기 절연층(190)은 상기 채널층(142)의 상면에 접착되어, 상기 발광 구조물(135)의 측면을 보호하게 된다. 또한 상기 채널층(142)은 상기 발광 구조물(135)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(142)은 투광성 물질인 경우 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 채널 영역에서 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발광 구조물(135)의 측벽에서의 층간 단락 문제를 방지할 수 있다.An insulating layer 190 may be further formed on an upper surface of the outer side of the channel layer 142, and the insulating layer 190 is adhered to an upper surface of the channel layer 142 to form a side surface of the light emitting structure 135. Will be protected. In addition, the channel layer 142 may provide a high humidity resistant LED by preventing a short from occurring even when the outer wall of the light emitting structure 135 is exposed to moisture. Since the channel layer 142 transmits a laser beam irradiated during laser scribing in the case of a light transmissive material, it prevents fragmentation of the metal material due to the laser in the channel region, thereby preventing an interlayer short circuit problem in the sidewall of the light emitting structure 135. It can prevent.

상기 채널층(142)은 상기 발광 구조물(135)의 각 층(110,120,130)의 외벽과 상기 베리어층(154) 사이의 간격을 이격시켜 줄 수 있다. 상기 채널층(142)은 0.02~5㎛의 두께로 형성될 수 있으며, 상기 두께는 칩 사이즈에 따라 달라질 수 있다. The channel layer 142 may space the gap between the outer walls of the layers 110, 120, and 130 of the light emitting structure 135 and the barrier layer 154. The channel layer 142 may be formed to a thickness of 0.02 ~ 5㎛, the thickness may vary depending on the chip size.

상기 전류 차단층(144)은 상기 반사 전극층(152)과 상기 제2도전형 반도체층(130)의 사이에 배치되거나, 상기 전도층(148)과 상기 제2도전형 반도체층(130) 사이에 배치될 수 있다. 상기 전류 차단층(144)은 절연 물질이거나, 상기 반사 전극층(152) 보다 전기 전도성이 낮은 비금속 물질로 형성되어, 공급되는 전류를 차단하여 다른 영역으로 확산시켜 준다. The current blocking layer 144 is disposed between the reflective electrode layer 152 and the second conductive semiconductor layer 130 or between the conductive layer 148 and the second conductive semiconductor layer 130. Can be deployed. The current blocking layer 144 is made of an insulating material or a non-metallic material having a lower electrical conductivity than the reflective electrode layer 152, and blocks the current to be diffused to other areas.

상기 전류 차단층(144)은 상기 발광 구조물(135)의 두께 방향으로 상기 전극(115)에 대응되게 배치된다. 상기 전류 차단층(144)의 개수 및 패턴은 상기 전극(115)의 개수 및 패턴과 대응되게 형성될 수 있다.The current blocking layer 144 is disposed to correspond to the electrode 115 in the thickness direction of the light emitting structure 135. The number and patterns of the current blocking layers 144 may be formed to correspond to the number and patterns of the electrodes 115.

상기 전류 차단층(144)은 광 투과율이 70%이상일 수 있으며, 이에 대해 한정하지는 않는다.The current blocking layer 144 may have a light transmittance of 70% or more, but is not limited thereto.

상기 전류 차단층(144)의 너비는 상기 전극(115)의 너비와 같거나 다를 수 있다. 상기 전류 차단층(144)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함한다. The width of the current blocking layer 144 may be the same as or different from the width of the electrode 115. The current blocking layer 144 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO (indium). gallium tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), and at least one of gallium zinc oxide (GZO).

상기 전류 차단층(144)은 유전체층일 수 있으며, 예를 들면 SiO2, TiO2 또는 Al2O3를 포함한다. The current blocking layer 144 may be a dielectric layer and includes, for example, SiO 2 , TiO 2, or Al 2 O 3 .

상기 전류 차단층(144)은 상기 전극(115)의 패턴과 대응되는 영역에 배치되어, 공급되는 전류를 차단하여 다른 영역으로 확산되도록 함으로써, 상기 발광 구조물(135)을 통해 상기 전극(115)으로 전달되는 전류의 경로를 변화시켜 줄 수 있다. 또한 상기 전류 차단층(144)은 반사 특성에 의해 입사되는 광을 반사시켜 줌으로써, 반사 효율을 개선시켜 줄 수 있다. The current blocking layer 144 is disposed in an area corresponding to the pattern of the electrode 115 to block the current to be diffused to another area, thereby passing through the light emitting structure 135 to the electrode 115. It can change the path of the current delivered. In addition, the current blocking layer 144 may improve reflection efficiency by reflecting light incident by the reflection characteristic.

상기 전도층(148)은 발광 구조물(135)의 하면 예컨대, 제2도전형 반도체층(130)의 하면에 접촉된다. 상기 전도층(148)은 상기 채널층(142) 및 상기 전류 차단층(144) 사이에 배치되어, 상기 제2도전형 반도체층(130)의 하면에 오믹 접촉될 수 있다. 상기 전도층(148)은 상기 채널층(142) 및 상기 전류 차단층(144)의 아래에 더 형성될 수 있으며, 이에 대해 한정하지는 않는다.The conductive layer 148 contacts the bottom surface of the light emitting structure 135, for example, the bottom surface of the second conductive semiconductor layer 130. The conductive layer 148 may be disposed between the channel layer 142 and the current blocking layer 144 to be in ohmic contact with a bottom surface of the second conductive semiconductor layer 130. The conductive layer 148 may be further formed below the channel layer 142 and the current blocking layer 144, but is not limited thereto.

상기 전도층(148)은 20~50nm의 두께로 형성될 수 있으며, 그 물질은 전도성 산화물, 전도성 질화물을 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있다. 상기 전도층(148)은 상기 채널층(142)의 하면에 형성되지 않을 수 있으며, 이에 대해 한정하지는 않는다. The conductive layer 148 may be formed to a thickness of 20 to 50 nm, and the material may include a conductive oxide and a conductive nitride, for example, indium tin oxide (ITO), indium zinc oxide (IZO), or IZO nitride (IZON). , Indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium (GZO) zinc oxide). The conductive layer 148 may not be formed on the bottom surface of the channel layer 142, but is not limited thereto.

상기 전도층(148)의 아래에는 반사 전극층(152)이 형성되며, 상기 반사 전극층(152)은 상기 전도층(148)의 하면 전체 또는 하면 일부에 형성될 수 있다. The reflective electrode layer 152 is formed under the conductive layer 148, and the reflective electrode layer 152 may be formed on the entire lower surface or a portion of the lower surface of the conductive layer 148.

상기 반사 전극층(152)은 상기 전도층(148)과 전기적으로 연결되며, 전원을 공급하게 된다. 상기 반사 전극층(152)의 너비는 상기 발광 구조물(135)의 너비보다 적어도 큰 너비로 형성될 수 있으며, 이 경우 입사되는 광을 효과적으로 반사시켜 줄 수 있다. 이에 따라 광 추출 효율은 개선될 수 있다. The reflective electrode layer 152 is electrically connected to the conductive layer 148 and supplies power. The width of the reflective electrode layer 152 may be formed to be at least larger than the width of the light emitting structure 135, in this case it can effectively reflect the incident light. Accordingly, the light extraction efficiency can be improved.

상기 반사 전극층(152)은 상기 발광 소자의 측면에 노출되지 않게 형성되며, 이는 반사 전극층(152)의 물질에 의한 상기 발광 구조물(135)의 채널 영역에서의 손해를 방지할 수 있다.The reflective electrode layer 152 is formed not to be exposed to the side surface of the light emitting device, which can prevent damage in the channel region of the light emitting structure 135 by the material of the reflective electrode layer 152.

상기 반사 전극층(152)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질을 선택적으로 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 반사 전극층(152)은 상기의 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 상기 반사 전극층(152)의 두께는 150~300nm의 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The reflective electrode layer 152 may be formed in a single layer or multiple layers by selectively using a material composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a combination thereof. Can be. The reflective electrode layer 152 may be formed in multiple layers using the above materials and materials such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, and ATO. For example, IZO / Ni, AZO / Ag, IZO / Ag / Ni, AZO / Ag / Ni and the like can be laminated. The thickness of the reflective electrode layer 152 may be formed to a thickness of 150 ~ 300nm, but is not limited thereto.

상기 베리어층(154)은 상기 반사 전극층(152)의 아래에 형성되고, 상기 채널층(142)의 아래에 배치된 전도층(148)과 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 베리어층(154)은 베리어 금속으로서, 예를들어 Ti, W, Pt, Pd, Rh, Ir 중 적어도 하나를 포함할 수 있으며, 상기 접합층(156)으로부터 상기 반사 전극층(152)에 영향을 주는 것을 차단해 주게 된다. 상기 베리어층(154)의 두께는 300~500nm로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The barrier layer 154 may be formed under the reflective electrode layer 152 and may contact the conductive layer 148 disposed under the channel layer 142, but is not limited thereto. The barrier layer 154 is a barrier metal, and may include, for example, at least one of Ti, W, Pt, Pd, Rh, and Ir. The barrier layer 154 may affect the reflective electrode layer 152 from the bonding layer 156. It blocks you from giving. The barrier layer 154 may have a thickness of 300 to 500 nm, but is not limited thereto.

상기 베리어층(154) 아래에는 접합층(156)이 형성되며, 상기 접합층(156)은 상기 지지부재(170)를 상기 베리어층(154)에 접합시켜 준다.A bonding layer 156 is formed below the barrier layer 154, and the bonding layer 156 bonds the support member 170 to the barrier layer 154.

상기 접합층(156)은 본딩 금속 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 접합층(156)은 예컨대, 본딩층으로 기능하며, 그 아래에 지지부재(170)가 접합된다. 상기 접합층(156) 및 상기 베리어층(154)를 형성하지 않고, 상기 반사 전극층(152) 아래에 상기 지지부재(170)를 도금이나 전도성 시트로 부착시켜 줄 수도 있다. 상기 접합층(156)의 두게는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The bonding layer 156 may include at least one of a bonding metal, for example, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta. The bonding layer 156 serves as a bonding layer, for example, and a support member 170 is bonded thereunder. The support member 170 may be attached to the support member 170 under the reflective electrode layer 152 by plating or a conductive sheet without forming the bonding layer 156 and the barrier layer 154. The thickness of the bonding layer 156 may be formed of 5 ~ 9㎛, but is not limited thereto.

상기 접합층(156)의 아래에는 지지부재(170)가 형성되며, 상기 지지부재(170)는 전도성 지지부재으로서, 예들들면 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나로 구현될 수 있다. 또한 상기 지지부재(170)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있다. 또한 상기 지지부재(170)는 형성하지 않거나, 전도성 시트로 구현될 수 있다. 상기 지지 부재(170)는 50~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다. A support member 170 is formed below the bonding layer 156, and the support member 170 is a conductive support member, for example, copper (Cu), gold (Au), nickel (Ni), and molybdenum. (Mo), copper-tungsten (Cu-W), and the like. In addition, the support member 170 may be implemented as a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, etc.). In addition, the support member 170 may not be formed or implemented as a conductive sheet. The support member 170 may be formed to 50 ~ 300㎛, it is not limited thereto.

여기서, 상기 전도층(148), 반사 전극층(152), 베리어층(154), 접합층(156)은 전도성 부재(160) 또는 전극 부재로 정의될 수 있다. The conductive layer 148, the reflective electrode layer 152, the barrier layer 154, and the bonding layer 156 may be defined as the conductive member 160 or the electrode member.

실시 예는 발광 구조물(135)의 아래에 반사 전극층(152)이 배치되고, 발광 구조물(135)의 위에 전극(115)이 배치된 칩 구조의 경우, 60% 이상의 광이 상기 발광 구조물(135)의 상면인 제1도전형 반도체층(110)의 표면으로 진행하게 된다. 이에 따라 광 추출 구조(112)의 크기 및 밀도에 따라 제1도전형 반도체층(110)의 표면으로 입사되는 광의 임계각을 변화시켜 줄 수 있으며, 이에 따라 외부 양자 효율을 개선시켜 줄 수 있다. 실시 예는 제1도전형 반도체층(110)의 두께에 따른 광 추출 구조(112)의 크기를 최적화하여, 외부 양자 효율을 개선시켜 주고자 한다.
According to the embodiment, in the case of the chip structure in which the reflective electrode layer 152 is disposed below the light emitting structure 135 and the electrode 115 is disposed on the light emitting structure 135, more than 60% of the light is emitted from the light emitting structure 135. Proceeds to the surface of the first conductive semiconductor layer 110 that is the upper surface of. Accordingly, the critical angle of the light incident on the surface of the first conductive semiconductor layer 110 can be changed according to the size and density of the light extraction structure 112, thereby improving the external quantum efficiency. The embodiment is to improve the external quantum efficiency by optimizing the size of the light extraction structure 112 according to the thickness of the first conductive semiconductor layer 110.

도 2를 참조하면, 발광 구조물(135)에서 활성층(120)보다 광 출사면에 가까운 제1도전형 반도체층(110)의 상면에 형성된 광 추출 구조(112)는 복수의 볼록부가 일정한 간격 또는 불규칙한 간격으로 형성될 수 있다. 상기 광 추출 구조(112)는 복수의 볼록부가 균일한 크기, 불규칙일한 크기, 또는 랜덤한 크기로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 볼록부의 형상은 뿔 형상 예컨대, 다각뿔 형상 또는 원 뿔 형상을 포함한다. 상기 광 추출 구조(112)의 볼록부 높이(D2)는 오목부(또는 피트) 깊이로 정의될 수 있으며, 상기 광 추출 구조(112)의 너비는 볼록부의 하부 너비로 정의될 수 있다. 상기 광 추출 구조(112)의 크기에 따라 피트 밀도가 달라질 수 있다.Referring to FIG. 2, the light extraction structure 112 formed on the upper surface of the first conductive semiconductor layer 110 closer to the light exit surface than the active layer 120 in the light emitting structure 135 has a plurality of convex portions at regular intervals or irregularities. It can be formed at intervals. The light extracting structure 112 may have a plurality of convex portions having a uniform size, an irregular size, or a random size, but are not limited thereto. The convex portion has a horn shape, for example, a polygonal pyramid shape or a circular horn shape. The convex height D2 of the light extracting structure 112 may be defined as the depth of the concave portion (or pit), and the width of the light extracting structure 112 may be defined as the lower width of the convex portion. Pit density may vary depending on the size of the light extraction structure 112.

상기 광 추출 구조(112)의 높이(D2)는 상기 제1도전형 반도체층(110)의 두께(D1)의 0.3~0.5배로 형성될 수 있다. 예를 들면, 상기 제1도전형 반도체층(110)의 두께(D1)가 3㎛면 상기 광 추출 구조(112)의 높이(D2)는 0.9㎛~1.5㎛로 형성될 수 있다. 상기 제1도전형 반도체층(110)의 두께(D1)가 3㎛~5㎛이면 상기 광 추출 구조(112)의 높이(D2)는 0.9㎛~2.5㎛ 사이로 형성될 수 있다. The height D2 of the light extracting structure 112 may be 0.3 to 0.5 times the thickness D1 of the first conductive semiconductor layer 110. For example, when the thickness D1 of the first conductive semiconductor layer 110 is 3 μm, the height D2 of the light extraction structure 112 may be 0.9 μm to 1.5 μm. When the thickness D1 of the first conductive semiconductor layer 110 is 3 μm to 5 μm, the height D2 of the light extraction structure 112 may be formed to be 0.9 μm to 2.5 μm.

여기서, 상기 광 추출 구조(112)의 높이(D2)는 임의의 영역 내의 광 추출 구조들의 평균적인 크기이거나, 랜덤하게 추출된 복수의 광 추출 구조의 평균적인 크기 값일 수 있다. 상기 광 추출 구조(112)의 높이(D2)는 0.9㎛~5㎛ 범위이고, 그 너비는 0.9㎛~5㎛로 형성될 수 있다.Here, the height D2 of the light extracting structure 112 may be an average size of the light extracting structures in an arbitrary region or an average size value of a plurality of randomly extracted light extracting structures. The height D2 of the light extraction structure 112 may be in the range of 0.9 μm to 5 μm, and the width thereof may be formed to be 0.9 μm to 5 μm.

도 14는 실시 예에 있어서, 광 추출 구조의 높이와 제1도전형 반도체층의 두께의 비율(D2/D1)에 따른 광 추출을 비교한 도면이다.FIG. 14 is a view comparing light extraction according to a ratio D2 / D1 of a height of a light extraction structure and a thickness of a first conductive semiconductor layer in an embodiment.

도 14와 같이, D2/D1의 비율이 0.3~0.5의 구간에서 가장 높은 광 출력을 나타내고 있으며, 플랫한 상면을 갖는 구조일 때의 D2/D1=1.0인 광 출력보다 2.25배 이상의 광 출력을 나타내고 있다. 실시 예는 발광 구조물의 아래에 반사 전극층이 배치되고, 발광 구조물의 위에 전극이 배치된 칩 구조의 경우, 60% 이상의 광량이 상기 발광 구조물의 상면인 제1도전형 반도체층의 상면을 통해 방출된다. 이에 따라 제1도전형 반도체층의 두께에 따른 최고의 광 출력을 내기 위한 광 추출 구조의 크기 즉, 높이를 제공함으로써, 외부 양자 효율을 개선시켜 줄 수 있다.
As shown in FIG. 14, the ratio of D2 / D1 shows the highest light output in the range of 0.3 to 0.5, and the light output of 2.25 times or more than the light output of D2 / D1 = 1.0 when the structure has a flat top surface. have. According to the embodiment, the reflective electrode layer is disposed under the light emitting structure, and in the case of the chip structure in which the electrode is disposed on the light emitting structure, more than 60% of the light is emitted through the upper surface of the first conductive semiconductor layer, which is the upper surface of the light emitting structure. . Accordingly, the external quantum efficiency can be improved by providing the size, that is, the height of the light extraction structure for producing the best light output according to the thickness of the first conductive semiconductor layer.

도 15는 광 추출 구조의 사이즈에 따른 에칭 피트 밀도를 나타낸 도면이다.15 is a diagram showing etching pit density according to the size of the light extraction structure.

도 15를 참조하면, 광 추출 구조의 사이즈가 0.6~0.7 정도의 사이즈일 경우 가장 높은 피트 밀도(Pit density)를 나타내며, 광 추출 구조의 사이즈가 증가할수록 피트 밀도는 감소하게 된다. 상기 광 추출 구조 간의 간격은 5㎛ 이내로 형성될 수 있다.
Referring to FIG. 15, when the size of the light extraction structure is about 0.6 to 0.7, the highest pit density is shown. As the size of the light extraction structure increases, the pit density decreases. An interval between the light extraction structures may be formed within 5 μm.

도 3 내지 도 13은 도 1의 발광 소자의 제조과정을 나타낸 도면이다.3 to 13 are views illustrating a manufacturing process of the light emitting device of FIG. 1.

도 3 및 도 4를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다. Referring to FIGS. 3 and 4, the substrate 101 is loaded onto growth equipment, and a compound semiconductor of group 2 to 6 elements may be formed in a layer or pattern form thereon.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. The growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like, and the like is not limited to such equipment.

상기 기판(101)은 절연성, 투광성, 또는 전도성의 재질을 기판으로 선택될 수 있으며, 예컨대 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 구조가 형성될 수 있다. 또한 상기 기판(101)과 발광 구조물(135) 사이에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과 화합물 반도체와의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 질화물계 반도체로 형성될 수 있다. 상기 언도프드 반도체층은 제1도전형 반도체층(110)보다는 낮은 전도성을 갖고, 상기 제1도전형 반도체층(110)의 결정성을 개선시켜 줄 수 있다.The substrate 101 may be selected from an insulating, transmissive, or conductive material as a substrate, for example, sapphire substrate (Al 2 0 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 0 3 , conductive Substrate, and GaAs. An uneven structure may be formed on the upper surface of the substrate 101. In addition, between the substrate 101 and the light emitting structure 135, a layer or a pattern using a compound semiconductor of Group 2 to Group 6 elements is, for example, a ZnO layer (not shown), a buffer layer (not shown), an undoped semiconductor layer (not shown). At least one layer may be formed. The buffer layer or the undoped semiconductor layer may be formed using a compound semiconductor of group III-V group elements, and the buffer layer may reduce the difference in lattice constant between the substrate and the compound semiconductor, and the undoped semiconductor layer may be It may be formed of a nitride-based semiconductor that is not doped. The undoped semiconductor layer may have lower conductivity than the first conductive semiconductor layer 110 and may improve crystallinity of the first conductive semiconductor layer 110.

상기 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다. A first conductive semiconductor layer 110 is formed on the substrate 101, an active layer 120 is formed on the first conductive semiconductor layer 110, and a second conductive semiconductor layer is formed on the active layer 120. 130 is formed.

상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 III-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The first conductive semiconductor layer 110 is a compound semiconductor of a group III-V element doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP , AlGaInP and the like. When the first conductive type is an N type semiconductor, the first conductive type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like. The first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 제1도전형 반도체층(110)과 활성층(120) 사이에는 제1도전형의 반도체층이 더 형성될 수 있다. 상기 제1도전형의 반도체층은 초격자 구조를 포함하며, 상기 초격자 구조는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 서로 다른 반도체층이 교대로 배치된 구조를 포함한다. A first conductive semiconductor layer may be further formed between the first conductive semiconductor layer 110 and the active layer 120. The first conductive semiconductor layer includes a super lattice structure, the super lattice structure is In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y And a structure in which different semiconductor layers having a compositional formula of ≦ 1) are alternately arranged.

상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드갭보다 높게 형성될 수 있다.An active layer 120 is formed on the first conductive semiconductor layer 110, and the active layer 120 may be formed as a single quantum well structure or a multi quantum well structure. The active layer 120 may be formed using a compound semiconductor material of Group 3-5 elements, such as a period of a well layer and a barrier layer, for example, a period of an InGaN well layer / GaN barrier layer, a period of an InGaN well layer / AlGaN barrier layer, InGaN well layer / InGaN barrier layer may be formed in a cycle, and the like, but is not limited thereto. The band gap of the barrier layer may be higher than the band gap of the well layer.

상기 활성층(120)의 위 또는/및 아래에는 제1도전형 또는/및 제2도전형 클래드층이 형성될 수 있으며, 상기 제1 및 제2도전형 클래드층은 질화물계 반도체로 형성될 수 있다. 상기 제1 및 제2도전형 클래드층은 상기 장벽층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.The first conductive type and / or the second conductive cladding layer may be formed on or under the active layer 120, and the first and second conductive cladding layers may be formed of a nitride based semiconductor. . The first and second conductive clad layers may be formed of a material having a band gap higher than that of the barrier layer.

상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive semiconductor layer 130 is formed on the active layer 120, and the second conductive semiconductor layer 130 is a compound semiconductor of a Group 3-5 element doped with a second conductive dopant. GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. When the second conductive type is a P type semiconductor, the second conductive type dopant includes a P type dopant such as Mg and Zn. The second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층 예컨대, N형 반도체층이 더 형성될 수 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다. The first conductive semiconductor layer 110, the active layer 120, and the second conductive semiconductor layer 130 may be defined as a light emitting structure 135. In addition, a third conductive semiconductor layer, for example, an N-type semiconductor layer, having a polarity opposite to that of the second conductive type may be further formed on the second conductive semiconductor layer 130. Accordingly, the light emitting structure 135 may have at least one of an N-P junction, a P-N junction, an N-P-N junction, and a P-N-P junction structure.

도 3 및 도 4를 참조하면, 단위 칩 사이즈(T1)의 경계 영역에는 채널층(142)이 형성된다. 상기 채널층(142)은 상기 칩 사이즈(T1)의 경계 영역을 따라 링 형상, 루프 형상, 프레임 형상 등의 패턴을 갖고 연속적인 패턴 형상 또는 불연속적인 패턴 형상으로 형성될 수 있다. 상기 채널층(142)은 보호 영역에 대해 마스크층으로 보호한 후 형성하거나, 채널층(142)을 형성한 다음 에칭할 영역을 제거할 수 있다. 상기 채널층(142)은 스퍼터 또는 증착 방식으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.3 and 4, the channel layer 142 is formed in the boundary region of the unit chip size T1. The channel layer 142 may have a ring shape, a loop shape, a frame shape, or the like along a boundary area of the chip size T1, and may be formed in a continuous pattern shape or a discontinuous pattern shape. The channel layer 142 may be formed after protecting the protective region with a mask layer, or may remove the region to be etched after forming the channel layer 142. The channel layer 142 may be formed by a sputtering or deposition method, but is not limited thereto.

III-V족 화합물 반도체보다 굴절률이 낮은 물질 예컨대, 금속 산화물, 금속 질화물 또는 절연물질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. Materials having a lower refractive index than the III-V compound semiconductors may be selected from metal oxides, metal nitrides, or insulating materials, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), Indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 may be selectively formed.

또한 상기 채널층(142)의 내측 영역에는 상기 제2도전형 반도체층(130)의 상면에 접촉된 전류 차단층(144)이 형성된다. 상기 전류 차단층(144)은 보호 영역에 대해 마스크층으로 보호한 다음 형성하거나, 상기 전류 차단층(144)을 형성한 다음 선택적으로 제거하여 형성될 수 있다. 상기 전류 차단층(144)은 스퍼터, 증착 방식, 프린팅 방식을 선택적으로 이용하여 형성할 수 있으며, 이에 대해 한정하지는 않는다. In addition, a current blocking layer 144 in contact with an upper surface of the second conductive semiconductor layer 130 is formed in an inner region of the channel layer 142. The current blocking layer 144 may be formed by protecting the protective region with a mask layer or by selectively removing the current blocking layer 144. The current blocking layer 144 may be formed using a sputtering method, a deposition method, or a printing method, but is not limited thereto.

상기 전류 차단층(144)은 유전체층, 전도층, 쇼트키 접촉을 위한 금속층이거나, 서로 다른 굴절률을 갖는 유전체층의 페어 구조로 형성되거나, 금속층과 유전체층의 페어 구조로 형성될 수 있다.The current blocking layer 144 may be formed of a dielectric layer, a conductive layer, or a metal layer for Schottky contact, a pair structure of dielectric layers having different refractive indices, or a pair structure of a metal layer and a dielectric layer.

상기 전류 차단층(144)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함한다. 상기 금속층은 Ag, Ni, Pd, Pt 중 적어도 하나를 포함할 수 있다. 상기 유전체층은 SiO2, TiO2 및 Al2O3 중 적어도 하나를 포함할 수 있다. The current blocking layer 144 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO (indium). gallium tin oxide), aluminum zinc oxide (AZO), antimony tin oxide (ATO), and at least one of gallium zinc oxide (GZO). The metal layer may include at least one of Ag, Ni, Pd, and Pt. The dielectric layer is SiO 2 , TiO 2 and Al 2 O 3 Or the like.

상기 전류 차단층(144)의 영역은 도 1의 전극 위치에 대응되는 영역에 형성되며, 예컨대 전류 차단층(144)의 개수 및 패턴은 전극의 개수 및 패턴에 대응된다.The region of the current blocking layer 144 is formed in a region corresponding to the electrode position of FIG. 1. For example, the number and pattern of the current blocking layer 144 correspond to the number and pattern of electrodes.

도 5 및 도 6를 참조하면, 상기 발광 구조물(135)의 상면 예컨대, 제2도전형 반도체층(130)의 상면에 전도층(148)이 형성된다. 상기 전도층(148)은 스퍼터 또는 증착 방식으로 형성될 수 있으며, 제2도전형 반도체층(130)의 상면에 오믹 접촉된다. 5 and 6, a conductive layer 148 is formed on an upper surface of the light emitting structure 135, for example, an upper surface of the second conductive semiconductor layer 130. The conductive layer 148 may be formed by a sputtering or deposition method, and is in ohmic contact with an upper surface of the second conductive semiconductor layer 130.

상기 전도층(148)은 상기 제2도전형 반도체층(130), 상기 채널층(142) 및 상기 전류 차단층(144) 상에 형성될 수 있다. 상기 전도층(148)은 상기 채널층(142)의 상면 일부에 형성되거나, 상면 상에 형성되지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도층(148)은 투광성의 전도성 산화물 또는 전도성 질화물 중 어느 하나를 포함하며, 이에 대해 한정하지는 않는다. 상기 전류 차단층(144)은 상기 전도층(148)의 접촉 저항보다는 높은 접촉 저항을 갖는 물질로 형성된다.The conductive layer 148 may be formed on the second conductive semiconductor layer 130, the channel layer 142, and the current blocking layer 144. The conductive layer 148 may be formed on a portion of the upper surface of the channel layer 142 or may not be formed on the upper surface, but is not limited thereto. The conductive layer 148 includes any one of a transparent conductive oxide and a conductive nitride, but is not limited thereto. The current blocking layer 144 is formed of a material having a higher contact resistance than that of the conductive layer 148.

도 7을 참조하면, 상기 전도층(148) 위에는 반사 전극층(152) 및 상기 반사 전극층(152) 위에는 베리어층(154)이 형성된다. 상기 반사 전극층(152)은 E-beam(electron beam) 방식으로 증착하거나 스퍼터링 방식 또는 도금 방식으로 형성할 수 있다. 상기 반사 전극층(152)은 반사 특성이 70%이상인 금속 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 합금으로 구성된 물질 중에서 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한 상기 반사 전극층(152)은 상기의 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. Referring to FIG. 7, the reflective electrode layer 152 and the barrier layer 154 are formed on the conductive layer 148. The reflective electrode layer 152 may be deposited by E-beam (electron beam), sputtering, or plating. The reflective electrode layer 152 is formed of a material having a reflective property of 70% or more, such as Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a material composed of an optional alloy thereof. It may be formed in a single layer or multiple layers. In addition, the reflective electrode layer 152 may be formed in a multilayer using the metal material and conductive oxide materials such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, and ATO. For example, IZO / Ni, AZO / Ag , IZO / Ag / Ni, AZO / Ag / Ni and the like.

상기 반사 전극층(152)은 상기 채널층(142)의 위까지 형성될 수 있다. 상기 반사 전극층(152)은 반사 금속을 이용하여 구현되므로, 전극 역할을 수행할 수 있다. The reflective electrode layer 152 may be formed up to the channel layer 142. Since the reflective electrode layer 152 is implemented using a reflective metal, the reflective electrode layer 152 may serve as an electrode.

상기 반사 전극층(152) 위에는 베리어층(154)이 형성되며, 상기 베리어층(154)은 스퍼터 또는 증착 방식으로 형성될 수 있다. 상기 베리어층(154)은 베리어 금속으로서, Ti, W, Pt, Pd, Rh, Ir 중 적어도 하나를 포함할 수 있다. 상기 베리어층(154)은 상기 전도층(148)의 상면에도 접촉될 수 있으며, 이에 대해 한정하지는 않는다.A barrier layer 154 is formed on the reflective electrode layer 152, and the barrier layer 154 may be formed by a sputtering or deposition method. The barrier layer 154 may include at least one of Ti, W, Pt, Pd, Rh, and Ir as a barrier metal. The barrier layer 154 may also be in contact with the top surface of the conductive layer 148, but is not limited thereto.

도 8을 참조하면, 상기 베리어층(154) 위에는 접합층(156)이 형성된다. 상기 접합층(156)은 스퍼터 또는 증착 방식으로 형성될 수 있으며, 그 물질은 금속으로서 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. Referring to FIG. 8, a bonding layer 156 is formed on the barrier layer 154. The bonding layer 156 may be formed by a sputtering or deposition method, and the material may be a metal, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta. It may include, but is not limited thereto.

상기 접합층(156)은 본딩층으로서, 그 위에 지지부재(170)가 접합될 수 있다. 상기 지지부재(170)는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga2O3, GaN 등) 등으로 구현될 수 있다. 상기 지지부재(170)는 상기 접합층(156)에 본딩되거나, 도금층으로 형성되거나, 또는 전도성 시트 형태로 부착될 수 있다. 실시 예에서 상기 접합층(156) 및 베리어층(154)은 형성하지 않을 수 있으며, 이 경우 상기 반사 전극층(152) 위에 상기 전도성의 지지부재(170)가 형성될 수 있다. The bonding layer 156 is a bonding layer, and the support member 170 may be bonded thereon. The support member 170 is a conductive support member, and includes copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, etc.) may be implemented. The support member 170 may be bonded to the bonding layer 156, formed as a plating layer, or attached in the form of a conductive sheet. In an embodiment, the bonding layer 156 and the barrier layer 154 may not be formed. In this case, the conductive support member 170 may be formed on the reflective electrode layer 152.

도 8 내지 도 10을 참조하면, 상기 지지부재(170)를 베이스에 위치시키고, 상기 기판(101)을 최 상측에 위치시키게 된다. 이후, 상기 발광 구조물(135) 위에 배치된 상기 기판(101)을 제거하게 된다.8 to 10, the support member 170 is positioned at the base, and the substrate 101 is positioned at the uppermost side. Thereafter, the substrate 101 disposed on the light emitting structure 135 is removed.

상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거할 수 있다. 상기 레이저 리프트 오프 방식은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하여 분리시키는 방식이다. 여기서, 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이나 에어 갭이 있는 경우, 습식 식각 액을 이용하여 상기 기판을 분리할 수도 있으며, 이러한 기판 제거 방법에 대해 한정하지는 않는다. The removal method of the substrate 101 may be removed by a laser lift off (LLO) process. The laser lift-off method is a method of irradiating and separating a laser having a wavelength of a predetermined region to the substrate 101. Here, when there is another semiconductor layer (eg, buffer layer) or an air gap between the substrate 101 and the first conductive semiconductor layer 110, the substrate may be separated using a wet etching solution. It does not limit about a removal method.

도 11을 참조하면, 아이솔레이션 에칭에 의해 칩 사이즈(T1)의 경계 영역인 채널 영역(105)을 제거하게 된다. 즉, 칩과 칩 경계 영역에 대해 아이솔레이션 에칭을 수행하여, 상기 채널층(142)의 일부가 노출될 수 있으며, 상기 발광 구조물(135)의 측면은 경사지거나 수직하게 형성될 수 있다.Referring to FIG. 11, the channel region 105, which is the boundary region of the chip size T1, is removed by isolation etching. That is, a portion of the channel layer 142 may be exposed by isolating the chip and the chip boundary region, and the side surface of the light emitting structure 135 may be inclined or vertically formed.

상기 채널층(142)이 투광성 물질인 경우 상기 아이솔레이션 에칭이나 레이저 스크라이빙 공정에서 조사되는 레이저가 투과하게 됨으로써, 그 아래의 금속 재료 예컨대, 베리어층(154), 접합층(156), 지지부재(170)의 재료가 레이저가 조사되는 방향으로 돌출되거나 파편이 발생되는 것을 억제할 수 있다.When the channel layer 142 is a light-transmissive material, the laser irradiated in the isolation etching or laser scribing process is transmitted to thereby transmit a metal material below the barrier layer 154, the bonding layer 156, and the supporting member. It is possible to suppress the material of 170 from protruding in the direction in which the laser is irradiated or generating debris.

여기서, 상기 채널층(142)은 상기 레이저의 광이 투과됨으로써, 채널 영역(105)에서 레이저에 의한 금속 파편 발생을 방지하고, 발광 구조물(135)의 각 층의 외벽을 보호할 수 있다.Here, the channel layer 142 may transmit the light of the laser, thereby preventing the generation of metal fragments by the laser in the channel region 105, and may protect the outer wall of each layer of the light emitting structure 135.

그리고, 상기 제1도전형 반도체층(110)의 상면에 대해 에칭을 수행하여, 복수의 볼록부를 갖는 광 추출 구조(112)를 형성하게 된다. 상기 에칭 방식은 PEC 에칭(photon enhanced chemical etching) 방식으로 수행될 수 있으며, 상기 복수의 볼록부 형상이 다각뿔 형상의 패턴으로 형성시켜 줄 수 있다. 상기 광 추출 구조(112)는 볼록부와 오목부(또는 피트)의 구조를 갖고 있어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(110)의 두께에 따라 상기 광 추출 구조(112)의 볼록부 높이의 비율을 0.3~0.5 사이로 조절함으로써, 광 추출 효율을 개선시켜 줄 수 있다. 실시 예는 광 추출 구조(112)의 높이를 제1도전형 반도체층(110)의 두께에 따라 선택할 수 있어, 단순한 에칭 조건으로 형성된 광 추출 구조와 상이하다 할 수 있다.
The upper surface of the first conductive semiconductor layer 110 is etched to form a light extraction structure 112 having a plurality of convex portions. The etching method may be performed by PEC etching (photon enhanced chemical etching) method, the plurality of convex portions may be formed in a pattern of a polygonal pyramid. The light extraction structure 112 has a structure of convex portions and concave portions (or pits), thereby improving light extraction efficiency. According to the thickness of the first conductive semiconductor layer 110, by adjusting the ratio of the height of the convex portion of the light extracting structure 112 to 0.3 to 0.5, light extraction efficiency may be improved. According to the embodiment, the height of the light extracting structure 112 may be selected according to the thickness of the first conductive semiconductor layer 110, and thus may be different from the light extracting structure formed under simple etching conditions.

도 12를 참조하면, 상기 제1도전형 반도체층(110) 위에 전극(115)을 형성하게 된다. 상기 전극(115)은 증착 방식, 스퍼터 방식 또는 도금 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)의 개수는 하나 이상으로 형성될 수 있으며, 그 위치는 상기 전류 차단층(144)의 영역과 상기 발광 구조물(135)의 두께 방향으로 오버랩되게 배치될 수 있다. 상기 전극(115)은 소정 형상의 분기형 패턴 및 패드를 포함할 수 있다. 상기 전극(115)의 형성 과정은 칩 분리 전 또는 후에 수행될 수 있으며, 이에 대해 한정하지는 않는다.
Referring to FIG. 12, an electrode 115 is formed on the first conductive semiconductor layer 110. The electrode 115 may be formed by a deposition method, a sputtering method or a plating method, but is not limited thereto. The number of the electrodes 115 may be formed in one or more, and the positions thereof may be overlapped in the thickness direction of the region of the current blocking layer 144 and the light emitting structure 135. The electrode 115 may include a branched pattern and a pad having a predetermined shape. The formation process of the electrode 115 may be performed before or after chip separation, but is not limited thereto.

도 13을 참조하면, 상기 발광 구조물(135)의 둘레에 절연층(190)을 형성하게 된다. 상기 절연층(190)은 칩 둘레에 형성되는 데, 그 하단은 상기 채널층(142)의 위에 형성되고, 그 일부(194)는 상기 제1도전형 반도체층(110)의 상면까지 연장될 수 있다. 상기 절연층(190)은 상기 발광 구조물(135)의 둘레에 형성되어, 발광 구조물(135)의 층들(110,120,130) 사이의 쇼트를 방지할 수 있다. 또한 상기 절연층(190) 및 상기 채널층(142)은 칩 내부로 습기가 침투하는 것을 방지할 수 있다. Referring to FIG. 13, an insulating layer 190 is formed around the light emitting structure 135. The insulating layer 190 is formed around the chip, and a lower end thereof is formed on the channel layer 142, and a portion 194 of the insulating layer 190 may extend to an upper surface of the first conductive semiconductor layer 110. have. The insulating layer 190 may be formed around the light emitting structure 135 to prevent a short between the layers 110, 120, and 130 of the light emitting structure 135. In addition, the insulating layer 190 and the channel layer 142 may prevent moisture from penetrating into the chip.

상기 절연층(190)은 상기 화합물 반도체의 굴절률(예: GaN: 2.4) 보다는 낮은 절연 물질 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등으로 형성될 수 있다.The insulating layer 190 may be formed of an insulating material having a lower refractive index than the compound semiconductor (eg, GaN: 2.4), for example, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2, or the like. Can be formed.

그리고, 단위 칩 사이즈(T1)의 경계 영역을 기준으로 개별 칩 단위로 분리하여 도 1과 같이 제조될 수 있다. 이때 칩 단위의 분리 방식은 커팅 공정, 레이저 또는 브레이킹 공정을 선택적으로 이용할 수 있다.
In addition, it may be manufactured as shown in FIG. 1 by dividing into individual chip units based on the boundary region of the unit chip size T1. In this case, the chip-based separation method may selectively use a cutting process, a laser, or a breaking process.

도 16은 실시 예에 따른 발광소자 패키지를 나타낸 도면이다. 16 is a view showing a light emitting device package according to the embodiment.

도 16을 참조하면, 실시예에 따른 발광 소자 패키지(30)는 몸체(31)와, 상기 몸체(31)에 설치된 제1 리드전극(32) 및 제2 리드전극(33)과, 상기 몸체(31)에 설치되어 상기 제1 리드전극(32) 및 제2 리드전극(33)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(37)를 포함한다.Referring to FIG. 16, the light emitting device package 30 according to the embodiment includes a body 31, a first lead electrode 32 and a second lead electrode 33 installed on the body 31, and the body ( The light emitting device 100 according to the exemplary embodiment installed in the 31 and electrically connected to the first lead electrode 32 and the second lead electrode 33, and the molding member 37 surrounding the light emitting device 100. ).

상기 몸체(31)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면을 가지는 캐비티가 형성될 수 있다.The body 31 may include a silicon material, a synthetic resin material, or a metal material, and a cavity having an inclined surface may be formed around the light emitting device 100.

상기 제1 리드 전극(32) 및 제2 리드전극층(33)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(32) 및 제2 리드전극(33)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first lead electrode 32 and the second lead electrode layer 33 are electrically separated from each other, and provide power to the light emitting device 100. In addition, the first lead electrode 32 and the second lead electrode 33 may increase light efficiency by reflecting light generated from the light emitting device 100, and heat generated from the light emitting device 100. It may also play a role in discharging it to the outside.

상기 발광 소자(100)는 상기 몸체(31) 상에 설치되거나 상기 제1 리드전극(32) 또는 제2 리드전극(33) 상에 설치될 수 있다.The light emitting device 100 may be installed on the body 31 or on the first lead electrode 32 or the second lead electrode 33.

상기 발광 소자(100)는 상기 제1 리드전극(32)위에 탑재되며 제2 리드전극(33)과 와이어(36)로 연결될 수 있으며, 다른 예로서 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. The light emitting device 100 may be mounted on the first lead electrode 32 and connected to the second lead electrode 33 by a wire 36. As another example, the light emitting device 100 may be flipped or die bonded. It may be electrically connected.

상기 몰딩부재(37)는 상기 발광 소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부재(37)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 37 may surround and protect the light emitting device 100. In addition, the molding member 37 may include a phosphor to change the wavelength of the light emitted from the light emitting device 100.

실시예에 따른 도 1의 발광 소자 또는 도 16의 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 17 및 도 18에 도시된 표시 장치, 도 19에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.The light emitting device of FIG. 1 or the light emitting device package of FIG. 16 according to the embodiment may be applied to a light unit. The light unit includes a structure in which a plurality of light emitting devices or light emitting device packages are arranged, and includes a display device shown in FIGS. 17 and 18 and a lighting device shown in FIG. 19. And the like.

도 17은 실시 예에 따른 표시 장치의 분해 사시도이다. 17 is an exploded perspective view of a display device according to an exemplary embodiment.

도 17을 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.Referring to FIG. 17, the display device 1000 includes a light guide plate 1041, a light emitting module 1031 that provides light to the light guide plate 1041, a reflective member 1022 under the light guide plate 1041, and the light guide plate 1041. A bottom cover 1011 that houses an optical sheet 1051 on the light guide plate 1041, a display panel 1061 on the optical sheet 1051, the light guide plate 1041, a light emitting module 1031, and a reflective member 1022. ), But is not limited thereto.

상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.The bottom cover 1011, the reflective sheet 1022, the light guide plate 1041, and the optical sheet 1051 can be defined as a light unit 1050.

상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다. The light guide plate 1041 serves to diffuse the light provided from the light emitting module 1031 to make a surface light source. The light guide plate 1041 is made of a transparent material, for example, acrylic resin-based such as polymethyl metaacrylate (PMMA), polyethylene terephthlate (PET), polycarbonate (PC), cycloolefin copolymer (COC), and polyethylene naphthalate (PEN). It may include one of the resins.

상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.The light emitting module 1031 is disposed on at least one side of the light guide plate 1041 to provide light to at least one side of the light guide plate 1041, and ultimately serves as a light source of the display device.

상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(30)를 포함하며, 상기 발광 소자 패키지(30)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 기판은 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 기판(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자 패키지(30)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.The light emitting module 1031 may include at least one, and may provide light directly or indirectly at one side of the light guide plate 1041. The light emitting module 1031 may include a substrate 1033 and a light emitting device package 30 according to the above-described embodiment, and the light emitting device package 30 may be arranged on the substrate 1033 at predetermined intervals. have. The substrate may be a printed circuit board, but is not limited thereto. In addition, the substrate 1033 may include a metal core PCB (MCPCB, Metal Core PCB), flexible PCB (FPCB, Flexible PCB) and the like, but is not limited thereto. When the light emitting device package 30 is mounted on the side surface of the bottom cover 1011 or the heat dissipation plate, the substrate 1033 may be removed. A part of the heat radiation plate may be in contact with the upper surface of the bottom cover 1011. Therefore, heat generated in the light emitting device package 30 may be discharged to the bottom cover 1011 via the heat dissipation plate.

상기 복수의 발광 소자 패키지(30)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.The plurality of light emitting device packages 30 may be mounted on the substrate 1033 such that an emission surface on which light is emitted is spaced apart from the light guide plate 1041 by a predetermined distance, but is not limited thereto. The light emitting device package 30 may directly or indirectly provide light to a light incident portion that is one side of the light guide plate 1041, but is not limited thereto.

상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.The reflective member 1022 may be disposed under the light guide plate 1041. The reflective member 1022 reflects the light incident on the lower surface of the light guide plate 1041 and supplies the reflected light to the display panel 1061 to improve the brightness of the display panel 1061. The reflective member 1022 may be formed of, for example, PET, PC, or PVC resin, but is not limited thereto. The reflective member 1022 may be an upper surface of the bottom cover 1011, but is not limited thereto.

상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may house the light guide plate 1041, the light emitting module 1031, the reflective member 1022, and the like. To this end, the bottom cover 1011 may be provided with a housing portion 1012 having a box-like shape with an opened upper surface, but the present invention is not limited thereto. The bottom cover 1011 may be coupled to a top cover (not shown), but is not limited thereto.

상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may be formed of a metal material or a resin material, and may be manufactured using a process such as press molding or extrusion molding. In addition, the bottom cover 1011 may include a metal or a non-metal material having good thermal conductivity, but the present invention is not limited thereto.

상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다. The display panel 1061 is, for example, an LCD panel, and includes a first and second substrates of transparent materials facing each other, and a liquid crystal layer interposed between the first and second substrates. A polarizing plate may be attached to at least one surface of the display panel 1061, but the present invention is not limited thereto. The display panel 1061 displays information by transmitting or blocking light provided from the light emitting module 1031. The display device 1000 can be applied to video display devices such as portable terminals, monitors of notebook computers, monitors of laptop computers, and televisions.

상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.The optical sheet 1051 is disposed between the display panel 1061 and the light guide plate 1041 and includes at least one light-transmitting sheet. The optical sheet 1051 may include at least one of a sheet such as a diffusion sheet, a horizontal / vertical prism sheet, a brightness enhanced sheet, and the like. The diffusion sheet diffuses incident light, and the horizontal and / or vertical prism sheet concentrates incident light on the display panel 1061. The brightness enhancing sheet reuses the lost light to improve the brightness I will. A protective sheet may be disposed on the display panel 1061, but the present invention is not limited thereto.

상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
The light guide plate 1041 and the optical sheet 1051 may be included as an optical member on the optical path of the light emitting module 1031, but are not limited thereto.

도 18은 실시 예에 따른 발광 소자 패키지를 갖는 표시 장치를 나타낸 도면이다. 18 is a diagram illustrating a display device having a light emitting device package according to an exemplary embodiment.

도 18을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(30)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다. Referring to FIG. 18, the display device 1100 includes a bottom cover 1152, a substrate 1120 on which the light emitting device package 30 disclosed above is arranged, an optical member 1154, and a display panel 1155. .

상기 기판(1120)과 상기 발광 소자 패키지(30)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛(미도시)으로 정의될 수 있다. The substrate 1120 and the light emitting device package 30 may be defined as a light emitting module 1060. The bottom cover 1152, at least one light emitting module 1060, and the optical member 1154 may be defined as a light unit (not shown).

상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1152 may include an accommodating part 1153, but is not limited thereto.

상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. The optical member 1154 may include at least one of a lens, a light guide plate, a diffusion sheet, a horizontal and vertical prism sheet, and a brightness enhancement sheet. The light guide plate may be made of a PC material or a poly methy methacrylate (PMMA) material, and the light guide plate may be removed. The diffusion sheet diffuses the incident light, and the horizontal and vertical prism sheets condense the incident light onto the display panel 1155. The brightness enhancing sheet reuses the lost light to improve the brightness .

상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
The optical member 1154 is disposed on the light emitting module 1060, and performs surface light source, diffusion, condensing, etc. of the light emitted from the light emitting module 1060.

도 19는 실시 예에 따른 조명 장치의 사시도이다.19 is a perspective view of a lighting apparatus according to an embodiment.

도 19를 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.Referring to FIG. 19, the lighting device 1500 includes a case 1510, a light emitting module 1530 installed in the case 1510, and a connection terminal installed in the case 1510 and receiving power from an external power source. 1520).

상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.The case 1510 may be formed of a material having good heat dissipation, for example, may be formed of a metal material or a resin material.

상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(30)를 포함할 수 있다. 상기 발광 소자 패키지(30)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다. The light emitting module 1530 may include a substrate 1532 and a light emitting device package 30 according to an embodiment mounted on the substrate 1532. The plurality of light emitting device packages 30 may be arranged in a matrix form or spaced apart at predetermined intervals.

상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다. The substrate 1532 may be a circuit pattern printed on an insulator. For example, a general printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB, FR-4 substrates and the like.

또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.In addition, the substrate 1532 may be formed of a material that reflects light efficiently, or a surface may be coated with a color, for example, white or silver, in which the light is efficiently reflected.

상기 기판(1532) 상에는 적어도 하나의 발광 소자 패키지(30)가 탑재될 수 있다. 상기 발광 소자 패키지(30) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.At least one light emitting device package 30 may be mounted on the substrate 1532. Each of the light emitting device packages 30 may include at least one light emitting diode (LED) chip. The LED chip may include a light emitting diode in a visible light band such as red, green, blue, or white, or a UV light emitting diode emitting ultraviolet (UV) light.

상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(30)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.The light emitting module 1530 may be arranged to have a combination of various light emitting device packages 30 to obtain color and brightness. For example, a white light emitting diode, a red light emitting diode, and a green light emitting diode may be combined to secure high color rendering (CRI).

상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
The connection terminal 1520 may be electrically connected to the light emitting module 1530 to supply power. The connection terminal 1520 is inserted into and coupled to an external power source in a socket manner, but is not limited thereto. For example, the connection terminal 1520 may be formed in a pin shape and inserted into an external power source, or may be connected to the external power source by a wire.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100: 발광 소자, 110: 제1도전형 반도체층, 112: 광 추출 구조, 120: 활성층, 130: 제2도전형 반도체층, 115: 전극, 142: 채널층, 144: 전류 차단층, 148: 전도층, 152: 반사 전극층, 154: 베리어층, 156:접합층, 170:지지 부재 Reference Signs List 100 light emitting element, 110 first conductive semiconductor layer, 112 light extraction structure, 120 active layer, 130 second conductive semiconductor layer, 115 electrode, 142 channel layer, 144 current blocking layer, 148: Conductive layer, 152: reflective electrode layer, 154: barrier layer, 156: bonding layer, 170: support member

Claims (8)

제1도전형 반도체층, 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조물;
상기 제1도전형 반도체층의 상면에 복수의 볼록부를 갖는 광 추출 구조;
상기 발광 구조물 위에 전극;
상기 발광 구조물의 아래에 전도층;
상기 전도층 아래에 반사 전극층; 및
상기 반사 전극층 아래에 지지 부재를 포함하며,
상기 광 추출 구조의 볼록부 높이는 상기 제1도전형 반도체층의 두께의 0.3~0.5배로 형성되는 것을 포함하는 발광 소자.A light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer between the first conductive semiconductor layer and the second conductive semiconductor layer;
A light extraction structure having a plurality of convex portions on an upper surface of the first conductive semiconductor layer;
An electrode on the light emitting structure;
A conductive layer under the light emitting structure;
A reflective electrode layer under the conductive layer; And
A support member under the reflective electrode layer,
The height of the convex portion of the light extraction structure is formed of 0.3 to 0.5 times the thickness of the first conductive semiconductor layer. 제1항에 있어서, 상기 제1도전형 반도체층의 두께는 3㎛ 이상인 발광 소자.The light emitting device of claim 1, wherein a thickness of the first conductive semiconductor layer is 3 μm or more. 제1항에 있어서, 상기 광 추출 구조의 볼록부 높이는 0.9㎛ ~2.5㎛ 범위로 형성되는 발광 소자.The light emitting device of claim 1, wherein the height of the convex portion of the light extraction structure is in a range of 0.9 μm to 2.5 μm. 제1항에 있어서, 상기 볼록부는 뿔 형상을 포함하는 발광 소자.The light emitting device of claim 1, wherein the convex portion comprises a horn shape. 제1항에 있어서, 상기 복수의 볼록부는 불규칙한 크기로 형성되는 발광 소자.The light emitting device of claim 1, wherein the plurality of convex portions are formed to have an irregular size. 제3항에 있어서, 상기 복록부의 너비는 0.9㎛~5㎛를 포함하는 발광 소자.The light emitting device of claim 3, wherein the width of the double-block portion includes 0.9 μm to 5 μm. 제3항에 있어서, 상기 광 추출 구조의 볼록부의 높이는 평균 크기 값인 발광 소자.The light emitting device of claim 3, wherein the height of the convex portion of the light extraction structure is an average size value. 캐비티를 갖는 몸체;
상기 캐비티에 배치된 제1 및 제2리드 전극;
상기 캐비티 내에 배치된 상기 제1리드 전극 위에 배치되며, 상기 제2리드 전극과 와이어로 연결된 발광 소자; 및
상기 캐비티에 배치된 몰딩 부재를 포함하며,
상기 발광 소자는 제1항 내지 제7항 중 어느 한 항의 발광 소자를 포함하는 발광 소자 패키지.A body having a cavity;
First and second lead electrodes disposed in the cavity;
A light emitting element disposed on the first lead electrode disposed in the cavity and connected to the second lead electrode by a wire; And
A molding member disposed in the cavity,
The light emitting device package comprising a light emitting device of any one of claims 1 to 7.
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