[go: up one dir, main page]

KR20130016938A - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

유기 발광 표시 장치 및 그 제조 방법

Info

Publication number
KR20130016938A
KR20130016938A KR1020110079149A KR20110079149A KR20130016938A KR 20130016938 A KR20130016938 A KR 20130016938A KR 1020110079149 A KR1020110079149 A KR 1020110079149A KR 20110079149 A KR20110079149 A KR 20110079149A KR 20130016938 A KR20130016938 A KR 20130016938A
Authority
KR
South Korea
Prior art keywords
electrode
layer
metal
light emitting
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020110079149A
Other languages
English (en)
Inventor
이율규
박선
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110079149A priority Critical patent/KR20130016938A/ko
Priority to US13/360,497 priority patent/US20130037783A1/en
Priority to CN2012100296849A priority patent/CN102931209A/zh
Priority to TW101104264A priority patent/TW201308706A/zh
Publication of KR20130016938A publication Critical patent/KR20130016938A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/14—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the electroluminescent material, or by the simultaneous addition of the electroluminescent material in or onto the light source
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/20—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the material in which the electroluminescent material is embedded
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 측면에 의하면, 활성층, 게이트 전극, 및 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 이온 불순물이 도핑된 제1부분과, 이온 불순물이 도핑되지 않은 제2부분을 포함하고, 상기 활성층과 동일층에 배치된 제1전극, 및 상기 게이트 전극과 동일층에 배치되고, 상기 제2부분에 대응하는 위치에 배치된 제2전극을 포함하는 적어도 두 개 이상의 커패시터; 상기 게이트 전극과 동일층에 배치되고, 상기 소스 전극 및 드레인 전극 중 하나와 연결된 화소 전극; 상기 화소 전극 상에 배치된 발광층; 및 상기 발광층 상에 배치된 대향 전극;을 포함하는 유기 발광 표시 장치를 제공한다.

Description

유기 발광 표시 장치 및 그 제조 방법{Organic light emitting display device and manufacturing method of the same}
본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치는 경량 박형이 가능할 뿐만 아니라, 넓은 시야각, 빠른 응답속도 및 적은 소비 전력 등의 장점으로 인하여 차세대 표시 장치로서 주목 받고 있다.
본 발명은 제조 공정이 단순하고, 제조 비용을 절감할 수 있는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 활성층, 게이트 전극, 및 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 이온 불순물이 도핑된 제1부분과, 이온 불순물이 도핑되지 않은 제2부분을 포함하고, 상기 활성층과 동일층에 배치된 제1전극, 및 상기 게이트 전극과 동일층에 배치되고, 상기 제2부분에 대응하는 위치에 배치된 제2전극을 포함하는 적어도 두 개 이상의 커패시터; 상기 게이트 전극과 동일층에 배치되고, 상기 소스 전극 및 드레인 전극 중 하나와 연결된 화소 전극; 상기 화소 전극 상에 배치된 발광층; 및 상기 발광층 상에 배치된 대향 전극;을 포함하는 유기 발광 표시 장치를 제공한다.
상기 제1부분은 상기 제2부분을 둘러싸도록 배치될 수 있다.
상기 제2전극의 크기는 상기 제2부분의 크기와 같을 수 있다.
적어도 두 개 이상의 상기 제1전극은 상기 제1부분끼리 전기적으로 연결될 수 있다.
상기 적어도 두 개 이상의 제2전극은 전기적으로 분리되어 배치될 수 있다.
상기 게이트 전극은 상기 화소 전극에 포함된 투명 도전물을 포함하는 제1층, 및 금속을 포함하는 제2층을 포함할 수 있다.
상기 커패시터의 제2전극은 상기 화소 전극에 포함된 투명 도전물을 포함하는 제1층, 및 금속을 포함하는 제2층을 포함할 수 있다.
상기 투명 도전물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 적어도 하나의 커패시터는 상기 제2전극 상에 배치된 제3전극을 더 포함할 수 있다.
상기 제3전극은 상기 소스 전극 및 드레인 전극과 동일층에 배치되고, 상기 소스 전극 및 드레인 전극과 동일한 물질을 포함할 수 있다.
상기 활성층은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다.
상기 박막 트랜지스터는 기판으로부터 상기 활성층, 게이트 전극, 소스 전극 및 드레인 전극의 순서로 배치될 수 있다.
상기 활성층과 상기 게이트 전극 사이에 제1절연층이 배치되고, 상기 제1절연층은 상기 화소 전극 하부에 직접 배치될 수 있다.
본 발명의 다른 측면에 의하면, 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막 트랜지스터의 활성층, 적어도 두 개 이상의 커패시터의 제1전극을 형성하는 제1마스크 공정; 제1절연층을 형성하고, 상기 제1절연층 상에 투명도전물 및 제1금속을 차례로 형성하고 패터닝하여, 상기 투명도전물 및 제1금속이 차례로 적층된 박막 트랜지스터의 게이트 전극, 적어도 두 개 이상의 커패시터의 제2전극, 및 화소 전극을 형성하는 제2마스크 공정; 제2절연층을 형성하고, 상기 활성층의 소스 및 드레인 영역, 및 상기 화소 전극을 노출시키는 콘택홀들을 형성하는 제3마스크 공정; 제2금속을 형성하고, 상기 제2금속을 패터닝하여 상기 소스 및 드레인 영역과 접속하는 소스 및 드레인 전극을 형성하고, 상기 화소 전극 상의 제1금속 및 제2금속을 제거하는 제4마스크 공정; 및 제3절연층을 형성하고, 상기 제3절연층을 패터닝하여 상기 화소 전극이 노출시키는 제5마스크 공정;을 포함하는 유기 발광 표시 장치의 제조 방법을 제공할 수 있다.
상기 제2마스크 공정 후, 상기 소스 및 드레인 영역과, 상기 제2전극과 중첩되지 않는 위치의 상기 제1전극의 외곽에 이온 불순물을 도핑할 수 있다.
상기 적어도 두 개 이상의 제1전극을 연결하는 배선에 상기 이온 불순물을 함께 도핑할 수 있다.
상기 제2전극은 상기 제1전극보다 작게 형성될 수 있다.
상기 제4마스크 공정은 상기 제2금속을 식각하는 제1식각 공정, 및 상기 제1금속을 식각하는 제2식각 공정을 포함할 수 있다.
상기 제4마스크 공정에서, 상기 제2금속은 상기 제1금속과 동일 재료로 형성되고, 상기 제1금속 및 제2금속을 동시에 식각할 수 있다.
상기 제2금속을 패터닝하여, 상기 제2전극 상에 상기 제3전극을 더 형성할 수 있다.
상기 제5마스크 공정 후, 상기 화소 전극 상부에 발광층, 및 대향 전극을 더 형성할 수 있다.
상기와 같은 본 발명에 따른 유기 발광 표시 장치 및 그 제조 방법에 따르면 다음과 같은 효과를 제공한다.
첫째, 도핑 공정을 1회로 줄여 제조 공정 단순화하고 제조 비용을 절감할 수 있다.
둘째, 커패시터의 상부 전극을 하부 전극보다 크게 형성하여 하부 전극의 외곽 및 배선에 도핑 영역을 형성함으로써 MOS CAP임에도 불구하고 전압 설계 마진을 향상시킬 수 있다.
셋째, 커패시터를 병렬 연결함으로써 전체 정전용량을 향상시킬 수 있다.
넷째, 5회의 포토마스크 공정으로 상기와 같은 유기 발광 표시 장치를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 포함된 하나의 픽셀을 개략적으로 도시한 평면도이다.
도 2는 도 1의 회로도이다.
도 3A는 도 1의 A-A를 따라 취한 단면도이고, 도 3B은 도 1의 B-B를 따라 취한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제5마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 9은 본 발명의 제2 실시예에 따른 유기 발광 표시 장치에 포함된 픽셀의 개략적인 단면도이다.
도 10은 도 9의 회로도이다.
도 11은 본 발명의 제3 실시예에 따른 유기 발광 표시 장치에 포함된 픽셀의 개략적인 단면도이다.
12는 도 11의 회로도이다.
도 13은 본 발명의 비교예에 따른 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 14 내지 도 18은 본 발명의 비교예에 따른 유기 발광 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)에 포함된 하나의 픽셀을 개략적으로 도시한 평면도, 도 2는 도 1의 회로도, 도 3A는 도 1의 A-A를 따라 취한 단면도, 도 3B은 도 1의 B-B를 따라 취한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 픽셀에는 스캔 라인(S), 데이터 라인(D), 전원전압공급 라인(V), 보상제어신호 라인(CC)과 같은 복수의 도전 라인들과, 발광 영역(EL), 제1 내지 제3박막 트랜지스터(TR1, TR2, TR3), 및 제1커패시터(Cst) 및 제2커패시터(Cvth)가 구비된다.
도 1은 본 발명을 설명하기 위한 일 예이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 도 1에 도시된 도전 라인들 외에 다른 도전 라인들이 더 구비될 수 있다. 또한, 보상제어신호 라인(CC)과 같은 일부 도전 라인은 모든 픽셀마다 구비되지 않을 수 있으며, 이웃하는 픽셀에 공통으로 사용될 수 있다. 또한, 박막 트랜지스터 및 커패시터의 개수도 반드시 도시된 실시예에 한정되는 것은 아니며, 픽셀에 따라 3개 이상의 박막 트랜지스터, 2개 이상의 커패시터가 구비될 수 있다.
도 1 및 도 2를 참조하면, 제1박막 트랜지스터(TR1)의 게이트 전극은 스캔 라인(S)에 연결되고, 소스 전극은 데이터 라인(D)에 연결되고, 드레인 전극은 제1커패시터(Cst)의 일 전극에 연결된다. 제2박막 트랜지스터(TR2)의 게이트 전극은 제2커패시터(Cvth)의 일 전극에 연결되고, 소스 전극은 전원전압 공급 라인(V)에 연결되고, 드레인 전극은 OLED의 애노드에 연결된다. 제3박막 트랜지스터(TR3)의 게이트 전극은 보상제어 신호 라인(CC)에 연결되고, 소스 전극은 제2박막 트랜지스터(TR2)의 게이트 전극에 연결되고, 드레인 전극은 제2박막 트랜지스터(TR2)의 드레인 전극에 연결된다. 여기서, 제1박막 트랜지스터(TR1)는 스위칭 트랜지스터가 되고, 제2박막 트랜지스터(TR2)는 구동 트랜지스터가 되고, 제3박막 트랜지스터(TR3)는 문턱 전압(Vth)을 보상하기 위한 보상 트랜지스터가 될 수 있다. 도 2에서 제1박막 트랜지스터(TR1), 제2박막 트랜지스터(TR2), 제3박막 트랜지스터(TR3)는 P형으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니며 적어도 하나가 N형으로 형성될 수도 있다.
제1커패시터(Cst)의 일 전극은 전원전압공급 라인(V)에 연결되고, 다른 전극은 제1박막 트랜지스터(TR1)의 드레인 전극과 연결된다. 제2커패시터(Cvth)의 일 전극은 제2박막 트랜지스터(TR2)의 게이트 전극에 연결되고, 다른 전극은 제1박막 트랜지스터(TR1)의 드레인 전극에 연결된다. 그리고, 제1박막 트랜지스터(TR1)의 드레인 전극에 연결된 제1커패시터(Cst)의 전극과 제2커패시터(Cvth)의 전극은 서로 전기적으로 연결된다. 여기서, 제1커패시터(Cst)는 제1박막 트랜지스터(TR1)에 데이터 신호가 인가되는 동안 데이터 신호를 저장하는 저장 커패시터가 되고, 제2커패시터(Cvth)는 문턱 전압(Vth)의 불균일을 보상하기 위한 보상 커패시터가 될 수 있다.
도 3A를 참조하면, 기판(10) 상에 제1박막 트랜지스터(TR1)가 구비된다. 제1박막 트랜지스터(TR1)는 기판(10) 상에 구비된 활성층(21), 게이트 전극(23, 24), 소스 및 드레인 전극(26)을 포함한다. 상기 도면에는 제1박막 트랜지스터(TR1)의 단면 형상만 도시되어 있으나, 제2박막 트랜지스터(TR2)와 제3박막 트랜지스터(TR3)는 제1박막 트랜지스터(TR1)와 동일한 단면을 가진다.
기판(10)은 글라스재 또는 플라스틱재와 같은 다양한 재질로 형성될 수 있다. 단, 본 실시예에의 유기 발광 표시 장치가 기판(10) 측으로 화상이 구현되는 배면 발광형의 경우, 기판(10)은 투명 재질로 구비되는 것이 바람직하다.
상기 도면에는 도시되어 있지 않으나, 기판(10)의 상부에 평활한 면을 형성하고 기판(10) 상부로 불순 원소가 침투하는 것을 차단하기 위하여 기판(10)의 상부에 버퍼층(미도시)을 더 형성할 수 있다. 버퍼층은 SiO2 및/또는 SiNx 등으로 형성할 수 있다.
활성층(21)은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다. 활성층(21)은 이온 불순물이 도핑 되지 않은 채널 영역(21a)과, 채널 영역(21a) 외측에 이온 불순물이 도핑 된 소스 및 드레인 영역(21b)을 포함한다. 소스 및 드레인 영역(21b)은 3족 원소 또는 5족 원소로 도핑하여 p-type 또는 n-type 반도체로 형성할 수 있다.
활성층(21) 상에 게이트 절연막으로 기능하는 제1절연층(12)이 구비된다. 제1절연층(12)은 SiNx 및/또는 SiO2와 같은 무기막이 한 층 이상 형성될 수 있다.
제1절연층(12) 채널 영역(21a)에 대응되는 위치에 게이트 전극(23, 24)이 배치된다. 게이트 전극(213, 24)은 투명 도전물로 구비된 제1층(23)과 저저항 금속으로 구비된 제2층(24)이 제1층(23) 위에 구비된다. 게이트 전극의 제1층(23)과 제2층(24)은 에칭 선택비가 서로 다른 도전물로 구비될 수 있다. 예를 들어, 게이트 전극의 제1층(23)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 투명 도전물로 형성될 수 있다. 게이트 전극의 제2층(24)은 Ti, Mo, Al, Ag, Cu 및 이들의 합금에서 선택된 하나 이상의 물질을 포함할 수 있다.
게이트 전극(23, 24) 상에는 제2절연층(15)이 구비된다. 제2절연층(15)은 게이트 전극(23, 24)과 소스 및 드레인 전극(26)을 절연하는 층간 절연막으로 기능한다. 제2절연층(15)은 다양한 절연 물질로 형성할 수 있다. 예를 들어 산화물, 질화물과 같은 무기물로도 형성이 가능하고 유기물로도 형성이 가능하다. 제2절연층(15)을 형성하는 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다. 또한, 제2절연층(15)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
제2절연층(15) 상에 소스 및 드레인 전극(26)이 배치된다. 소스 및 드레인 전극(26)은 활성층(21)의 소스 및 드레인 영역(21b)에 각각 접속한다.
기판(10) 상에 제1커패시터(Cst)가 구비된다. 제1커패시터(Cst)는 활성층(21)과 동일층에 형성된 제1전극(31), 게이트 전극(23, 24)과 동일층에 형성된 제2전극(33, 34)을 포함한다.
제1전극(31)은 이온 불순물이 도핑 된 부분(31b)과 이온 불순물이 도핑 되지 않은 부분(31a)으로 이루어진다. 이온 불순물이 도핑 된 부분(31b)은 이온 불순물이 도핑 되지 않은 부분(31a)을 둘러싸도록 배치된다. 이온 불순물은 3족 또는 5족 원소로 도핑하여 p-type 또는 n-type 반도체로 형성할 수 있다.
이온 불순물이 도핑 되지 않은 부분(31a)은 활성층(21)의 채널 영역(21a)과 동일한 비정질 반도체 또는 결정질 반도체로 형성될 수 있다. 이온 불순물이 도핑 된 부분(31b)은 활성층(21)의 소스 및 드레인 영역(21b)과 동일한 비정질 반도체 또는 결정질 반도체로 형성될 수 있다. 본 실시예에서 제1커패시터(Cst)는 제1전극(31)의 외곽이 이온 불순물이 도핑 된 영역으로 이루어 지기 때문에, 이온 불순물이 도핑 된 영역이 전혀 없는 구조에 비하여 제1커패시터(Cst)에 인가되는 전압을 낮출 수 있다.
제1전극(31) 상에 제1절연층(12)이 형성되고, 제1절연층(12)은 커패시터의 유전막으로 기능한다.
제1절연층(12) 상에 제2전극(33, 34)이 구비된다. 제2전극(33, 34)은 게이트 전극의 제1층(23)과 동일한 투명 도전물을 포함하는 제1층(33)과, 게이트 전극의 제2층(24)과 동일한 금속을 포함하는 제2층(34)을 포함한다.
제2전극(33, 34)은 제1전극의 이온 불순물이 도핑 되지 않은 영역(31a)에 대응되는 위치에 형성된다. 제2전극(33, 34)의 크기는 제1전극의 이온 불순물이 도핑 되지 않은 영역(31a)의 크기와 실질적으로 동일하다. 후술하겠지만, 제1전극(31)에 대한 이온 도핑 시 제2전극(33, 34)이 도핑 저지 마스크의 기능을 하기 때문이다.
기판(10) 상에 발광 영역(EL)이 구비된다. 발광 영역(EL)은 화소 전극(13), 발광층(18), 및 대향 전극(19)을 포함한다.
화소 전극(13)은 제1절연층(12) 상에 직접 배치된다. 또한 화소 전극(13)은 게이트 전극의 제1층(23) 및 커패시터의 제2전극의 제1층(33)과 동일층에 동일 물질로 형성된다. 즉, 화소 전극(13)은 투명 도전물로 형성된다. 따라서, 화소 전극(13)을 통하여 기판(10) 측으로 광이 방출될 수 있다.
화소 전극(13)의 외곽에 제2절연층(15)이 형성되고, 제2절연층(15) 상에 제3절연층(17)이 형성된다. 3절연층(17)에는 화소 전극(13) 상부를 노출시키는 제4콘택홀(C4)이 형성된다. 제4콘택홀(C4)에 발광층(18)이 구비된다. 발광층(18)은 발광 영역(EL)을 결정한다.
발광층(18)은 저분자 유기물 또는 고분자 유기물일 수 있다. 발광층(18)이 저분자 유기물일 경우, 발광층(18)을 중심으로 홀 수송층(hole transport layer: HTL), 홀 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N'-디(나프탈렌-1-일)-N(N'-Di(naphthalene-1-yl)-N), N'-디페닐-벤지딘(N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다. 한편, 발광층(18)이 고분자 유기물일 경우, 발광층(18) 외에 홀 수송층(HTL)이 포함될 수 있다. 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다. 물론 전술한 유기물층 외에 무기물층이 더 구비될 수 있다.
발광층(18) 상에는 모든 픽셀에 공통으로 배치되는 공통 전극으로서 대향 전극(19)이 배치된다. 본 실시예에 따른 유기 발광 표시 장치(1)의 경우, 제1화소 전극(13)은 애노드로 사용되고, 대향 전극(19)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
대향 전극(19)은 반사 물질을 포함하는 반사 전극으로 구성될 수 있다. 이때 상기 대향 전극(19)은 Al, Mg, Li, Ca, LiF/Ca, 및 LiF/Al에서 선택된 하나 이상의 물질을 포함할 수 있다. 대향 전극(19)이 반사 전극으로 구비됨으로써, 발광층(18)에서 방출된 빛은 대향 전극(19)에 반사되어 투명도전물로 구성된 화소 전극(13)을 투과하여 기판(10) 측으로 방출된다.
도 3B를 참조하면, 기판(10) 상에 제2커패시터(Cvth)가 구비된다. 제2커패시터(Cvth)는 활성층(21)과 동일층에 형성된 제1전극(41), 게이트 전극(23, 24)과 동일층에 형성된 제2전극(43, 44)을 포함한다.
제1전극(41)은 이온 불순물이 도핑된 부분(41b)과 이온 불순물이 도핑 되지 않은 부분(41a)으로 이루어진다. 이온 불순물이 도핑 된 부분(41b)은 이온 불순물이 도핑 되지 않은 부분(41a)을 둘러싸도록 배치된다. 이온 불순물은 3족 또는 5족 원소로 도핑하여 p-type 또는 n-type 반도체로 형성할 수 있다. 단, 제1커패시터(Cst)의 이온 불순물이 도핑된 부분(31b)과 제2커패시터(Cvth)의 이온 불순물이 도핑된 부분(31b)에는 동일한 타입의 이온 불순물이 도핑 된다.
이온 불순물이 도핑 되지 않은 부분(41a)은 활성층(21)의 채널 영역(21a)과 동일한 비정질 반도체 또는 결정질 반도체로 형성될 수 있다. 이온 불순물이 도핑 된 부분(41b)은 활성층(21)의 소스 및 드레인 영역(21b)과 동일한 비정질 반도체 또는 결정질 반도체로 형성될 수 있다. 본 실시예에서 제2커패시터(Cvht)는 제1전극(41)의 외곽이 이온 불순물이 도핑 된 영역으로 이루어 지기 때문에, 이온 불순물이 도핑 된 영역이 전혀 없는 구조에 비하여 인가되는 전압을 낮출 수 있다.
제1전극(41) 상에 제1절연층(12)이 형성되고, 제1절연층(12) 상에 제2전극(43, 44)이 구비된다. 제2전극(43, 44)은 게이트 전극의 제1층(23)과 동일한 투명 도전물을 포함하는 제1층(33)과, 게이트 전극의 제2층(24)과 동일한 금속을 포함하는 제2층(44)을 포함한다.
제2전극(43, 44)은 제1전극(41)의 이온 불순물이 도핑 되지 않은 영역(41a)에 대응되는 위치에 형성된다. 제2전극(43, 44)의 크기는 제1전극(41)의 이온 불순물이 도핑 되지 않은 영역(41a)의 크기와 실질적으로 동일하다. 후술하겠지만, 제1전극(41)에 대한 이온 도핑 시 제2전극(43, 44)이 도핑 저지 마스크의 기능을 하기 때문이다.
도 3A 및 도 3B를 참조하면, 본 실시예에 따른 유기 발광 표시 장치(1)는 적어도 두 개의 커패시터(Cst, Cvth)를 포함하고, 각 커패시터(Cst, Cvth)의 제1전극(31, 41)은 외곽에 이온 불순물이 도핑 된 영역(31b, 41b)을 가진다. 따라서, 이온 불순물이 도핑 된 영역이 전혀 없는 구조에 비하여 커패시터에 인가되는 전압을 낮출 수 있다. 뿐만 아니라, 이온 불순물이 도핑 된 영역이 전혀 없는 구조에 비하여 폭넓은 전압 범위에서 일정한 정전용량을 유지할 수 있다. 따라서, 회로 설계시 전압 설계 마진을 향상시킬 수 있다.
한편, 도 1 및 2를 참조하면, 각 커패시터(Cst, Cvth)의 제1전극(31, 41)은 전기적으로 연결되며, 구체적으로 제1전극(31, 41) 외곽의 이온 불순물이 도핑 된 영역(31b, 41b) 사이에서 전기적으로 연결된다. 반면, 각 커패시터(Cst, Cvth)의 제2전극(33, 34, 43, 44)은 전기적으로 분리되어 배치됨을 알 수 있다.
한편, 도 1을 참조하면, 제1커패시터(Cst)와 제2커패시터(Cvth)는 각각 발광 영역(EL)의 상하에 분리되어 배치되어 있으나, 이는 일 예시일 뿐이다. 본 발명에 따른 유기 발광 표시 장치(1)는 커패시터의 위치에 제한 받지 않는다. 예를 들어, 제1 및 제2 커패시터(Cst, Cvth) 중 하나가 발광 영역(EL)과 전원전압공급 라인(V) 사이에 배치될 수도 있고, 제1 및 제2 커패시터(Cst, Cvth) 모두 발광 영역(EL)과 전원전압공급 라인(V) 사이에 배치될 수 있으며, 일부 커패시터는 전원전압공급 라인(V)과 중첩되어 배치될 수도 있다.
이하, 도 4 내지 8을 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 기판(10) 상에 제1박막 트랜지스터(TR1)의 활성층(21a), 제1커패시터(Cst)의 제1전극(31a) 및 제2커패시터(Cvth)의 제1전극(41c)이 형성된다.
상기 도면에는 도시되어 있지 않지만, 기판(10) 상에는 반도체층(미도시)이 형성되고, 반도체층(미도시) 상에 포토레지스터(미도시)가 도포된 후, 제1포토마스크(미도시)를 이용한 포토리소그라피 공정이 진행된다. 포토리소그라피 공정에 의해 반도체층(미도시)이 패터닝되어, 제1박막 트랜지스터(TR1)의 활성층(21a), 및 제1커패시터(Cst)의 제1전극(31a) 및 제2커패시터(Cvth)의 제1전극(41a)이 동시에 형성된다. 상기 도면에는 도시되어 있지만, 제2박막 트랜지스터(TR2), 및 제3박막 트랜지스터(TR3)도 제1박막 트랜지스터(TR1)와 동일하게 형성된다.
포토리소그라피에 의한 제1마스크 공정은 제1포토마스크(미도시)에 노광장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
활성층(21a)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 5를 참조하면, 도 4의 제1마스크 공정의 결과물 상에 제1절연층(12)이 적층되고, 제1절연층(12) 상에 게이트 전극(23, 23), 제1커패시터(Cst)의 제2전극(33, 34), 제2커패시터(Cvth)의 제2전극(43, 44), 및 화소 전극(13, 14)이 형성된다.
게이트 전극의 제1층(23), 제1커패시터(Cst)의 제2전극의 제1층(33), 제2커패시터(Cvth)의 제2전극의 제1층(43), 및 화소 전극의 제1층(13)은 동일층에 동시에 형성되고, ITO, IZO, ZnO 및 In2O3로 이루어지는 군으로부터 선택될 수 있는 동일한 투명도전물로 형성된다.
게이트 전극의 제2층(24), 제1커패시터(Cst)의 제2전극의 제2층(34), 제2커패시터(Cvth)의 제2전극의 제2층(44), 및 화소 전극의 제2층(14)은 동일층에 동시에 형성되고, Ti, Mo, Al, Ag, Cu 및 이들의 합금에서 선택된 하나 이상의 재료로 형성될 수 있다.
상기와 같은 구조물 위에 이온 불순물을 도핑(D1)한다. 이온 불순물은 전술한 바와 같이 3족 또는 5족의 이온으로 도핑할 수 있으며, 1×1015 atoms/㎠ 이상의 농도로 박막 트랜지스터의 활성층(21) 및 제1전극(31, 41)을 타겟으로 하여 도핑한다.
활성층(21)은 이온 불순물이 도핑 된 소스 및 드레인 영역(21b)과, 그 사이에 이온 불순물이 도핑 되지 않은 채널 영역(21a)을 구비하게 된다. 즉, 게이트 전극(23, 24)을 셀프 얼라인 마스크로 사용함으로써, 별도의 포토 마스크를 추가하지 않고 소스 및 드레인 영역(21b)을 형성할 수 있다.
제1커패시터(Cst)의 제2전극(33, 34) 및 제2커패시터(Cvth)의 제2전극(43, 44)의 크기는 각각 제1전극(31, 41)의 크기보다 작게 형성된다. 제1 및 제2커패시터의 제1전극(31, 41)은 각각 제2전극(33, 34, 43, 44)에 대응되는 위치에 이온 불순물이 도핑 되지 않은 영역(31a, 41a)과, 그 외곽에 이온 불순물이 도핑 된 영역(31b, 41b)을 구비하게 된다. 즉, 제2전극(33, 34, 43, 44)을 각각 셀프 얼라인 마스크로 사용함으로써, 별도의 포토 마스크를 추가하지 않고 이온 불순물이 도핑 된 영역(31b, 41b)을 형성할 수 있다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 6을 참조하면, 도 5의 제2마스크 공정의 결과물 상에 제2절연층(15)이 적층되고, 제2절연층(15)을 패터닝하여 화소 전극의 제2층(14)을 노출시키는 제1콘택홀(C1), 활성층(21)의 소스 및 드레인 영역(21a)의 일부를 노출시키는 제2콘택홀(C2), 제1커패시터(Cst)의 제1전극(31b)의 일부를 노출시키는 제3콘택홀(C3)이 형성된다.
도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 7을 참조하면, 도 6의 제3마스크 공정의 결과물 상에, 제2콘택홀(C2)을 통하여 소스 및 드레인 영역(21b)에 각각 접속하는 소스 및 드레인 전극(26)이 형성되고, 제3콘택홀(C3)을 통하여 제1박막 트랜지스터(TR1)의 드레인 전극(26)과 제1커패시터(Cst)의 제1전극(31b)이 전기적으로 연결되고, 발광 영역(EL)의 화소 전극의 제2층(14)이 제거된다.
상기 제4마스크 공정은 화소 전극의 제2층(14) 상에 적층된 소스 및 드레인 전극(26)을 형성하는 도전물을 식각하는 제1식각 공정과, 제1식각 공정 후 화소 전극의 제2층(14)을 제거하는 제2식각 공정을 포함할 수 있다. 식각 공정의 분리는 화소 전극의 제2층(14)을 형성하는 재료와 소스 및 드레인 전극(26)을 형성하는 재료가 이종 일 때 바람직하다. 만약 화소 전극의 제2층(14)을 형성하는 재료와 소스 및 드레인 전극(26)을 형성하는 재료가 동종인 경우에는 한번의 식각 공정이 가능함은 물론이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 도 7의 제4마스크 공정의 결과물 상에 제3절연층(17)을 형성하고, 화소 전극의 제1층(13)을 노출시키는 제4콘택홀(C4)를 형성한다.
제4콘택홀(C4) 내부에 전술한 발광층(18, 도 3A 참조)이 구비됨으로써, 화소 전극의 제1층(13) 및 대향 전극(19, 도 3A 참조)의 전압 인가에 의해 발광층(18)이 발광한다.
도 9은 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(2)에 포함된 픽셀의 개략적인 단면도이고, 도 10은 도 9의 회로도이다.
이하, 전술한 실시예(1)와 차이점을 중심으로 본 실시예에 따른 유기 발광 표시 장치(2)를 설명한다.
도 9를 참조하면, 본 실시예에 따른 유기 발광 표시 장치(2)는 기판(10) 상에 발광 영역(EL), 제1박막 트랜지스터(TR1), 및 제1커패시터(Cst) 및 제2커패시터(Cvth)가 구비된다. 물론 제2 및 제3박막 트랜지스터(TR2, TR3)의 표시는 생략되었다.
발광 영역(EL)과 제1박막 트랜지스터(TR1), 및 제2커패시터(Cvth)의 구성은 전술한 실시예와 동일하다. 다만, 본 실시예에서는 제1커패시터(Cst)는 제2전극(33, 34) 상에 제2절연층(15)이 형성되고, 제2절연층(15) 상에 소스 및 드레인 전극(26)과 동일한 물질을 포함하는 제3전극(36)이 구비된다.
도 9에는 도시되어 있지 않지만, 도 10을 참조하면 제3전극(36)은 제1전극(31)과 전기적으로 연결된다. 따라서, 제1커패시터(Cst)는 제1전극(31)과 제2전극(33, 34) 사이에 형성되는 제1정전용량(Cst1), 및 제2전극(33, 34)과 제3전극(36) 사이에 형성되는 제2정전용량(Cst2)이 병렬 연결된다. 따라서, 제1커패시터(Cst)의 전체 정전용량이 증가될 수 있다.
한편, 도 9 및 10에는 제1커패시터(Cst)에만 제3전극(36)이 형성된 실시예를 도시하였으나 본 발명은 이에 한정되지 않는다. 반대로 제2커패시터(Cvth)에 제3전극이 형성되어 제2커패시터(Cvth)의 정전용량을 증가시킬 수 있다.
도 11은 본 발명의 제3 실시예에 따른 유기 발광 표시 장치(3)에 포함된 픽셀의 개략적인 단면도이고, 도 12는 도 11의 회로도이다.
이하, 전술한 실시예(1)와 차이점을 중심으로 본 실시예에 따른 유기 발광 표시 장치(3)를 설명한다.
도 11을 참조하면, 본 실시예에 따른 유기 발광 표시 장치(3)는 기판(10) 상에 발광 영역(EL), 제1박막 트랜지스터(TR1), 및 제1커패시터(Cst) 및 제2커패시터(Cvth)가 구비된다. 물론 제2 및 제3박막 트랜지스터(TR2, TR3)의 표시는 생략되었다.
발광 영역(EL)과 제1박막 트랜지스터(TR1)의 구성은 전술한 실시예(1)와 동일하다. 다만, 본 실시예에서는 제1커패시터(Cst) 및 제2커패시터(Cvth) 모두 각각 제3전극(36, 46)을 포함한다. 제3전극(36, 46)은 각각 제2절연층(15) 상에 형성되고, 소스 및 드레인 전극(26)과 동일한 물질을 포함한다. 이 제3전극(36, 46)은 전원전압공급 라인(V)과 중첩되는 영역에 배치될 수 있다. 전원전압공급 라인(V)은 일반적으로 스캔 라인(S)이나 데이터 라인(D)에 비하여 상대적으로 넓은 폭을 구비하도록 형성되며, 반사율이 높은, 또는 투과율이 낮은 금속으로 형성된다. 따라서, 제1커패시터(Cst) 및 제2커패시터(Cvth)의 제3전극(36, 46)을 전원전압공급 라인(V)과 중첩되도록 위치시킴으로써, 커패시터가 차지하는 면적을 줄여 유기 발광 표시 장치의 개구율을 향상시킬 수 있다.
한편, 도 11에는 도시되어 있지 않지만, 도 12를 참조하면 제1커패시터(Cst)의 제3전극(36)은 제1전극(31)과 전기적으로 연결된다. 따라서, 제1커패시터(Cst)는 제1전극(31)과 제2전극(33, 34) 사이에 형성되는 제1정전용량(Cst1), 및 제2전극(33, 34)과 제3전극(36) 사이에 형성되는 제2정전용량(Cst2)이 병렬 연결된다. 따라서, 제1커패시터(Cst)의 전체 정전용량이 증가될 수 있다.
또한, 도 12를 참조하면, 제2커패시터(Cvht)의 제3전극(46)은 제1전극(41)과 전기적으로 연결된다. 따라서, 제2커패시터(Cvht)는 제1전극(41)과 제2전극(43, 44) 사이에 형성되는 제1정전용량(Cvht1), 및 제2전극(43, 44)과 제3전극(46) 사이에 형성되는 제2정전용량(Cvht2)이 병렬 연결된다. 따라서, 제2커패시터(Cvth)의 전체정전용량이 증가될 수 있다.
이하 도 13 내지 도 18을 참조하여, 본 발명의 비교예에 따른 유기 발광 표시 장치(4) 및 그 제조 방법을 설명한다.
도 13은 본 발명의 비교예에 따른 유기 발광 표시 장치(4)를 개략적으로 도시한 단면도이다.
도 13을 참조하면, 본 비교예에 따른 유기 발광 표시 장치(4)는 기판(10) 상에 발광 영역(EL), 제1박막 트랜지스터(TR1), 및 제1커패시터(Cst) 및 제2커패시터(Cvth)가 구비된다. 물론 제2 및 제3박막 트랜지스터(TR2, TR3)의 표시는 생략되었다.
발광 영역(EL)과 제1박막 트랜지스터(TR1)의 구성은 전술한 실시예와 동일하고, 제1커패시터(Cst) 및 제2커패시터(Cvth)의 구성이 상이하다. 구체적으로, 제1커패시터(Cst) 및 제2커패시터(Cvth)의 제1전극(131, 141)의 도핑 분포가 상이하다.
제1커패시터(Cst)의 제1전극(131)은 제2전극(133)에 대응되는 위치에 이온 불순물이 도핑된 영역(131b)이 배치되고, 제2커패시터(Cvht)의 제1전극(141)은 제2전극(143)에 대응되는 위치에 이온 불순물이 도핑된 영역(141b)이 배치된다.
한편, 제1커패시터(Cst)의 제2전극의 제2층(134)는 제2절연층(15)에 의해 단부가 덮이고, 가운데 부분은 제거되고 없다. 제2커패시터(Cvth)의 제2전극의 제2층(144)도 제2절연층(15)에 의해 단부가 덮이고, 가운데 부분은 제거되고 없다.
제2절연층(15)에 의해 단부가 덮인 제1커패시터(Cst)의 제2전극의 제2층(134), 및 제2커패시터(Cvth)의 제2전극의 제2층(144)에 대응되는 영역의 제1전극(131, 141)에는 이온불순물이 도핑 되지 않는 영역(131a, 141a)이 존재한다.
도 14는 본 비교예에 따른 유기 발광 표시 장치(4)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
전술한 제1실시예와 마찬가지로 기판(10) 상에 제1박막 트랜지스터(TR1)의 활성층(121a), 제1커패시터(Cst)의 제1전극(131a) 및 제2커패시터(Cvth)의 제1전극(141c)이 형성된다.
도 15는 본 비교예에 따른 유기 발광 표시 장치(4)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
전술한 제1실시예와 마찬가지로, 도 14의 제1마스크 공정의 결과물 상에 제1절연층(12)이 적층되고, 제1절연층(12) 상에 게이트 전극(123, 123), 제1커패시터(Cst)의 제2전극(133, 134), 제2커패시터(Cvth)의 제2전극(143, 144), 및 화소 전극(113, 114)이 형성된다.
상기와 같은 구조물 위에 이온 불순물을 제1차 도핑(D1)한다. 이온 불순물은 전술한 바와 같이 3족 또는 5족의 이온으로 도핑할 수 있으며, 1×1015 atoms/㎠ 이상의 농도로 박막 트랜지스터의 활성층(121), 제1커패시터(Cst) 및 제1커패시터(Cvth)의 제1전극(31, 41)을 타겟으로 하여 도핑한다.
도 16은 본 비교예에 따른 유기 발광 표시 장치(4)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 16을 참조하면, 도 15의 제2마스크 공정의 결과물 상에 제2절연층(15)이 적층되고, 제2절연층(15)을 패터닝하여 화소 전극의 제2층(114)을 노출시키는 제1콘택홀(C1), 활성층(21)의 소스 및 드레인 영역(121a)의 일부를 노출시키는 제2콘택홀(C2), 제1커패시터(Cst)의 제1전극(131b)의 일부를 노출시키는 제3콘택홀(C3), 제1커패시터(Cst)의 제2전극의 제2층(134)을 노출시키는 제5콘택홀(C5), 및 제2커패시터(Cvth)의 제2전극의 제2층(144)을 노출시키는 제6콘택홀(C6)이 형성된다.
도 17은 본 발명의 비교예에 따른 유기 발광 표시 장치(4)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 17을 참조하면, 도 16의 제3마스크 공정의 결과물 상에, 제2콘택홀(C2)을 통하여 소스 및 드레인 영역(121b)에 각각 접속하는 소스 및 드레인 전극(126)이 형성되고, 제3콘택홀(C3)을 통하여 제1박막 트랜지스터(TR1)의 드레인 전극(126)과 제1커패시터(Cst)의 제1전극(131b)이 전기적으로 연결된다. 그리고, 제1커패시터(Cst)의 제2전극의 제2층(134)), 제2커패시터(Cvth)의 제2전극의 제2층(144) 및 발광 영역(EL)의 화소 전극의 제2층(14)이 제거된다.
제4마스크 공정 후, 상기와 같은 구조물 위에 이온 불순물을 제2차 도핑(D2)한다. 이온 불순물은 전술한 바와 같이 3족 또는 5족의 이온으로 도핑할 수 있으며, 1×1015 atoms/㎠ 이상의 농도로 제1커패시터(Cst) 및 제2커패시터(Cvth)의 제1전극(131, 141)의 가운데를 타겟으로 하여 도핑한다.
제1커패시터(Cst) 및 제2커패시터(Cvth)의 제2전극의 제1층(133, 143)은 두께가 1000Å 이하로 얇게 형성되기 때문에 이온 불순물은 제2전극의 제1층(133, 143)을 통과하여 제1전극(131b, 141b)에 각각 도핑된다. 그러나, 제2절연층(15)에 의해 단부가 덮인 제1커패시터(Cst)의 제2전극의 제2층(134), 및 제2커패시터(Cvth)의 제2전극의 제2층(144)에 대응되는 영역의 제1전극(131, 141)에는 이온불순물이 도핑 되지 않는 영역(131a, 141a)이 존재한다. 따라서, 2차에 걸친 도핑에도 불구하고, 제1커패시터(Cst) 및 제2커패시터(Cvth)에 인가되는 전압을 낮추는데 장애가 발생한다.
도 18은 본 발명의 비교예에 따른 유기 발광 표시 장치(4)의 제5마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 18을 참조하면, 전술한 실시예와 마찬가지로 도 17의 제4마스크 공정의 결과물 상에 제3절연층(17)을 형성하고, 화소 전극의 제1층(113)을 노출시키는 제4콘택홀(C4)를 형성한다. 제4콘택홀(C4) 내부에 전술한 발광층(118, 도 13 참조)이 구비됨으로써, 화소 전극의 제1층(113) 및 대향 전극(119, 도 13 참조)의 전압 인가에 의해 발광층(118)이 발광한다.
따라서, 본 실시예에 따른 유기 발광 표시 장치(1~3)는 비교예에 따른 유기 발광 표시 장치(4)와 비교할 때, 도핑 공정을 1회만 진행하므로 제조 공정을 단순화하고 제조 비용을 절감할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 유기 발광 표시 장치
10: 기판 12: 제1절연층
15: 제2절연층 17: 제3절연층
13: 화소 전극 제1층 14: 화소 전극 제2층
18: 발광층 19: 대향 전극
21: 활성층 21a: 채널 영역
21b: 소스 및 드레인 영역 23: 게이트 전극 제1층
24: 게이트 전극 제2층 26: 소스 및 드레인 전극
31, 41: 제1전극 33, 43: 제2전극의 제1층
34, 44: 제2전극의 제2층 S: 스캔 라인
D: 데이터 라인 V: 전원전압공급 라인
CC: 보상제어신호 라인 EL: 발광부부
TR1~TR3: 박막 트랜지스터 Cst: 제1커패시터
Cvth: 제2커패시터 C1~C6: 콘택홀

Claims (22)

  1. 활성층, 게이트 전극, 및 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    이온 불순물이 도핑된 제1부분과, 이온 불순물이 도핑되지 않은 제2부분을 포함하고, 상기 활성층과 동일층에 배치된 제1전극, 및 상기 게이트 전극과 동일층에 배치되고, 상기 제2부분에 대응하는 위치에 배치된 제2전극을 포함하는 적어도 두 개 이상의 커패시터;
    상기 게이트 전극과 동일층에 배치되고, 상기 소스 전극 및 드레인 전극 중 하나와 연결된 화소 전극;
    상기 화소 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 대향 전극;을 포함하는 유기 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1부분은 상기 제2부분을 둘러싸도록 배치된 유기 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 제2전극의 크기는 상기 제2부분의 크기와 같은 유기 발광 표시 장치.
  4. 제 1 항에 있어서,
    적어도 두 개 이상의 상기 제1전극은 상기 제1부분끼리 전기적으로 연결된 유기 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 적어도 두 개 이상의 제2전극은 전기적으로 분리되어 배치된 유기 발광 표시 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 상기 화소 전극에 포함된 투명 도전물을 포함하는 제1층, 및 금속을 포함하는 제2층을 포함하는 유기 발광 표시 장치.
  7. 제 1 항에 있어서,
    상기 커패시터의 제2전극은 상기 화소 전극에 포함된 투명 도전물을 포함하는 제1층, 및 금속을 포함하는 제2층을 포함하는 유기 발광 표시 장치.
  8. 제 6 항에 있어서,
    상기 투명 도전물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 유기 발광 표시 장치.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 커패시터는 상기 제2전극 상에 배치된 제3전극을 더 포함하는 유기 발광 표시 장치.
  10. 제 9 항에 있어서,
    상기 제3전극은 상기 소스 전극 및 드레인 전극과 동일층에 배치되고, 상기 소스 전극 및 드레인 전극과 동일한 물질을 포함하는 유기 발광 표시 장치.
  11. 제 1 항에 있어서,
    상기 활성층은 비정질 실리콘 또는 결정질 실리콘을 포함하는 유기 발광 표시 장치.
  12. 제 1 항에 있어서,
    상기 박막 트랜지스터는 기판으로부터 상기 활성층, 게이트 전극, 소스 전극 및 드레인 전극의 순서로 배치된 유기 발광 표시 장치.
  13. 제 12 항에 있어서,
    상기 활성층과 상기 게이트 전극 사이에 제1절연층이 배치되고, 상기 제1절연층은 상기 화소 전극 하부에 직접 배치된 유기 발광 표시 장치.
  14. 제 1 항에 있어서,
    상기 화소 전극은 투명도전물을 포함하고, 상기 대향 전극은 반사 물질을 포함하는 유기 발광 표시 장치.
  15. 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막 트랜지스터의 활성층, 적어도 두 개 이상의 커패시터의 제1전극을 형성하는 제1마스크 공정;
    제1절연층을 형성하고, 상기 제1절연층 상에 투명도전물 및 제1금속을 차례로 형성하고 패터닝하여, 상기 투명도전물 및 제1금속이 차례로 적층된 박막 트랜지스터의 게이트 전극, 적어도 두 개 이상의 커패시터의 제2전극, 및 화소 전극을 형성하는 제2마스크 공정;
    제2절연층을 형성하고, 상기 활성층의 소스 및 드레인 영역, 및 상기 화소 전극을 노출시키는 콘택홀들을 형성하는 제3마스크 공정;
    제2금속을 형성하고, 상기 제2금속을 패터닝하여 상기 소스 및 드레인 영역과 접속하는 소스 및 드레인 전극을 형성하고, 상기 화소 전극 상의 제1금속 및 제2금속을 제거하는 제4마스크 공정; 및
    제3절연층을 형성하고, 상기 제3절연층을 패터닝하여 상기 화소 전극을 노출시키는 제5마스크 공정;을 포함하는 유기 발광 표시 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2마스크 공정 후, 상기 소스 및 드레인 영역과, 상기 제2전극과 중첩되지 않는 위치의 상기 제1전극의 외곽에 이온 불순물을 도핑하는 유기 발광 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 적어도 두 개 이상의 제1전극을 연결하는 배선에 상기 이온 불순물을 함께 도핑하는 유기 발광 표시 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제2전극은 상기 제1전극보다 작게 형성되는 유기 발광 표시 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 제4마스크 공정은 상기 제2금속을 식각하는 제1식각 공정, 및 상기 제1금속을 식각하는 제2식각 공정을 포함하는 유기 발광 표시 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 제4마스크 공정에서, 상기 제2금속은 상기 제1금속과 동일 재료로 형성되고, 상기 제1금속 및 제2금속을 동시에 식각하는 유기 발광 표시 장치의 제조 방법.
  21. 제 15 항에 있어서,
    상기 제2금속을 패터닝하여, 상기 제2전극 상에 상기 제3전극을 더 형성하는 유기 발광 표시 장치의 제조 방법.
  22. 제 15 항에 있어서,
    상기 제5마스크 공정 후, 상기 화소 전극 상부에 발광층, 및 대향 전극을 더 형성하는 유기 발광 표시 장치의 제조 방법.
KR1020110079149A 2011-08-09 2011-08-09 유기 발광 표시 장치 및 그 제조 방법 Ceased KR20130016938A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110079149A KR20130016938A (ko) 2011-08-09 2011-08-09 유기 발광 표시 장치 및 그 제조 방법
US13/360,497 US20130037783A1 (en) 2011-08-09 2012-01-27 Organic light-emitting display apparatus and method of manufacturing the same
CN2012100296849A CN102931209A (zh) 2011-08-09 2012-02-08 有机发光显示装置及其制造方法
TW101104264A TW201308706A (zh) 2011-08-09 2012-02-09 有機發光顯示裝置及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110079149A KR20130016938A (ko) 2011-08-09 2011-08-09 유기 발광 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130016938A true KR20130016938A (ko) 2013-02-19

Family

ID=47645974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110079149A Ceased KR20130016938A (ko) 2011-08-09 2011-08-09 유기 발광 표시 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20130037783A1 (ko)
KR (1) KR20130016938A (ko)
CN (1) CN102931209A (ko)
TW (1) TW201308706A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140137704A (ko) * 2013-05-23 2014-12-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20160143967A (ko) * 2015-06-05 2016-12-15 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200145966A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101938761B1 (ko) * 2012-05-23 2019-01-16 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR20160087024A (ko) * 2015-01-12 2016-07-21 삼성디스플레이 주식회사 박막트랜지스터 및 그의 제조방법
CN109103204A (zh) * 2018-08-01 2018-12-28 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
CN109637932B (zh) * 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
CN110190072B (zh) * 2019-06-20 2021-09-07 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
CN110501611B (zh) * 2019-08-26 2021-07-06 珠海许继电气有限公司 一种配电网全线速动故障定位方法及系统
JP7689419B2 (ja) * 2019-10-28 2025-06-06 キヤノン株式会社 有機デバイス、その製造方法、表示装置、光電変換装置、電子機器、照明装置および移動体
CN111383600B (zh) * 2020-04-28 2022-04-19 厦门天马微电子有限公司 像素驱动电路、驱动方法、显示面板及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7411211B1 (en) * 1999-07-22 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
US6489222B2 (en) * 2000-06-02 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7745803B2 (en) * 2004-02-03 2010-06-29 Sharp Kabushiki Kaisha Ion doping apparatus, ion doping method, semiconductor device and method of fabricating semiconductor device
KR100636483B1 (ko) * 2004-06-25 2006-10-18 삼성에스디아이 주식회사 트랜지스터와 그의 제조방법 및 발광 표시장치
KR100670140B1 (ko) * 2004-08-26 2007-01-16 삼성에스디아이 주식회사 커패시터
WO2006098176A1 (ja) * 2005-03-15 2006-09-21 Sharp Kabushiki Kaisha アクティブマトリクス基板およびそれを備えた表示装置
KR100867926B1 (ko) * 2007-06-21 2008-11-10 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조 방법
KR101074788B1 (ko) * 2009-01-30 2011-10-20 삼성모바일디스플레이주식회사 평판 표시 장치 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140137704A (ko) * 2013-05-23 2014-12-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20160143967A (ko) * 2015-06-05 2016-12-15 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200145966A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
US20130037783A1 (en) 2013-02-14
TW201308706A (zh) 2013-02-16
CN102931209A (zh) 2013-02-13

Similar Documents

Publication Publication Date Title
KR101736319B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101802860B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101837625B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101833235B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR102013317B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101880720B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US8692254B2 (en) Organic light-emitting display device and method of manufacturing the same
KR101925540B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101372852B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101890799B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
TWI550875B (zh) 薄膜電晶體陣列基板、包含其之有機發光顯示裝置及其製造方法
KR101954984B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR20130016938A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101930845B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR102078356B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101938761B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR20120129592A (ko) 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
KR102349285B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
TW201320430A (zh) 薄膜電晶體陣列基板、包含其之有機發光顯示器以及其製造方法
KR101944916B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR20140137710A (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 유기 발광 디스플레이 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110809

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120725

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160808

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110809

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170517

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20170718

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20170517

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I