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KR20130007371A - 반도체 패키지 - Google Patents

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KR20130007371A
KR20130007371A KR1020110065615A KR20110065615A KR20130007371A KR 20130007371 A KR20130007371 A KR 20130007371A KR 1020110065615 A KR1020110065615 A KR 1020110065615A KR 20110065615 A KR20110065615 A KR 20110065615A KR 20130007371 A KR20130007371 A KR 20130007371A
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KR
South Korea
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terminals
semiconductor device
semiconductor
external
electrically connected
Prior art date
Application number
KR1020110065615A
Other languages
English (en)
Inventor
최윤석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/534,544 priority patent/US20130001798A1/en
Publication of KR20130007371A publication Critical patent/KR20130007371A/ko
Priority to US14/688,679 priority patent/US20150221616A1/en

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Abstract

반도체 패키지가 제공된다. 활성면 및 그 반대면인 비활성면을 포함하는 제 1 반도체 소자 및 제 1 반도체 소자 상에 제공되고, 제 1 반도체 소자의 활성면과 마주보는 활성면을 포함하는 제 2 반도체 소자가 제공된다. 제 2 반도체 소자의 활성면 상의 연결 단자들과 1 반도체 소자 내의 제 1 관통 비아가 제공된다. 외부 장치와의 전기적 연결을 제공되는 외부 단자들이 제공된다. 연결 단자들은 상기 제 1 반도체 소자의 활성면과 오버랩되는 중심 단자들 및 상기 중심 단자들 주위의 외곽 단자들을 포함하고, 상기 중심 단자들은 상기 제 1 관통 비아를 통하여 상기 외부 단자들과 전기적으로 연결된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 복수 개의 반도체 소자를 적층한 반도체 패키지에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 구동시키기 위한 다양한 시도가 이루어지고 있다.
반도체 장치의 고집적 및 고성능 동작을 위하여 하나의 반도체 패키지 내에 다수의 반도체 칩들을 적층시키는 방안이 제시되고 있다. 예를 들어, 메모리 셀을 포함하는 다수의 반도체 메모리 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package) 또는 로직 회로를 포함하는 로직 칩과 메모리 칩이 적층된 시스템-인-패키지(System-In-Pakcage:SIP) 기술 등이 있다.
시스템-인-패키지(SIP)는 한 개의 패키지에 이종, 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품 기술을 말한다. 시스템-인-패키지(SIP)에서는 다양한 기능을 하는 개별 소자들이 하나의 패키지 안에 내장되어 있어 전자 제품의 소형화가 가능하게 된다. 따라서, 시스템-인-패키지(SIP)를 구현하는데 채택될 수 있고, 구조적 및/또는 전기적 특성을 개선시킬 수 있는 반도체 패키지의 필요성이 대두된다.
본 발명은 시스템-인-패키지를 구현할 수 있는 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 구조적 및/또는 전기적 특성을 개선시킬 수 있는 반도체 패키지를 제공함에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지가 제공된다. 상기 패키지는 활성면 및 그 반대면인 비활성면을 포함하는 제 1 반도체 소자, 상기 제 1 반도체 소자 상에 제공되고, 상기 제 1 반도체 소자의 활성면과 마주보는 활성면을 포함하는 제 2 반도체 소자, 상기 제 2 반도체 소자의 활성면 상의 연결 단자들, 상기 제 1 반도체 소자 내의 제 1 관통 비아 및 외부 장치와의 전기적 연결을 제공되는 외부 단자들을 포함하고, 상기 연결 단자들은 상기 제 1 반도체 소자의 활성면과 오버랩되는 중심 단자들, 및 상기 중심 단자들 주위의 외곽 단자들을 포함하고, 상기 중심 단자들은 상기 제 1 관통 비아를 통하여 상기 외부 단자들과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 외곽 단자들은 상기 제 1 관통 비아를 통하지 않고 상기 외부 단자들과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자와 상기 외부 단자들 사이에 패키지 기판을 더 포함하고, 상기 외부 단자들은 상기 패키지 기판의 하면에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자는 상기 패키지 기판의 상부에 형성된 리세스 영역 내에 제공될 수 있다.
일 실시예에 있어서, 상기 외부 단자들은 상기 제 1 비아와 접하고 상기 제 1 반도체 소자의 하면에 제공되는 제 1 외부 단자들 및 상기 외곽 단자들과 전기적으로 연결되는 제 2 외부 단자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 외부 단자들은 상기 제 1 외부 단자들보다 체적이 클 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이에 인터포저를 더 포함하고, 상기 제 2 외부 단자들은 상기 인터포저의 하면에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이에 제공되는 인터포저, 및 상기 인터포저를 관통하는 제 2 관통 비아를 더 포함하고, 상기 외곽 단자들은 상기 제 2 관통 비아를 통하여 상기 외부 단자들과 전기적으로 연결되고, 상기 중심 단자들은 상기 제 2 관통 비아를 통하여 상기 제 1 관통 비아와 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자의 하면에 제공되는 제 1 단자들을 더 포함하고, 상기 제 1 관통 비아들 중 일부는 상기 제 1 단자들과 전기적으로 연결되지 않을 수 있다.
일 실시예에 있어서, 상기 제 2 반도체 소자의 활성면은 상기 제 1 반도체 소자의 활성면보다 넓을 수 있다.
일 실시예에 있어서, 상기 중심 단자들은 외부 장치로부터 상기 제 2 반도체 소자로 전원 전압 또는 접지 전압을 제공할 수 있다.
일 실시예에 있어서, 반도체 패키지는 상기 제 1 반도체 소자 상의 제 2 반도체 소자, 상기 제 2 반도체 소자의 하면에 제공되는 연결 단자들, 상기 제 1 반도체 소자 내에 제공되는 제 1 관통 비아, 및 외부 장치와의 전기적 연결을 제공하는 외부 단자들을 포함하고, 상기 연결 단자들 중 일부는 상기 관통 비아과 전기적으로 연결되고, 상기 연결 단자들 중 잔부는 상기 관통 비아를 통하지 않고 상기 외부 단자들과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자의 활성면과 상기 제 2 반도체 소자의 활성면은 마주볼 수 있다.
일 실시예에 있어서, 상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이에 제 2 관통 비아들을 포함하는 인터포저를 더 포함하고, 상기 연결 단자들은 상기 제 2 관통 비아들과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제 1 관통 비아는 상기 연결 단자들과 상기 외부 단자들을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 의하면, 관통 비아를 통한 전기적 연결을 통하여 반도체 소자들 사이의 전기적 연결 경로를 줄일 수 있다.
본 발명의 일 실시예에 의하면, 복층의 반도체 소자의 적층 시, 상층의 반도체 소자의 하면에 형성된 단자들이 다른 반도체 소자의 관통 비아를 통하여 외부 장치와 연결될 수 있다. 따라서 상층의 반도체 소자가 보다 짧은 전기적 경로로 외부 장치와 연결될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 제 2 반도체 소자의 하부면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 제 2 반도체 소자의 활성면에 형성된 단자들을 설명하기 위한 하부면도이다.
도 1 및 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지(30)가 제공될 수 있다. 상기 반도체 패키지(30)는 외부 기판(10) 상에 실장되고, 외부 단자들(external terminals)(132)을 통하여 상기 외부 기판(10)과 전기적으로 연결될 수 있다. 일 예로, 상기 외부 기판(10)은 다수의 처리 소자들(process devices)이 연결되는 모듈 기판일 수 있다. 상기 외부 단자들(132)은 솔더볼일 수 있다. 상기 외부 기판(10)은 상기 반도체 패키지(30)를 실장하기 때문에, 상기 반도체 패키지(30)보다 상대적으로 클 수 있다.
상기 반도체 패키지(30)는 복수의 반도체 칩들을 포함할 수 있다. 상기 반도체 패키지(30)는 제 1 반도체 소자(140)를 포함할 수 있다. 상기 제 1 반도체 소자(140)는 복수의 칩들을 포함할 수 있다. 일 예로, 상기 복수의 칩들은 메모리 칩들일 수 있으나, 이에 한정되지 않는다. 상기 복수의 칩들은 각각 활성면(141) 및 그 반대면인 비활성면(142)을 포함할 수 있다. 상기 복수의 칩들 각각은 상기 활성면(141)이 위를 향하는 페이스 업(face-up) 상태로 이하 설명될 인터포저의 하면에 실장될 수 있다. 이하, 설명의 간소화를 위하여 상기 제 1 반도체 소자(140)는 2층의 칩들로 구성되는 것으로 설명될 수 있으나, 이에 한정되지 않고 2층 이상의 칩들을 포함할 수 있다. 상기 반도체 소자(140)의 활성면은 상기 반도체 소자(140)를 이루는 복수의 칩들 중 최상층의 활성면을 지칭하고, 상기 반도체 소자(140)의 비활성면은 상기 반도체 소자(140)를 이루는 복수의 칩들 중 최하층의 비활성면을 지칭할 수 있다.
상기 제 1 반도체 소자(140)를 구성하는 복수의 칩들 중 적어도 일부를 관통하는 제 1 관통 비아들(Through Silicon Via)(104)이 제공될 수 있다. 상기 제 1 관통 비아들(104)은 복수의 칩들 각각에 제공될 수 있다. 일 예로, 상기 제 1 반도체 소자(140)가 제 1 칩 및 상기 제 1 칩 상의 제 2 칩을 포함하는 경우, 상기 제 1 칩에는 제 1 비아들(101)이 제공되고, 상기 제 2 칩에는 제 2 비아들(102)이 제공될 수 있다. 상기 제 1 비아들(101)과 상기 제 2 비아들(102)은 내부 단자들(103)을 통하여 상호 전기적으로 연결되어 하나의 전류 패스(path)가 될 수 있다. 이와는 달리 상기 제 2 비아들(102) 중 일부는 아래에 상기 제 1 비아들(101)이 제공되지 않을 수 있다.
상기 제 1 비아들(101)과 연결되지 않은 상기 제 2 비아들(102)은 상기 제 1 반도체 소자(140)를 구성하는 복수의 칩들 사이의 전기적 신호 전달의 통로이거나, 상기 제 1 반도체 소자(140)와 상기 제 2 반도체 소자(120) 사이의 전기적 신호 전달의 통로일 수 있다. 일 예로 상기 제 1 반도체 소자(140)를 구성하는 반도체 칩들은 상기 제 2 비아들(102) 및 내부 단자(103)를 통하여 상호 전기적으로 연결될 수 있다. 상기 제 1 비아들(101)과 상기 제 2 비아들(102)을 포함하는 제 1 관통 비아들(104)에 대해서는 이하 보다 상세히 설명된다.
상기 제 1 반도체 소자(140) 상에 제 2 반도체 소자(120)가 제공될 수 있다. 상기 제 2 반도체 소자(120)는 로직(logic) 칩일 수 있으나, 이에 한정되지 않는다. 상기 제 2 반도체 소자(120)는 활성면(121) 및 그 반대면인 비활성면(122)을 포함할 수 있다. 상기 제 2 반도체 소자(120)의 활성면(121)은 상기 제 1 반도체 소자(140)의 활성면(141)과 마주볼 수 있다. 즉, 상기 제 1 반도체 소자(140)와 상기 제 2 반도체 소자(120)는 페이스 투 페이스(face to face) 형태로 배치될 수 있다. 상기 제 2 반도체 소자의 활성면(121)은 상기 제 1 반도체 소자의 활성면(141)보다 넓을 수 있다.
상기 제 1 및 제 2 반도체 소자들(140, 120) 사이에 인터포저(110)가 제공될 수 있다. 상기 인터포저(110)는 트랜지스터와 같은 내부 소자를 포함하지 않을 수 있다. 상기 인터포저(110)는 반도체층 또는 절연층을 포함할 수 있다. 상기 인터포저(110)를 관통하는 제 2 관통 비아들(111)이 제공될 수 있다. 상기 제 2 관통 비아들(111)은 상기 제 1 및 제 2 반도체 소자들(140, 120)의 전기적 연결을 위한 구성일 수 있다. 상기 제 2 관통 비아들(111) 중 일부는 하면에 형성된 제 2 단자들(109)을 통하여 상기 제 1 반도체 소자(140)와 전기적으로 연결될 수 있다. 상기 인터포저(110)와 상기 제 1 반도체 소자(140) 사이에 언더필층(under-fill layer)(108)이 제공될 수 있다. 상기 언더필층(108)은 물리적 충격 및 화학적 충격에 대한 상기 반도체 패키지(30)의 내성을 확보할 수 있다. 상기 언더필층(108)은 절연물질을 포함할 수 있다.
상기 제 1 및 제 2 반도체 소자들(140, 120) 및 상기 인터포저(110)는 패키지 기판(100) 상에 실장될 수 있다. 일 예로, 상기 패키지 기판(100)은 인쇄회로 기판(PCB)일 수 있다. 상기 패키지 기판(100)은 상부에 리세스 영역(107)이 형성될 수 있고, 상기 제 1 반도체 소자(140)는 상기 리세스 영역(107) 내에 제공될 수 있다. 보다 구체적으로, 상기 제 1 반도체 소자(140)는 상기 제 1 반도체 소자(140)의 하면에 형성된 제 1 단자들(105)을 통하여 상기 패키지 기판(100)과 전기적으로 연결될 수 있다. 일 예로, 상기 제 1 단자들(105)은 솔더볼일 수 있다. 상기 인터포저(110)는 상기 인터포저(110)의 하면에 형성된 인터포저 단자들(115)을 통하여 상기 패키지 기판(100)과 전기적으로 연결될 수 있다.
상기 제 1 및 제 2 반도체 소자들(140, 120)은 몰딩층(131) 내에 배치될 수 있다. 일 예로, 상기 몰딩층(131)은 상기 제 2 반도체 소자(120)와 상기 인터포저(110) 사이의 공간, 상기 인터포저(110)와 상기 패키지 기판(100) 사이의 공간, 및 상기 리세스 영역(107) 중 적어도 일부를 채울 수 있다. 상기 몰딩층(131)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
상기 패키지 기판(100)의 하면에 외부 단자들(132)이 제공될 수 있다. 상기 반도체 패키지(30)는 상기 외부 단자들(132)을 통하여 외부 기판(10)과 전기적 신호를 교환하거나 전압을 공급받을 수 있다.
상기 제 2 반도체 소자의 활성면(121)에 연결 단자들(125, 126)이 제공될 수 있다. 상기 제 2 반도체 소자(120)는 상기 연결 단자들(125, 126)을 통하여 상기 외부 기판(10)으로부터 전원 전압(VDD) 및/또는 접지 전압(VSS) 등의 전압 신호를 제공받거나, 상기 제 1 반도체 소자(140)와 전기적 신호를 교환할 수 있다. 상기 연결 단자들(125, 126)은 상기 제 1 반도체 소자의 활성면(141)과 오버랩되는 중심 단자들(center terminals)(126) 및 상기 중심 단자들(126) 주위로 형성된 외곽 단자들(outer terminals)(125)을 포함할 수 있다. 상기 외곽 단자들(125)은 상기 제 1 반도체 소자의 활성면(141)과 오버랩되지 않는 단자들일 수 있다.
일 예로, 도 2에 도시된 바와 같이 상기 외곽 단자들(125)은 상기 제 2 반도체 소자의 활성면(121)의 모서리들에 인접할 수 있고, 상기 중심 단자들(126)은 상기 제 2 반도체 소자의 활성면(121)의 중심(C)에 인접할 수 있다. 도 2에 있어서, 상기 외곽 단자들(125)은 상기 제 2 반도체 소자의 활성면(121)의 모서리를 따라 배치되고, 상기 중심 단자들(126)은 상기 외곽 단자들(125)에 의하여 둘러싸인 형상으로 도시되었으나, 이에 한정되지 않고 다양한 변형이 가능하다. 일 예로, 상기 외곽 단자들(125)은 상기 제 2 반도체 소자의 활성면(121)의 마주보는 두 모서리에 인접하게 형성되어 두 영역들을 이루고 상기 중심 단자들(126)은 상기 두 영역들 사이에 배치될 수 있다.
상기 외곽 단자들(125)은 상기 제 2 관통 비아들(111)을 통하여 상기 외부 단자(132)에 전기적으로 연결될 수 있다. 일 예로, 상기 외곽 단자들 (125)은 상기 제 2 관통 비아들(111) 및 상기 인터포저 단자들(115)을 통하여 상기 패키지 기판(100)과 전기적으로 연결되고, 상기 패키지 기판(100)에 형성된 전기적 통로들(133)을 통하여 상기 외부 단자들(132)과 전기적으로 연결된다. 즉, 상기 외곽 단자들(125)은 상기 제 1 관통 비아들(104)을 통하지 않고 상기 외부 기판(10)과 전기적으로 연결될 수 있다.
상기 중심 단자들(126)은 상기 제 1 관통 비아들(104)을 통하여 외부 단자들(132)과 전기적으로 연결될 수 있다. 일 예로, 상기 중심 단자들(126)은 상기 제 2 관통 비아들(111), 상기 제 2 단자들(109), 상기 제 1 관통 비아들(104), 및 상기 제 1 단자들(105)을 통하여 상기 패키지 기판(100)과 전기적으로 연결되고, 상기 패키지 기판(100)에 형성된 상기 전기적 통로들(133)을 통하여 상기 외부 단자들(132)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예와 같이 활성면들이 서로 마주보도록 형성된 페이스-투-페이스 구성의 경우, 상기 제 2 반도체 소자(120)와 같이 상층을 점유하는 소자의 활성면(121)은 관통 비아를 사용하지 않고도 상기 제 1 반도체 소자의 활성면(141) 또는 상기 외부 기판(10)과의 전기적 연결이 가능하다. 따라서 관통 비아 형성에 따른 칩 사이즈 증가 및 비용 상승을 방지할 수 있다. 그러나 상기 2 반도체 소자의 활성면(121) 중 상기 제 1 반도체 소자의 활성면(141)과 오버랩되는 영역은 상기 제 1 반도체 소자의 활성면(141)과 오버랩되지 않는 영역에 비하여 상대적으로 상기 외부 기판(10)으로부터 전압 신호를 인가하기 위한 경로가 길어질 수 있다. 통상적으로 제 2 반도체 소자의 활성면(121)의 중심 영역이 상기 제 1 반도체 소자의 활성면(141)와 오버랩되며, 이와 같은 중심 영역에 공급되는 전압 신호의 패스가 길어짐에 따라 상기 제 2 반도체 소자(120)의 고속 동작이 저해될 수 있다.
본 발명의 일 실시예는, 상기 제 2 반도체 소자의 활성면(121) 중 상기 제 1 반도체 소자의 활성면(141)과 오버랩되는 영역에 전압 신호를 공급하기 위한 통로로 제 1 반도체 소자(140)에 형성된 제 1 관통 비아들(104)을 사용할 수 있다. 따라서 상기 중심 단자들(126)을 통하여 상기 제 2 반도체 소자(120)에 공급되는 전압 신호의 경로를 줄일 수 있어 상기 제 2 반도체 소자(120)의 중심부로 원활한 전압 신호의 공급이 가능하여 광대역 데이터 버스를 구현할 수 있다.
도 3을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지가 제공될 수 있다. 설명의 간략화를 위하여 중복되는 구성은 설명이 생략될 수 있다. 본 실시예는 상기 제 1 반도체 소자(140)와 상기 제 2 반도체 소자(120)가 인터포저 없이 직접 연결되는 실시예일 수 있다. 따라서, 상기 외곽 단자들(125)은 상기 패키지 기판(100)에 직접 연결되고, 상기 중심 단자들(126)은 상기 제 1 관통 비아들(104)과 직접 연결될 수 있다.
도 4를 참조하여, 본 발명 또 다른 실시예에 따른 반도체 패키지가 제공될 수 있다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다. 본 실시예는 상기 제 1 반도체 소자(140)와 상기 제 2 반도체 소자(120)가 패키지 기판 없이 상기 외부 기판(10)에 실장되는 실시예일 수 있다. 따라서, 외부 단자들(133, 134)이 상기 인터포저(110) 하면 및 상기 제 1 반도체 소자의 비활성면(142)에 제공될 수 있다. 상기 외부 단자들은 상기 인터포저(110)의 하면에 형성된 제 2 외부 단자들(133) 및 상기 제 1 반도체 소자의 비활성면(142)에 형성된 제 1 외부 단자들(134)을 포함할 수 있다. 상기 제 2 외부 단자들(133)은 상기 인터포저(110) 내에 형성된 내부 배선(119)을 통하여 상기 외곽 단자들(125)과 전기적으로 연결될 수 있다. 상기 내부 배선(119)은 복수의 도전 패턴들 및 관통 전극들을 포함할 수 있다.
상기 제 1 외부 단자들(134)은 상기 제 1 관통 비아들(104)을 통하여 상기 중심 단자들(126)과 전기적으로 연결될 수 있다. 일 예로, 상기 중심 단자들(126)은 상기 제 2 관통 비아들(111), 상기 제 2 단자들(109), 및 상기 제 1 관통 비아들(104)을 통하여 상기 제 1 외부 단자들(134)과 전기적으로 연결될 수 있다. 상기 제 2 외부 단자들(133)은 상기 제 1 외부 단자들(134)보다 상대적으로 큰 벌크(bulk) 범프일 수 있다.
도 5를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지가 제공될 수 있다. 설명의 간략화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다. 본 실시예는 도 1을 참조하여 설명된 실시예에서 상기 제 1 반도체 소자(140) 내에 형성된 관통 비아의 형태가 변경된 실시예이다. 본 실시예는 도 1의 상기 제 1 단자들(105) 및 상기 제 1 비아들(101)이 제공되지 않을 수 있다. 상기 제 1 반도체 소자(140) 내의 제 2 비아들(102)는 상기 제 1 반도체 소자(140)를 구성하는 복수의 칩들 사이, 또는 상기 제 1 반도체 소자(140)와 상기 제 2 반도체 소자(120)를 전기적으로 연결할 수 있다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 6을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 집적회로 칩들(1220, 1230)을 모듈 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 모듈 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 7은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 7을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10: 외부 기판 132: 외부 단자
104: 제 1 관통 비아들 107: 리세스 영역
110: 인터포저 120: 제 1 반도체 소자
140: 제 2 반도체 소자 111: 제 2 관통 비아들
121, 141: 활성면 122, 142: 비활성면
125: 중심 단자들 126: 외곽 단자들
131: 몰딩층

Claims (10)

  1. 활성면 및 그 반대면인 비활성면을 포함하는 제 1 반도체 소자;
    상기 제 1 반도체 소자 상에 제공되고, 상기 제 1 반도체 소자의 활성면과 마주보는 활성면을 포함하는 제 2 반도체 소자;
    상기 제 2 반도체 소자의 활성면 상의 연결 단자들;
    상기 제 1 반도체 소자 내의 제 1 관통 비아; 및
    외부 장치와 전기적 연결을 제공되는 외부 단자들을 포함하고,
    상기 연결 단자들은:
    상기 제 1 반도체 소자의 활성면과 오버랩되는 중심 단자들; 및
    상기 중심 단자들 주위의 외곽 단자들을 포함하고,
    상기 중심 단자들은 상기 제 1 관통 비아를 통하여 상기 외부 단자들과 전기적으로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 외곽 단자들은 상기 제 1 관통 비아를 통하지 않고 상기 외부 단자들과 전기적으로 연결되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 소자와 상기 외부 단자들 사이에 패키지 기판을 더 포함하고,
    상기 외부 단자들은 상기 패키지 기판의 하면에 제공되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 소자는 상기 패키지 기판의 상부에 형성된 리세스 영역 내에 제공되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 외부 단자들은:
    상기 제 1 관통 비아와 접하고 상기 제 1 반도체 소자의 하면에 제공되는 제 1 외부 단자들; 및
    상기 외곽 단자들과 전기적으로 연결되는 제 2 외부 단자들을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이에 제공되는 인터포저; 및
    상기 인터포저를 관통하는 제 2 관통 비아를 더 포함하고,
    상기 외곽 단자들은 상기 제 2 관통 비아를 통하여 상기 외부 단자들과 전기적으로 연결되고,
    상기 중심 단자들은 상기 제 2 관통 비아를 통하여 상기 제 1 관통 비아와 전기적으로 연결되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 소자의 하면에 제공되는 제 1 단자들을 더 포함하고,
    상기 제 1 관통 비아들 중 일부는 상기 제 1 단자들과 전기적으로 연결되지 않는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 소자의 활성면은 상기 제 1 반도체 소자의 활성면보다 넓은 반도체 패키지.
  9. 제 1 반도체 소자;
    상기 제 1 반도체 소자 상의 제 2 반도체 소자;
    상기 제 2 반도체 소자의 하면에 제공되는 연결 단자들;
    상기 제 1 반도체 소자 내에 제공되는 제 1 관통 비아; 및
    외부 장치와의 전기적 연결을 제공하는 외부 단자들을 포함하고,
    상기 연결 단자들 중 일부는 상기 관통 비아과 전기적으로 연결되고,
    상기 연결 단자들 중 잔부는 상기 관통 비아를 통하지 않고 상기 외부 단자들과 전기적으로 연결되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 반도체 소자와 상기 제 2 반도체 소자 사이에 제 2 관통 비아를 포함하는 인터포저를 더 포함하고,
    상기 연결 단자들은 상기 제 2 관통 비아와 전기적으로 연결되는 반도체 패키지.
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