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KR20120119325A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20120119325A
KR20120119325A KR1020110037171A KR20110037171A KR20120119325A KR 20120119325 A KR20120119325 A KR 20120119325A KR 1020110037171 A KR1020110037171 A KR 1020110037171A KR 20110037171 A KR20110037171 A KR 20110037171A KR 20120119325 A KR20120119325 A KR 20120119325A
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South Korea
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memory
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block
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KR1020110037171A
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김범식
박영수
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에스케이하이닉스 주식회사
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Abstract

반도체 메모리 장치는 다수의 메모리 블록들을 포함하는 메모리 어레이와, 데이터의 입출력을 위해 필요한 동작 전압들을 글로벌 라인들로 출력하도록 구성된 전압 발생 회로, 및 어드레스 신호들에 응답하여 메모리 블록들 중에서 선택된 메모리 블록의 로컬 라인들로 동작 전압들을 전달하고 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된 로우 디코더를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 보존 특성을 향상시키기 위한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 중 NAND 플래시 메모리 장치는 대표적인 불휘발성 메모리 장치로써, 메모리 셀의 플로팅 게이트에 주입된 전자들의 양에 따라 메모리 셀의 문턱전압이 달라지고 메모리 셀에 저장되는 데이터가 결정된다. 메모리 셀에 저장된 데이터가 보존되기 위해서는 플로팅 게이트로 주입된 전자들이 빠져나가는 것을 최소화해야 한다.
데이터 저장 용량을 증가시키기 위해 집적도가 높아짐에 따라 메모리 셀들 사이의 간격이 좁아지기 때문에, 메모리 셀들 사이의 기생 커패시턴스가 증가한다. 이로 인해, 메모리 셀에 고전압이 인가되면 커패시터 커플링 현상에 의해 인접한 메모리 셀에도 고전압이 전달되고, 전달된 고전압에 의해 플로팅 게이트로부터 전자가 방출될 수 있다. 특히, 비트라인들이 메모리 셀들의 상부에 위치하고 메모리 셀들이 형성된 벌크(예, P웰)에 인가되는 전압에 따라 데이터 입출력 위한 동작 시 선택되지 않은 메모리 셀들에 전압이 가해지면서 비선택 메모리 셀들의 플로팅 게이트로부터 전자가 방출되어 데이터가 변경될 수 있다.
본 발명의 실시예는 데이터 입출력 동작 시 비선택된 메모리 블록에 포함된메모리 셀들의 데이터가 변경되는 것을 방지하여 데이터 보존 특성을 향상시킬 수 있는 반도체 메모리 장치을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들을 포함하는 메모리 어레이와, 데이터의 입출력을 위해 필요한 동작 전압들을 글로벌 라인들로 출력하도록 구성된 전압 발생 회로, 및 어드레스 신호들에 응답하여 메모리 블록들 중에서 선택된 메모리 블록의 로컬 라인들로 동작 전압들을 전달하고 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된 로우 디코더를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들을 각각 포함하는 메모리 플레인들과, 데이터의 입출력을 위해 필요한 동작 전압들을 메모리 플레인들의 글로벌 라인들로 각각 출력하도록 구성된 전압 발생 회로, 및 어드레스 신호들에 응답하여 메모리 플레인들에서 각각 선택된 메모리 블록들의 로컬 라인들로 동작 전압들을 전달하고 메모리 플레인들에 포함된 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된 로우 디코더를 포함한다.
본 발명의 실시예는 데이터 입출력 동작 시 비선택된 메모리 블록에 포함된메모리 셀들의 데이터가 변경되는 것을 방지하여 데이터 보존 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 메모리 스트링의 단면 구조를 설명하기 위한 도면이다.
도 4는 도 1에 도시된 로우 디코더를 설명하기 위한 회로도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다. 또한, 반도체 메모리 장치에는 데이터의 입출력 동작 시 비트라인들(BLe1~BLek, BLo1~BLok)의 전압을 제어 또는 센싱하기 위한 페이지 버퍼 그룹(150)이 더 포함되며, 페이지 버퍼 그룹(150)과 입출력 회로(170) 사이의 데이터 전달을 제어하기 위한 열 선택 회로(160)가 더 포함될 수 있다. 데이터의 입출력과 관련된 프로그램 동작 및 리드 동작 시 동작 회로들(130, 140, 150, 160, 170)은 제어 회로(120)에 의해 제어된다. 상기 구성 요소들을 보다 구체적으로 설명하면 다음과 같다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다. 도 3은 도 2에 도시된 메모리 스트링의 단면 구조를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STek, STo1~STok)은 대응하는 비트라인들(BLe1~BLek, BLo1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 셀들(C0e1~Cne1)과 셀렉트 트랜지스터들(SST, DST)은 반도체 기판(301)의 웰 영역 상에 형성된다. 보다 구체적으로, 반도체 기판(301)에는 N웰(301N)이 형성되고 N웰(301N)에는 P웰(301P)이 형성되고, P웰(301P) 상에 메모리 셀들(C0e1~Cne1)과 셀렉트 트랜지스터들(SST, DST)이 형성된다. 여기서, P웰(301P)이 벌크가 될 수 있다. 메모리 셀들(C0e1~Cne1)의 워드라인들(WL0~WLn)과 셀렉트 트랜지스터들(SST, DST)의 셀렉트 라인들(SSL, DSL)은 게이트 절연막(303), 플로팅 게이트(305), 유전체막(307) 및 컨트롤 게이트(309)를 포함한다. 컨트롤 게이트(309) 상에는 식각 공정 시 식각 마스크로 사용되는 하드 마스크(311)가 더 형성될 수 있다. 셀렉트 트랜지스터들(SST, DST)의 유전체막(307)은 일부 식각되고 유전체막(307)의 식각된 부분을 통해 플로팅 게이트(305)와 컨트롤 게이트(309)가 연결된다. 로컬 라인들(SSL, WL0~WLn, DSL) 사이의 반도체 기판(301)에는 접합 영역(313)이 형성된다. 드레인 셀렉트 라인들(DSL) 사이의 접합 영역(313)은 비트라인(BLe1)과 연결되고, 소스 셀렉트 라인들(SSL) 사이의 접합 영역(313)은 공통 소스 라인(CSL)과 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0ek~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 1 및 도 2을 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass1, Vpass2, Vdsl, Vssl)을 글로벌 라인들(도 4의 GSSL, GWL0~GWLn, GDSL)로 출력하고, 벌크 전압(Vbulk)을 메모리 블록들(110MB)이 형성된 벌크로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm), 비선택된 메모리 셀들에 인가하기 위한 프로그램 패스 전압(Vpass1) 및 셀렉트 트랜지스터들에 인가하기 위한 셀렉트 전압들(Vdsl, Vssl)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread), 비선택된 메모리 셀들에 인가하기 위한 리드 패스 전압(Vpass2) 및 셀렉트 트랜지스터들에 인가하기 위한 셀렉트 전압들(Vdsl, Vssl)을 글로벌 라인들로 출력한다.
특히, 전압 발생 회로(130)는 대기 모드 시 0V의 벌크 전압(Vbulk)을 출력할 수 있다. 또한, 메모리 블록들(110MB)이 다수의 메모리 플레인들로 구분되는 경우, 전압 발생 회로(130)는 메모리 플레인들로 벌크 전압을 각각 출력하며, 데이터 입출력 동작 시 선택되지 않은 메모리 플레인(즉, 선택된 메모리 블록을 포함하지 않는 메모리 플레인에는 0V의 벌크 전압을 출력한다.
로우 디코더(140)는 어드레스 신호들(RADD)에 응답하여 메모리 어레이(110)의 메모리 블록들(110MB) 중에서 선택된 메모리 블록의 로컬 라인들(SSL, WN0~WLn, DSL)로 동작 전압들(Vpgm, Vread, Vpass1, Vpass2, Vdsl, Vssl))을 전달하고 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된다. 보다 구체적으로 설명하면 다음과 같다.
도 4는 도 1에 도시된 로우 디코더를 설명하기 위한 회로도이다.
도 4를 참조하면, 로우 디코더는 블록 선택 신호 생성부(141) 및 연결 회로들(143-0~143-M)을 포함한다. 블록 선택 신호 생성부(141)는 어드레스 신호들(ADD) 중 로우 어드레스 신호(RADD)에 응답하여 메모리 블록들 중 하나의 메모리 블록(110MB)을 선택하기 위한 블록 선택 신호들(BSEL[m:0])을 생성하도록 구성된다. 연결 회로들(143-0~143-M)은 블록 선택 신호들(BSEL[m:0]) 및 활성 신호(/EN)에 응답하여, 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WN0~WLn, DSL)을 글로벌 라인들(GSSL, GWN0~GWLn, GDSL)과 연결하고 비선택 메모리 블록들의 로컬 라인들을 접지 단자와 연결시키도록 구성된다. 이러한 연결 회로들(143-0~143-M)은 메모리 블록들(110MB)의 로컬 라인들(SSL, WN0~WLn, DSL)마다 각각 연결되고, 글로벌 라인들(GSSL, GWN0~GWLn, GDSL)과 공통으로 연결된다.
각각의 연결 회로(143-0)는 글로벌 라인들(GSSL, GWN0~GWLn, GDSL)과 메모리 블록(110MB)의 로컬 라인들(SSL, WN0~WLn, DSL) 사이에 각각 연결되고 블록 선택 신호(BSEL0)에 응답하여 동작하는 제1 스위칭 소자들(T101~T107), 블록 선택 신호(BSEL0) 및 활성 신호(/EN)가 입력되는 논리 소자(NOR101), 및 논리 소자(NOR101)의 출력 신호에 응답하여 로컬 라인들(SSL, WN0~WLn, DSL)로 접지 전압을 전달하기 위해 로컬 라인들(SSL, WN0~WLn, DSL) 및 접지 단자 사이에 각각 연결된 제2 스위칭 소자들(T111~T117)을 포함한다. 논리 소자(NOR101)는 NOR 게이트가 될 수 있다.
도 1 및 도 4를 참조하면, 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들(GSSL, GWN0~GWLn, GDSL)로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 그리고, 로우 디코더(140)는 비선택된 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)에는 접지 전압을 인가한다. 이로써, 선택된 메모리 블록에서 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 프로그램 패스 전압(Vpass1) 또는 리드 패스 전압(Vpass2)이 인가된다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
도 1 및 도 2를 참조하면, 페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)과 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 한쌍의 이븐 비트라인 및 오드 비트라인마다 연결될 수 있으며, 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
이하, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 위한 내부 명령 신호(CMDi)를 출력하고, 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
프로그램 동작 시 열선택 회로(1160)는 외부로부터 입출력 회로(170)를 통해 입력되는 데이터를 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼들(PB1~PBk)로 순차적으로 전달한다. 페이지 버퍼들(PB1~PBk)은 전달된 데이터를 래치한다. 그리고, 래치된 데이터에 따라 페이지 버퍼들(PB1~PBk)은 선택된 비트라인들(BLe1~BLek 또는 BLo1~BLok)에 프로그램 금지 전압과 프로그램 허용 전압을 선택적으로 인가한다.
전압 발생 회로(130)는 내부 명령 신호(CMDi)에 응답하여 프로그램 동작에 필요한 동작 전압들(Vpgm, Vpass1, Vdsl, Vssl, Vsl, Vbulk)을 출력한다. 로우 디코더(140)는 로우 어드레스 신호(RADD)에 응답하여 글로벌 라인들(GSSL, GWN0~GWLn, GDSL)을 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WN0~WLn, DSL)과 연결한다. 이로써, 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WN0~WLn, DSL)로 인가된 동작 전압들(Vpgm, Vpass1, Vdsl, Vssl)과 선택된 비트라인들(BLe1~BLek 또는 BLo1~BLok)로 인가된 프로그램 허용 전압 또는 프로그램 금지 전압에 따라 메모리 셀의 문턱전압이 변경되고 0 데이터와 1 데이터가 각각 저장된다.
이때, 로우 디코더(140)는 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)에 접지 전압을 인가한다. 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)에 접지 전압이 인가되면, 비트라인들(BLe1~BLek, BLo1~BLok)의 전압 레벨이 상승하더라도 플로팅 게이트로 주입된 전자들이 커패시터 커플링 현상에 의해 방출되어 데이터가 변경되는 것을 방지할 수 있다.
리드 동작에서도 마찬가지로, 로우 디코더(140)에 의해 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)에 접지 전압을 인가되면, 비트라인들(BLe1~BLek, BLo1~BLok)의 전압 레벨이 상승하더라도 플로팅 게이트로 주입된 전자들이 커패시터 커플링 현상에 의해 방출되는 것을 방지할 수 있다.
메모리 블록 그룹들(110MB)이 다수의 메모리 플레인들로 구분되는 경우에도 비선택 메모리 플레인이나 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)로 접지 전압을 인가하여 플로팅 게이트로부터의 전자 방출에 의한 데이터 변경을 방지할 수 있다. 구체적으로 설명하면 다음과 같다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도들이다.
도 5를 참조하면, 메모리 블록들이 2개의 메모리 플레인들(PLANE1, PLANE2)로 구분되는 경우, 하나의 메모리 플레인(PLANE1)에서만 선택된 메모리 블록의 프로그램 동작이나 리드 동작이 진행될 수 있다.
이 경우, 로우 디코더는 전압 발생 회로로부터 프로그램 동작이나 리드 동작을 위해 출력된 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WN0~WLn, DSL)로 전달한다. 그리고, 로우 디코더는 메모리 플레인들(PLANE1, PLANE2)에서 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)과 접지 단자를 연결한다. 특히, 전압 발생 회로는 선택된 메모리 블록을 포함하지 않는 메모리 플레인(PLANE2)의 벌크로 접지 전압의 벌크 전압(Vbulk2)을 인가하고, 선택된 메모리 블록을 포함하는 메모리 플레인(PLANE1)의 벌크에는 프로그램 동작이나 리드 동작에 필요한 레벨의 벌크 전압(Vbulk1)을 인가한다.
이를 위해, 로우 디코더의 블록 선택 신호 생성부는, 도 4에서 설명한 블록 선택 신호 생성부와 마찬가지로, 로우 어드레스 신호에 응답하여 메모리 플레인의 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들을 생성하고, 블록 선택 신호들 및 활성 신호에 응답하여, 선택된 메모리 블록의 로컬 라인들을 글로벌 라인들과 연결하고 비선택 메모리 블록들의 로컬 라인들을 접지 단자와 연결시키도록 구성된 연결 회로들을 포함한다. 연결 회로의 내부 구성은 도 4에서 설명한 연결 회로의 내부 구성과 동일하게 구현될 수 있다.
한편, 대기 모드에서, 로우 디코더는 메모리 플레인들(PLANE1, PLANE2)에 포함된 전체 메모리 블록들의 로컬 라인들로 접지 전압을 인가하고, 전압 발생 회로는 메모리 플레인들(PLANE1, PLANE2)이 형성된 벌크로 접지 전압의 벌크 전압들(Vbulk1, Vbulk2)을 인가한다.
상기와 같이, 비선택 메모리 블록의 로컬 라인들(SSL, WN0~WLn, DSL)과 벌크에 접지 전압을 인가함으로써, 비선택 메모리 블록에 포함된 메모리 셀들의 플로팅 게이트로 주입된 전자들이 선택된 메모리 블록의 프로그램 동작이나 리드 동작 시 발생되는 커패시터 커플링 현상에 의해 방출되는 것을 방지할 수 있다.
도 6을 참조하면, 메모리 블록들이 2개의 메모리 플레인들(PLANE1, PLANE2)로 구분되고, 두개의 메모리 플레인(PLANE1, PLANE2)에서 각각 선택된 메모리 블록들의 프로그램 동작이나 리드 동작이 동시에 진행될 수도 있다.
이 경우, 로우 디코더는 전압 발생 회로로부터 프로그램 동작이나 리드 동작을 위해 출력된 동작 전압들을 메모리 플레인들(PLANE1, PLANE2)에서 각각 선택된 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)로 전달한다. 그리고, 로우 디코더는 메모리 플레인들(PLANE1, PLANE2)에서 비선택 메모리 블록들의 로컬 라인들(SSL, WN0~WLn, DSL)과 접지 단자를 연결한다. 이때, 모든 메모리 플레인들(PLANE1, PLANE2)이 선택된 메모리 블록을 포함하고 있기 때문에, 전압 발생 회로는 각각의 메모리 플레인(PLANE1, PLANE2)의 벌크로 프로그램 동작이나 리드 동작에 필요한 레벨의 벌크 전압들(Vbulk1, Vbulk2)을 각각 인가한다.
이를 위해, 로우 디코더의 블록 선택 신호 생성부는, 도 4에서 설명한 블록 선택 신호 생성부와 마찬가지로, 로우 어드레스 신호에 응답하여 각각의 메모리 플레인의 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들을 생성하고, 블록 선택 신호들 및 활성 신호에 응답하여, 선택된 메모리 블록의 로컬 라인들을 글로벌 라인들과 연결하고 비선택 메모리 블록들의 로컬 라인들을 접지 단자와 연결시키도록 구성된 연결 회로들을 포함한다. 연결 회로의 내부 구성은 도 4에서 설명한 연결 회로의 내부 구성과 동일하게 구현될 수 있다.
또한, 대기 모드에서, 로우 디코더는 메모리 플레인들(PLANE1, PLANE2)에 포함된 전체 메모리 블록들의 로컬 라인들로 접지 전압을 인가하고, 전압 발생 회로는 메모리 플레인들(PLANE1, PLANE2)이 형성된 벌크로 접지 전압의 벌크 전압들(Vbulk1, Vbulk2)을 인가한다.
상기와 같이, 비선택 메모리 블록의 로컬 라인들(SSL, WN0~WLn, DSL)과 벌크에 접지 전압을 인가함으로써, 비선택 메모리 블록에 포함된 메모리 셀들의 플로팅 게이트로 주입된 전자들이 선택된 메모리 블록의 프로그램 동작이나 리드 동작 시 발생되는 커패시터 커플링 현상에 의해 방출되는 것을 방지할 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 141 : 블록 선택 신호 생성부
143-0 ~ 143-M : 연결 회로 150 : 페이지 버퍼 그룹
160 : 열선택 회로 170 : 입출력 회로

Claims (15)

  1. 다수의 메모리 블록들을 포함하는 메모리 어레이;
    데이터의 입출력을 위해 필요한 동작 전압들을 글로벌 라인들로 출력하도록 구성된 전압 발생 회로; 및
    어드레스 신호들에 응답하여 상기 메모리 블록들 중에서 선택된 메모리 블록의 로컬 라인들로 상기 동작 전압들을 전달하고 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된 로우 디코더를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로우 디코더는 대기 모드에서 상기 메모리 블록들의 로컬 라인들로 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 로우 디코더는,
    상기 어드레스 신호들 중 로우 어드레스 신호에 응답하여 상기 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들을 생성하도록 구성된 블록 선택 신호 생성부; 및
    상기 블록 선택 신호들 및 활성 신호에 응답하여, 선택된 메모리 블록의 로컬 라인들을 상기 글로벌 라인들과 연결하고 비선택 메모리 블록들의 로컬 라인들을 접지 단자와 연결시키도록 구성된 연결 회로들을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 연결 회로들은 상기 메모리 블록들의 로컬 라인들마다 각각 연결되고, 상기 글로벌 라인들과 공통으로 연결되는 반도체 메모리 장치.
  5. 제 3 항에 있어서, 각각의 연결 회로는,
    상기 글로벌 라인들과 메모리 블록의 로컬 라인들 사이에 각각 연결되고 블록 선택 신호에 응답하여 동작하는 제1 스위칭 소자들;
    상기 블록 선택 신호 및 상기 활성 신호가 입력되는 논리 소자; 및
    상기 논리 소자의 출력 신호에 응답하여 상기 로컬 라인들로 접지 전압을 전달하기 위해 상기 로컬 라인들 및 접지 단자 사이에 각각 연결된 제2 스위칭 소자들을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 논리 소자가 NOR 게이트인 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전압 발생 회로는 대기 모드에서 상기 메모리 블록들이 형성된 벌크로 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
  8. 다수의 메모리 블록들을 각각 포함하는 메모리 플레인들;
    데이터의 입출력을 위해 필요한 동작 전압들을 상기 메모리 플레인들의 글로벌 라인들로 각각 출력하도록 구성된 전압 발생 회로; 및
    어드레스 신호들에 응답하여 상기 메모리 플레인들에서 각각 선택된 메모리 블록들의 로컬 라인들로 동작 전압들을 전달하고 상기 메모리 플레인들에 포함된 비선택 메모리 블록들의 로컬 라인들에 접지 전압을 인가하도록 구성된 로우 디코더를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전압 발생 회로는 선택된 메모리 블록을 포함하지 않는 메모리 플레인의 벌크로 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 로우 디코더는 대기 모드에서 상기 메모리 플레인들에 포함된 메모리 블록들의 로컬 라인들로 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
  11. 제 1 항에 있어서, 상기 로우 디코더는,
    상기 어드레스 신호들 중 로우 어드레스 신호에 응답하여 메모리 플레인의 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들을 생성하도록 구성된 블록 선택 신호 생성부; 및
    상기 블록 선택 신호들 및 활성 신호에 응답하여, 선택된 메모리 블록의 로컬 라인들을 상기 글로벌 라인들과 연결하고 비선택 메모리 블록들의 로컬 라인들을 접지 단자와 연결시키도록 구성된 연결 회로들을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 연결 회로들은 상기 메모리 블록들의 로컬 라인들마다 각각 연결되고, 상기 글로벌 라인들과 공통으로 연결되는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 각각의 연결 회로는,
    상기 글로벌 라인들과 메모리 블록의 로컬 라인들 사이에 각각 연결되고 블록 선택 신호에 응답하여 동작하는 제1 스위칭 소자들;
    상기 블록 선택 신호 및 상기 활성 신호가 입력되는 논리 소자; 및
    상기 논리 소자의 출력 신호에 응답하여 상기 로컬 라인들로 접지 전압을 전달하기 위해 상기 로컬 라인들 및 접지 단자 사이에 각각 연결된 제2 스위칭 소자들을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 논리 소자가 NOR 게이트인 반도체 메모리 장치.
  15. 제 8 항에 있어서,
    상기 전압 발생 회로는 대기 모드에서 상기 메모리 플레인들이 형성된 벌크로 접지 전압을 인가하도록 구성된 반도체 메모리 장치.
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