KR20120104495A - 저항 회로를 가지는 반도체 장치 - Google Patents

Abstract

고저항 고정밀도의 저항 소자로 이루어지는 저항 회로를 제공한다.
500Å 이하로 박막화한 박막 재료로 이루어지는 저항 소자 상에 실리콘 질화막 등의 절연막을 형성한다. 에칭에 의해 컨택트를 형성할 때에, 이 절연막에 의해 저항 소자에서의 컨택트 홀의 관통을 방지한다.

Description

저항 회로를 가지는 반도체 장치{SEMICONDUCTOR DEVICE HAVING RESISTOR CIRCUIT}

본 발명은, 저항 회로를 동일 반도체 기판 상에 가지는 반도체 집적 회로로 이루어지는 반도체 장치에 관한 것이다.

반도체 집적 회로에 있어서 이용되는 저항에는, 단결정 실리콘 반도체 기판에 반도체 기판과 역도전형의 불순물을 주입한 확산 저항이나, 불순물을 주입한 다결정 실리콘으로 이루어지는 다결정 실리콘 저항 등이 이용된다.

도 2는, 종래의 저항 회로에 이용되고 있는 저항 소자와, 절연 게이트 전계 효과형 트랜지스터(이하 MISFET로 생략한다)를 조합한 단면도이다.

MISFET(102)는, 얇은 게이트 산화막(3), 소스/드레인 영역(4), 게이트 전극(5)으로 이루어지며, 주위를 두꺼운 분리용 산화막(2)으로 둘러싸고 있다. 그들 상에는 중간 절연막(8)을 형성하고, 컨택트 홀(9)을 통하여 금속 배선(10)에 의해 전기적 접속이 행해진다.

또 저항 소자(101)는, 평탄한 두꺼운 분리용 산화막(2) 상에 퇴적시킨 다결정 실리콘막에 의해 구성되어 있다.

저항 소자를 구성하는 다결정 실리콘막에는, 양단의 고농도 불순물 영역(6) 및 그들 사이에 끼워진 저농도 불순물 영역(7)을 형성한다. 저항 소자의 저항값은, 고저항이 되는 저농도 불순물 영역(7)의 불순물 농도로 정해지는 저항율 및 그 영역의 길이와 폭에 의해 결정되며, 고농도 불순물 영역(6)은 금속 배선과의 오믹 접속을 취하기 위해서 이용한다.

저항 소자(101) 상에는 중간 절연막(8)을 형성하고, 컨택트 홀(9)을 통하여 금속 배선(10)에 의해 전기적 접속이 행해진다. 그리고 반도체 집적 회로에 이용하는 저항 회로는, 금속 배선을 통하여 도 2의 저항 소자를 직렬 또는 병렬로 복수 접속하여 동일 기판 표면에 형성된다.

MISFET(102)와 저항 소자(101) 상에 형성하는 중간 절연막(8)은, 붕소 또는 인을 포함하며, 850℃ 이상의 열처리를 거침으로써 평탄화되어, 반도체 집적 회로 내의 막 패턴에 의한 높낮이 단차를 경감시킨다. 또한, 금속 배선을 형성한 후에는, 그 위에 보호막으로서 실리콘 질화막 패시베이션(11)이 설치된다.

상기와 같이 평탄화된 중간 절연막(8)에 설치된 컨택트 홀은 그 하지의 구조에 따라 깊이가 상이하다. 앞의 예에서는, 반도체 기판 상에 설치된 소스/드레인 상의 중간 절연막이 가장 두껍고, 저항 소자 상의 중간 절연막이 가장 얇아진다. 따라서, 각각에 컨택트 홀을 형성한 경우, 소스/드레인 상의 컨택트 홀이 가장 깊고, 저항 소자 상의 컨택트 홀이 가장 얕아진다.

이 양자의 컨택트 홀을 동시에 형성하는 경우, 중간 절연막이 얇은 저항 소자 상의 컨택트 홀이 먼저 개구하므로, 소스/드레인 상의 컨택트 홀이 완전하게 개구하기까지는, 저항 소자 상의 컨택트 홀은 과잉한 오버 에칭에 노출되게 된다. 그 때문에, 이 오버 에칭 시에 컨택트 홀이 저항 소자를 관통해 버리지 않을 만큼의 여유가 있는 다결정 실리콘막의 막두께 설정, 혹은 에칭에 대한 내성이 필요하다.

이것을 해결하는 수단으로서는 예를 들면 도 3, 도 4와 같은 방법이 고안되고 있다.

도 3에서는, 오버 에칭 내성을 향상시키기 위해, 금속 배선(10)과 접속하는 컨택트 홀(9)을 두꺼운 다결정 실리콘(16) 상에 형성하고 있다. 한편, 저항 소자 본체는 얇은 다결정 실리콘(7)으로 구성한 다음, 두꺼운 다결정 실리콘(16)과 이 얇은 다결정 실리콘(7)을, 금속 배선과 접속하는 컨택트 홀(9)과는 따로 설치한 비아 홀(13)을 통하여 접속하고 있다.

또 도 4에서는, 도 3에서의 두꺼운 다결정 실리콘에 상당하는 부분을 반도체 기판 상에 형성한 불순물 확산 영역(17)으로 바꾸고 있다. 그리고 마찬가지로 저항 소자 본체는 얇은 다결정 실리콘(7)으로 구성한 다음, 불순물 확산 영역(17)과 이 얇은 다결정 실리콘(7)을, 금속 배선(10)과 접속하는 컨택트 홀(9)과는 따로 설치한 비아 홀(13)을 통하여 접속하고 있다.

이러한 다결정 실리콘 저항을 제공하는 방법은, 예를 들면 특허 문헌 1에 개시되어 있다.

특허 문헌 1: 일본국 공개특허 평09－051072호 공보

종래의 저항 소자의 작성에 대해서는 이하와 같은 과제가 있다.

예를 들면 다결정 실리콘 저항을 채용하는 경우, 저항값의 고정밀화 혹은 고저항화를 목표로 하기 때문에 다결정 실리콘막의 박막화를 목표로 하는 경우가 있다. 특히 최근에는 장치의 고도화와 함께 퇴적막 두께의 제어성이 향상되었기 때문에 박막의 실현이 용이해지고는 있다. 단, 상기 서술한 바와 같은 박막에 대한 오버 에칭 내성의 문제가 존재하기 때문에 500Å 이하의 박막으로 이루어지는 저항 소자를 반도체 집적 회로에 이용하는 것은 어려웠다.

도 3, 도 4의 방법 외에 박막의 저항 소자를 실현하기 위해서는, 각각의 컨택트 에칭 마스크 및 에칭 공정을 따로 따로 나누어 형성하는 방법이 있다. 그러나, 이 방법은 마스크 공정의 증가에 의한 비용 상승을 초래한다는 과제가 존재한다. 또, 한쪽의 컨택트 홀을 형성한 후에 다른쪽의 컨택트 홀을 형성할 때, 최초로 형성한 컨택트 홀을 개구한 채로 포토 공정을 처리할 필요가 있어, 오염이나 이물의 부착 등 품질의 저하를 초래할 가능성이 있었다.

본 발명은 상기 과제를 해결하기 위해서, 이하와 같이 했다. 즉,

제1 박막으로 구성되는 저항 소자와,

상기 저항 소자 상에 형성한 제2 박막과,

상기 제2 박막 상에 형성한 중간 절연막과,

상기 제2 박막을 관통하며, 상기 제1 박막에 이르는 깊이의 상기 중간 절연막에 설치된 상기 저항 소자 상의 컨택트 홀과,

상기 컨택트 홀 상에 형성한 금속 배선을 가지는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제2 박막이 상기 제1 박막 상이며, 상기 제1 박막으로 구성되는 저항 소자와 평면적으로 동일 형상인 것을 특징으로 하는 저항 회로로 했다.

또는, 상기 제2 박막이, 상기 제1 박막 상이며, 상기 컨택트 홀을 포함하는 이격한 영역에 형성하고 있는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제2 박막이, 상기 제1 박막 상이며, 상기 제1 박막으로 구성되는 저항 소자를 포함하며 저항 소자보다 넓은 영역에 형성하는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또한, 상기 제1 박막의 두께가 500Å 이하인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또한, 상기 제1 박막이 제1 다결정 실리콘막이며, 불순물 농도가 1×10¹⁵에서 5×10¹⁹ atoms/cm³의 범위인 제1 도전형의 불순물을 포함하는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제1 박막이 CrSi 또는 CrSiN 또는 CrSiO 또는 NiCr 또는 TiN막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제2 박막이 제1 다결정 실리콘과는 반대의 도전형의 불순물을 포함하는 제2 다결정 실리콘막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제2 박막이 불순물을 포함하지 않는 제2 다결정 실리콘막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

또는, 상기 제2 박막이 실리콘 질화막인 것을 특징으로 하는 저항 회로로 했다.

또한, 상기 제2 박막이 150Å에서 350Å의 막두께인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치로 했다.

본 발명에 의하면, 500Å 이하의 저항 소자의 박막 형성이 용이해져, 고정밀도 혹은 고저항의 저항 소자를 내장한 반도체 집적 회로로 이루어지는 반도체 장치를 제공할 수 있다.

도 1은 본 발명의 제1 실시예의 저항 소자 및 MISFET를 포함하는 모식 단면도이다.
도 2는 종래의 저항 소자 및 MISFET를 포함하는 모식 단면도이다.
도 3은 종래의 저항 소자의 모식 단면도이다.
도 4는 종래의 저항 소자의 모식 단면도이다.
도 5는 본 발명의 제1 실시예의 저항 소자 및 MISFET를 작성하기 위한 공정 플로우 단면도이다.
도 6은 본 발명의 제1 실시예의 저항 소자 및 MISFET를 작성하기 위한 도 5에 이어지는 공정 플로우 단면도이다.
도 7은 본 발명의 제2 실시예의 저항 소자 및 MISFET를 포함하는 모식 단면도이다.
도 8은 본 발명의 제3 실시예의 저항 소자 및 MISFET를 포함하는 모식 단면도이다.
도 9는 본 발명의 제4 실시예의 저항 소자 및 MISFET를 포함하는 모식 단면도이다.

이하에 이 발명의 실시의 형태를 도면에 기초하여 설명한다.

도 1은, 본 발명의 저항 소자를 내장한 반도체 집적 회로의 제1 실시예의 모식 단면도이다. 저항 회로에 이용되고 있는 본 발명의 저항 소자(101)와, 절연 게이트 전계 효과형 트랜지스터인 MISFET(102)를 조합하고 있다.

MISFET(102)는, 얇은 게이트 산화막(3), 소스/드레인 영역(4), 게이트 전극(5)으로 이루어지며, 주위를 두꺼운 분리용 산화막(2)으로 둘러싸고 있다. 그들 상에는 중간 절연막(8)을 형성하고, 컨택트 홀(9)을 통하여 금속 배선(10)에 의해 전기적인 접속이 행해지는 것에 대해서는 종래와 동일하다.

한편, 저항 소자(101)는, 반도체 기판(1) 상의 평탄한 두꺼운 분리용 산화막(2) 상에 퇴적시킨 다결정 실리콘막으로 형성하고 있지만, 그 위에 실리콘 질화막(12) 등의 절연물을 더 퇴적시키고 있다.

저항 소자를 구성하는 다결정 실리콘은, 저농도 불순물 영역(7) 및 그 양단의 고농도 불순물 영역(6)을 가지고 있으며, 저항 소자의 저항값을 고저항이 되는 저농도 불순물 영역(7)의 불순물 농도 및 그 영역의 사이즈로 결정하고, 고농도 불순물 영역(6)은 금속 배선(10)과의 오믹 접속을 취하기 위해서 이용하는 것은 종래와 마찬가지이다. 그 위의 실리콘 질화막(12)은 절연막이므로, 저항 소자의 저항값은 기본적으로 저농도 불순물 영역의 불순물 농도로 정해진다.

저항 소자(101) 상에는 중간 절연막(8)을 형성하고, 컨택트 홀(9)을 통하여 금속 배선(10)에 의해 전기적 접속이 행해진다. 이 때 이 컨택트 홀(9)은, 중간 절연막(8) 및 저항 소자 상의 실리콘 질화막(12) 양쪽을 관통하여, 저항 소자를 구성하는 다결정 실리콘의 고농도 불순물 영역(6)에 이르러, 전기적 접속을 얻고 있다.

열처리 등에 의해 평탄화된 중간 절연막(8)에 설치된 컨택트 홀은 그 하지의 구조에 따라 깊이가 상이하여, 저항 소자 상의 컨택트 홀이 가장 얕아진다. 그 때문에 모든 컨택트 홀을 동일 마스크 공정에서 형성하는 경우, 종래이면 중간 절연막이 얇은 저항 소자 상의 컨택트 홀이 먼저 개구하므로, 모든 컨택트 홀이 개구할 때까지 저항 소자 상의 컨택트 홀은 과잉한 오버 에칭에 노출되고, 저항 소자가 얇은 경우 컨택트 홀이 저항 소자를 관통해 버리는 경우가 있었다.

그러나, 본 발명에서 새롭게 설치하고 있는 저항 소자 상의 실리콘 질화막은, 중간 절연막에 비해 에칭 레이트가 낮아 컨택트 홀이 저항 소자를 관통하는 것을 늦추는 효과가 있다. 그 때문에, 500Å 이하의 얇은 다결정 실리콘을 저항 소자로서 사용했다고 해도, 컨택트 홀의 관통은 발생하지 않고, 양호한 컨택트를 얻는 것이 가능해지는 것이다.

도 5(a) 내지 도 6(c)을 이용하여, 본 발명에 의한 반도체 집적 회로의 제조 방법의 일례를 설명한다.

최초로 도 5(a)에 나타낸 바와 같이, 반도체 기판(1)을 준비하여, LOCOS 산화막 형성 공정, 게이트 산화막 형성 공정, 게이트 전극 형성 공정, 소스 드레인 영역 형성 공정 등, 종래부터 존재하는 기술에 의해 MISFET의 주요 부분인, 두꺼운 산화막(2), 게이트 산화막(3), 게이트 전극(5), 소스 드레인 영역(4)을 형성한다.

다음에, 도 5(b)에 나타낸 바와 같이, 층간 절연막(15)을 전체면에 퇴적시킨 후에 저항 소자를 구성하는 다결정 실리콘 박막을 퇴적시킨다. 층간 절연막은, MISFET의 게이트 전극을 구성하는 다결정 실리콘과, 저항 소자를 구성하는 다결정 실리콘을 분리하기 위해서 이용한다. 저항 소자를 구성하는 다결정 실리콘 박막은, 고저항 혹은 고정밀도를 지향하기 위해서 500Å 이하의 두께로 한다.

다음에 저항율을 설정하기 위한 불순물 주입을 반도체 기판 상의 다결정 실리콘막 내에 전체면에 행하고, 다결정 실리콘 저농도 불순물 영역(7)을 형성한다. 저항 소자의 저항율은 이 불순물 주입량에 따라 조정된다. 불순물은 N형인 인이나 비소, P형인 붕소나 BF₂ 등을 이용하며, 그 불순물 주입량은 원하는 저항율에 따라 다르지만 1×10¹⁵에서 5×10¹⁹atoms/cm³로 설정한다.

다음에, 본 발명 특유의 실리콘 질화막(12)을, LPCVD나 스퍼터 등, 임의의 방법으로 반도체 기판 전체면에 퇴적시킨다.

다음에, 도 5(c)에 나타낸 바와 같이, 포토 마스크 공정 및 에칭 공정을 거쳐, 퇴적시킨 다결정 실리콘막과 실리콘 질화막(12)을 저항 소자의 형태로 가공한다. 이 때, 동일 레지스트로 다결정 실리콘막과 실리콘 질화막 양쪽을 에칭하므로, 본 발명 특유의 실리콘 질화막의 퇴적 공정이 증가하지만 포토 마스크 공정의 증가는 없어, 비용 상승은 거의 없다. 그리고, 다른 포토 마스크 공정을 거쳐 다결정 실리콘 내에 고농도 불순물 영역(6)을 형성한다.

이 고농도 불순물 주입 공정은, MISFET의 소스 드레인 형성을 위한 고농도 불순물 주입 공정과 겸용해도 상관없다. 즉, 저항 소자가 N형인 경우는 고농도 불순물로서 N형 소스 드레인 불순물을 사용할 수 있으며, 저항 소자가 P형인 경우는, 고농도 불순물로서 P형 소스 드레인 불순물을 사용할 수 있다. 이것에 의해 포토 마스크 공정의 삭감과 비용 저감 효과가 더 얻어진다.

다음에, 도 6(a)에 나타낸 바와 같이, 반도체 기판 상에 중간 절연막(8)을 형성한다. 구체적으로는 인 또는 붕소를 포함하는 산화막을 퇴적시킨 후, 850℃ 이상의 열처리로 평탄화하는 리플로우법을 비롯하여, 에치 백법이나 CMP법 등을 이용하여 퇴적시킨 절연막을 평탄화함으로써 형성한다.

다음에, 도 6(b)에 나타낸 바와 같이, 포토 마스크 공정을 거쳐 컨택트 홀(9)을, 소스 드레인 영역, 게이트 전극, 저항 소자 등, 필요한 부분에 중간 절연막 드라이 에칭으로 일괄로 형성한다. 이 때, 저항 소자 상의 컨택트 홀(9)은, 다결정 실리콘막 상의 실리콘 질화막을 관통하여, 다결정 실리콘막에 이르지만, 실리콘 질화막이 적절한 두께를 가지므로, 다결정 실리콘막이 얇아도, 관통이 발생하지 않는다.

다음에, 도 6(c)에 나타낸 바와 같이, 금속막의 퇴적 및 금속 배선(10)의 패턴 형성 및 최종 보호막인 패시베이션막(11)의 퇴적 및 패턴 형성에 의해, 본 실시예의 저항 소자를 포함하는 반도체 집적 회로가 완성된다.

이 중에서 도 6(b)의 컨택트 홀 형성 공정에 있어서는, 중간 절연막 아래의 형상 구조에 따라, 컨택트 홀 깊이에 부분적으로 차가 생긴다. 예를 들면, 가장 깊은 부분은 소스/드레인 영역의 컨택트 홀이고, 가장 얕은 부분은 저항 소자의 컨택트 홀이며, 그 차는 3000Å에서 7000Å까지 벌어지는 경우가 있다. 종래의 제조 방법에서는, 저항 소자의 컨택트 홀이 개구한 후, 다른 컨택트 홀이 모두 개구하기까지 이 저항 소자의 컨택트 홀에는, 적어도 중간 절연막 3000Å에서 7000Å 상당 분의 과잉한 에칭이 걸리므로, 500Å 이하의 다결정 실리콘막을 저항 소자에 이용하는 경우, 컨택트 홀의 관통을 방지하는 것이 곤란했다.

본 발명에서는 앞의 다결정 실리콘막 상의 실리콘 질화막의 막두께를 적절히 조정함으로써, 상기의 관통을 방지할 수 있다. 이 막두께는 앞의 중간 절연막의 막 두께차나 에칭 조건, 실리콘 질화막의 막질 등에 의해 필연적으로 정해진다.

예를 들면, 컨택트 에칭에서의 중간 절연막과 실리콘 질화막의 선택비가 20:1인 경우에서, 소스/드레인 영역과 저항 소자의 중간 절연막 두께차가 5000Å인 경우, 저항 소자를 구성하는 다결정 실리콘 상의 실리콘 질화막의 막두께는, 중간 절연막 두께차 5000Å의 1/20인 250Å로 설정하면 된다. 일반적으로는 상기 서술한 바와 같은 범위의 중간 절연막 두께차가 발생한 경우를 생각하면, 실리콘 질화 막두께는 150Å에서 350Å 사이의 범위 중에서 선택하는 것이 타당하다. 이와 같이 함으로써, 종래에서는 실현이 곤란했던 500Å 이하의 다결정 실리콘으로 이루어지는 저항 소자의 안정적인 제작이 가능해진다.

그런데 저항 소자에 이용하는 다결정 실리콘막을 박막화하면, 저항값의 고저항화나 고정밀화를 실현할 수 있지만, 그것은 이하의 이유에 의한 것이다.

저항 소자를 구성하는 다결정 실리콘막 내의 불순물 농도가 동일한 경우, 다결정 실리콘막이 얇을 수록 저항체의 단면적이 작아지기 때문에 고저항화할 수 있는 것은 말할 필요도 없다.

한편, 동일한 저항값의 경우는 다결정 실리콘막이 얇을 수록 불순물 농도를 진하게 설정하게 되므로 저항값 편차가 적어져, 고정밀화를 실현할 수 있다. 왜냐하면 다결정 실리콘으로 형성하는 저항값의 대부분이, 다결정 실리콘의 그레인 사이에 존재하는 계면 준위에 포획되는 캐리어에 의존하므로, 캐리어의 농도 편차가 저항값 편차에 영향을 주는 비율이 크기 때문이다. 이 캐리어 농도 편차는, 주입 불순물 농도에 의해 정해지며, 불순물 농도가 진하면 편차가 완화된다. 이 때문에 다결정 실리콘막의 박막화는 저항 소자의 저항값의 고정밀화에 효과가 있다.

도 7은, 본 발명의 저항 소자를 내장한 반도체 집적 회로의 제2 실시예의 모식 단면도이다. 이 예에서는 저항 소자의 고농도 불순물 영역(6) 상에 실리콘 질화막(12)을 형성하고 있지만, 저항 소자의 저농도 불순물(7) 상에는 실리콘 질화막을 형성하고 있지 않다. 이 구조를 실현하기 위해서 저항 소자의 패터닝 형성과 실리콘 질화막(12)의 패터닝 형성을 따로 따로 하고 있어, 도 1의 구조에 비해 하나의 포토 마스크 공정의 추가가 필요해진다. 단 실리콘 질화막의 패터닝 정밀도에 영향을 받지 않고 저항 소자의 패터닝 형성을 할 수 있으므로, 저항 소자의 에칭 시의 저항폭의 정밀도를 향상시킬 수 있어, 고정밀도의 저항값을 갖는 저항 소자를 얻는 것이 가능해진다. 또한, 저항 소자와 상층 금속 배선의 기생 용량 저감에도 효과가 있다.

도 8은, 본 발명의 저항 소자를 내장한 반도체 집적 회로의 제3 실시예의 모식 단면도이다. 이 예에서는 저항 소자 상에 형성하는 실리콘 질화막(12)을, 저항 소자에 충분히 오버랩되도록 넓게 형성하고 있다. 그 때문에 제2 실시예와 동일하게 저항 소자의 패터닝 형성 시와 실리콘 질화막의 패터닝 형성을 따로 따로 하고 있다. 그리고 제2 실시예와 마찬가지로, 실리콘 질화막의 패터닝 정밀도에 영향을 받지 않고 저항 소자의 패터닝 형성을 할 수 있으므로, 저항 소자의 에칭 시의 저항폭의 정밀도를 향상시킬 수 있어, 고정밀도의 저항값을 갖는 저항 소자를 얻는 것이 가능해진다.

도 9는, 본 발명의 저항 소자를 내장한 반도체 집적 회로의 제4 실시예의 모식 단면도이다. 이 예에서는 도 1에 있어서 저항 소자 상에 형성하는 막을 실리콘 질화막으로 하고 있던 것을, 불순물을 포함하지 않는 다결정 실리콘막(14)으로 하고 있다. 이 다결정 실리콘막은 불순물을 주입하고 있지 않기 때문에 매우 고저항율이며, 적층해도 하지의 저항 소자의 저항값을 변동시키는 것은 아니다. 또, 저항 소자의 패터닝 형성 시에는, 저항 소자의 다결정 실리콘막과 그 위의 다결정 실리콘막을 동시에 동일한 에칭 조건으로 에칭할 수 있기 때문에 제1 실시예에 비해 에칭 처리 공정수를 줄일 수 있어, 공정 삭감에 의한 저비용화에 효과적임과 동시에, 저항폭의 가공 정밀도도 높아 고정밀도의 저항값을 갖는 저항 소자를 얻을 수 있다.

또 제5 실시예로서, 제4 실시예에서는 저항 소자 상에 형성하고 있던 막은 불순물을 포함하지 않는 다결정 실리콘막으로 하고 있던 것을, 저항 소자는 역도전형의 불순물을 가지는 다결정 실리콘막으로 하는 것이 가능하다. 저항 소자를 구성하는 다결정 실리콘막과, 그 위에 피복하는 다결정 실리콘막은 서로가 역도전형의 불순물을 가지므로 전기적 절연성이 유지되어, 하지의 저항 소자의 저항값이 그 위의 다결정 실리콘막의 피복에 의해 변동되지 않는다.

또한 저항 소자 상의 막에 대해서는, 중간 절연막에 대해 에칭 선택비가 높고, 하지의 저항 소자에 대해 절연성이 충분히 유지되면 되며, 실리콘 질화막이나 다결정 실리콘막에 한정되는 것은 아니다. 즉 다양한 금속 산화물이나 금속 질화물, 탄소 화합물 등도 선택할 수 있다.

또 본 발명에서의 저항 소자를 구성하는 막에 대해서는 다결정 실리콘막에 한정되는 것은 아니며, CrSi나 CrSiN, CrSiO 또한 NiCr, TiN 등의 금속 박막 등, 대략 500Å 이하와 같은 매우 얇고, 그 상태로 다결정 실리콘막으로 이루어지는 저항 소자로 치환하면, 컨택트 홀이 에칭 처리 시에 관통되어 버리는 저항용의 박막에도 동일하게 응용할 수 있는 것은 말할 필요도 없다.

1 반도체 기판 2 분리용 산화막
3 게이트 절연막 4 소스 드레인 영역
5 게이트 전극
6 다결정 실리콘 고농도 불순물 영역
7 다결정 실리콘 저농도 불순물 영역
8 중간 절연막 9 컨택트 홀
10 금속 배선 11 패시베이션막
12 실리콘 질화막 13 비어 홀
14 다결정 실리콘 박막 15 층간 절연막
101 저항 소자 102 MISFET

Claims (11)

1. 저항 회로와 절연 게이트 전계 효과형 트랜지스터를 가지는 반도체 장치로서,
   상기 저항 회로는,
   반도체 기판의 표면에 설치된 분리용 산화막 상에 배치된 제1 박막으로 구성되는 저항 소자와,
   상기 저항 소자 상에 형성한 제2 박막과,
   상기 제2 박막 상에 형성한 중간 절연막과,
   상기 제2 박막을 관통하며, 상기 제1 박막에 이르는 깊이의 상기 중간 절연막에 설치된 상기 저항 소자 상의 컨택트 홀과,
   상기 컨택트 홀 상에 형성한 금속 배선으로 이루어지며,
   상기 절연 게이트 전계 효과형 트랜지스터는, 상기 분리용 산화막에 의해 주위를 둘러싸인 상기 반도체 기판의 영역에 설치되어 있는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
2. 청구항 1에 있어서,
   상기 제2 박막이 상기 제1 박막 상이며, 상기 제1 박막으로 구성되는 저항 소자와 평면적으로 동일 형상인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
3. 청구항 1에 있어서,
   상기 제2 박막이, 상기 제1 박막 상이며, 상기 컨택트 홀을 포함하는 이격한 영역에 형성되어 있는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
4. 청구항 1에 있어서,
   상기 제2 박막이, 상기 제1 박막 상이며, 상기 제1 박막으로 구성되는 저항 소자를 포함하며 저항 소자보다 넓은 영역에 형성되어 있는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
   상기 제1 박막의 두께가 500Å 이하인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
   상기 제1 박막이 제1 다결정 실리콘막이며, 불순물 농도가 1×10¹⁵에서 5×10¹⁹atoms/cm³의 범위인 제1 도전형의 불순물을 포함하는 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
7. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
   상기 제1 박막이 CrSi 또는 CrSiN 또는 CrSiO 또는 NiCr 또는 TiN의 박막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
8. 청구항 6에 있어서,
   상기 제2 박막이 상기 제1 다결정 실리콘과는 반대의 도전형의 불순물을 포함하는 제2 다결정 실리콘막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
9. 청구항 6에 있어서,
   상기 제2 박막이 불순물을 포함하지 않는 제2 다결정 실리콘막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
10. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제2 박막이 실리콘 질화막인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.
11. 청구항 10에 있어서,
    상기 제2 박막이 150Å에서 350Å의 막두께인 것을 특징으로 하는 저항 회로를 가지는 반도체 장치.

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