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KR20120102451A - 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템 - Google Patents

테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템 Download PDF

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KR20120102451A
KR20120102451A KR1020110020623A KR20110020623A KR20120102451A KR 20120102451 A KR20120102451 A KR 20120102451A KR 1020110020623 A KR1020110020623 A KR 1020110020623A KR 20110020623 A KR20110020623 A KR 20110020623A KR 20120102451 A KR20120102451 A KR 20120102451A
Authority
KR
South Korea
Prior art keywords
control
switching elements
sub
interface board
identification number
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020110020623A
Other languages
English (en)
Inventor
김준연
우철종
조창현
김형순
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110020623A priority Critical patent/KR20120102451A/ko
Priority to US13/404,198 priority patent/US20120229159A1/en
Publication of KR20120102451A publication Critical patent/KR20120102451A/ko
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

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Abstract

복수의 반도체 장치들과 상기 복수의 반도체 장치들을 테스트하는데 이용되는 테스터를 서로 인터페이스하기 위한 테스트 인터페이스 보드 및 상기 테스트 인터페이스 보드를 포함하는 테스트 시스템이 제공된다. 상기 테스트 인터페이스 보드는 분기 배선부, 복수의 접촉부들 및 제어 장치를 포함한다. 상기 분기 배선부는 상기 테스터의 채널에 연결되는 메인 배선, 및 상기 메인 배선으로부터 분기된 복수의 서브 배선들을 포함한다. 상기 복수의 접촉부들은 상기 복수의 제1 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제1 전극에 각각 접촉한다. 상기 제어 장치는, 상기 복수의 서브 배선들에 각각 설치되는 복수의 스위칭 소자들, 식별 번호가 기록된 메모리, 및 제어 신호들 중에서 상기 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함한다.

Description

테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템{Test interface board and test system including the same}
본 발명은 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템에 관한 것으로서, 더욱 상세하게는, 제어 장치를 포함하는 테스트 인터페이스 보드 및 이를 이용한 테스트 시스템에 관한 것이다.
반도체 양산 제조 공정에는 제조된 반도체 장치의 불량을 검출하기 위한 테스트 공정이 필수적으로 포함된다. 이러한 테스트 공정을 수행하기 위해서는 고가의 테스터 장비가 필요하지만, 테스터 장비의 채널 수는 한정되어 있다.
본 발명이 이루고자 하는 일 기술적 과제는 테스트 공정의 신뢰도를 높이고 테스트 비용과 시간을 감소시킬 수 있는 테스트 인터페이스 보드를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 더 높은 확장성을 갖는 테스트 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 인터페이스 보드는 복수의 반도체 장치들과 상기 복수의 반도체 장치들을 테스트하는데 이용되는 테스터를 서로 인터페이스하며, 제1 분기 배선부, 복수의 제1 접촉부들 및 제1 제어 장치를 포함한다. 상기 제1 분기 배선부는 상기 테스터의 제1 채널에 연결되는 제1 메인 배선, 및 상기 제1 메인 배선으로부터 분기된 복수의 제1 서브 배선들을 포함한다. 상기 복수의 제1 접촉부들은 상기 복수의 제1 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제1 전극에 각각 접촉한다. 상기 제1 제어 장치는 상기 복수의 제1 서브 배선들에 각각 설치되는 복수의 제1 스위칭 소자들, 제1 식별 번호가 기록된 메모리, 및 제어 신호들 중에서 상기 제1 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제1 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함한다.
상기 테스트 인터페이스 보드의 일 예에 따르면, 상기 제1 채널은 전원 채널일 수 있으며, 이 경우, 상기 복수의 제1 스위칭 소자들 각각은 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나일 수 있다.
상기 테스트 인터페이스 보드의 다른 예에 따르면, 상기 제1 채널은 데이터 입출력 채널일 수 있으며, 이 경우, 상기 복수의 제1 스위칭 소자들 각각은 양방향 버퍼, 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나일 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 메모리는 프로그램 가능 비휘발성 메모리이고, 상기 제1 식별 번호는 변경 가능할 수 있다. 또한, 상기 제어부는 마이크로 컨트롤러일 수 있다. 또한, 상기 제1 제어 장치는 멀티-칩 패키지일 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 제1 분기 배선부를 포함하고 상기 제1 제어 장치가 실장되는 회로 기판을 더 포함할 수 있으며, 상기 제1 제어 장치는 반도체 패키지일 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 복수의 반도체 장치들은 반도체 다이 형태일 수 있으며, 이 경우, 상기 복수의 접촉부들 각각은 니들(needle)일 수 있다. 또한, 상기 복수의 반도체 장치들은 반도체 패키지 형태일 수 있으며, 이 경우, 상기 복수의 접촉부들 각각은 포고핀(pogo pin)일 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 제1 채널이 복수 개인 경우, 상기 제1 분기 배선부는 상기 제1 채널의 개수에 상응하여 상기 복수 개이고, 상기 복수의 제1 접촉부들의 개수 및 상기 복수의 제1 스위칭 소자들의 개수도 상기 제1 채널의 개수에 상응하여 복수 배가 될 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 테스트 인터페이스 보드는 제2 분기 배선부 및 복수의 제2 접촉부들을 더 포함할 수 있다. 상기 제2 분기 배선부는 상기 테스터의 제2 채널에 연결되는 제2 메인 배선, 및 상기 제2 메인 배선으로부터 분기된 복수의 제2 서브 배선들을 포함할 수 있으며, 상기 복수의 제2 접촉부들은 상기 복수의 제2 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제2 전극에 각각 접촉할 수 있다. 이 경우, 상기 제1 제어 장치는 상기 복수의 제2 서브 배선들에 각각 설치되는 복수의 제2 스위칭 소자들을 더 포함할 수 있으며, 상기 제1 제어 장치의 상기 제어부는 입력되는 제어 신호들 중에서 상기 제1 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제1 스위칭 소자들과 상기 복수의 제2 스위칭 소자들의 개폐를 각각 제어할 수 있다. 이 때, 상기 제1 채널은 전원 채널이고, 상기 복수의 제1 스위칭 소자들 각각은 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나일 수 있으며, 상기 제2 채널은 데이터 입출력 채널이며, 상기 복수의 제2 스위칭 소자들 각각은 양방향 버퍼, 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나일 수 있다.
상기 테스트 인터페이스 보드의 또 다른 예에 따르면, 상기 테스트 인터페이스 보드는 제2 분기 배선부, 복수의 제2 접촉부들, 및 제2 제어 장치를 더 포함할 수 있다. 상기 제2 분기 배선부는 상기 테스터의 제2 채널에 연결되는 제2 메인 배선, 및 상기 제2 메인 배선으로부터 분기된 복수의 제2 서브 배선들을 포함할 수 있다. 상기 복수의 제2 접촉부들은 상기 복수의 제2 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제2 전극에 각각 접촉할 수 있다. 상기 제2 제어 장치는 상기 복수의 제2 서브 배선들에 각각 설치되는 복수의 제2 스위칭 소자들, 제2 식별 번호가 기록된 메모리, 및 상기 제어 신호들 중에서 상기 제2 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제2 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함할 수 있다. 이 경우, 상기 제어 신호들은 상기 제1 식별 번호 또는 상기 제2 식별 번호에 대응하는 식별 데이터를 포함할 수 있으며, 상기 제1 제어 장치와 상기 제2 제어 장치에 병렬로 전송될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 인터페이스 보드는 복수의 제어 장치들을 포함한다. 상기 복수의 제어 장치들 각각은 테스터의 채널들을 입력 받는 복수의 제1 단자들, 상기 복수의 제1 단자들에 대응하고 복수의 반도체 장치들의 전극들에 각각 전기적으로 연결되는 복수의 제2 단자들, 서로 대응하는 상기 복수의 제1 단자들과 상기 복수의 제2 단자들 사이에 각각 설치되는 복수의 스위칭 소자들, 상기 복수의 제어 장치들의 서로 다른 식별 번호들 중에서 해당 제어 장치에 상응하는 식별 번호가 기록된 메모리, 및 상기 복수의 제어 장치들 모두에 공통적으로 입력되는 제어 신호들 중에서 상기 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 시스템은 테스터, 제1 테스트 인터페이스 보드 및 제어 신호 생성 장치를 포함한다. 상기 제1 테스트 인터페이스 보드는 상기 테스터의 제1 채널에 연결되는 제1 메인 배선, 및 상기 제1 메인 배선으로부터 분기된 복수의 제1 서브 배선들을 포함하는 제1 분기 배선부, 상기 복수의 제1 서브 배선들과 각각 연결되고 복수의 반도체 장치들의 제1 전극에 각각 접촉하는 복수의 제1 접촉부들, 및 상기 복수의 제1 서브 배선들에 각각 설치되는 복수의 제1 스위칭 소자들, 제1 식별 번호가 기록된 메모리, 및 제어 신호들 중에서 상기 제1 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제1 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 제1 제어 장치를 포함한다. 상기 제어 신호 생성 장치는 상기 제어 신호들을 생성한다.
상기 테스트 시스템의 일 예에 따르면, 상기 테스트 시스템은 제2 테스트 인터페이스 보드를 더 포함할 수 있다. 상기 제2 테스트 인터페이스 보드는 상기 테스터의 제2 채널에 연결되는 제2 메인 배선, 및 상기 제2 메인 배선으로부터 분기된 복수의 제2 서브 배선들을 포함하는 제2 분기 배선부, 상기 복수의 제2 서브 배선들과 각각 연결되고 복수의 반도체 장치들의 제2 전극에 각각 접촉하는 복수의 제2 접촉부들, 및 상기 복수의 제2 서브 배선들에 각각 설치되는 복수의 제2 스위칭 소자들, 제2 식별 번호가 기록된 메모리, 및 상기 제어 신호들 중에서 상기 제2 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제2 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 제2 제어 장치를 포함할 수 있다.
이 경우, 상기 제어 신호 생성 장치에서 생성된 상기 제어 신호들은 상기 제1 식별 번호 또는 상기 제2 식별 번호에 대응하는 식별 데이터를 포함할 수 있다. 또한, 상기 제어 신호들은 병렬 통신 방식 또는 직렬 통신 방식으로 상기 제1 테스트 인터페이스 보드의 상기 제1 제어 장치와 상기 제2 테스트 인터페이스 보드의 상기 제2 제어 장치로 병렬로 전송될 수 있다.
본 발명의 테스트 인터페이스 보드는 제어 장치를 이용하여 복수의 스위칭 소자들을 동시에 제어할 수 있기 때문에, 테스트 공정에서 발생하는 불량을 최소화할 수 있다. 또한, 제어 장치를 이용함으로써 더 많은 반도체 장치들을 동시에 병렬로 테스트할 수 있으므로 테스트 시간을 감소시키킬 수 있다. 또한, 테스터의 채널을 효율적으로 이용함으로써 테스트 비용을 감소시킬 수 있다.
또한, 본 발명의 테스트 시스템은 테스트 인터페이스 보드를 이용함으로써 테스트 신뢰도를 감소시키지 않으면서 더욱 큰 확장성을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템의 개략적인 연결도이다.
도 2는 본 발명의 일 실시예에 따른 테스트 인터페이스 보드의 개략적인 블록 연결도이다.
도 3은 본 발명의 일 실시예에 따른 제어 장치의 개략적인 블록도이다.
도 4a 내지 4c은 본 발명의 일 실시예에 따른 스위칭 소자의 예시적인 회로도들이다.
도 5는 본 발명의 일 실시예에 따른 테스트 인터페이스 보드의 다른 배치를 도시하는 개략적인 블록 연결도이다.
도 6은 본 발명의 일 실시예에 따른 제어 신호 생성 장치와 복수의 제어 장치들 간의 배치를 도시하는 개략적인 블록 연결도이다.
도 7은 본 발명의 일 실시예에 따른 테스트 시스템의 일 구현예를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다.
아래의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성요소, 부재, 부품, 영역 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 용어는 어느 하나를 다른 것과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 구성요소, 부재, 부품, 영역 또는 부분은 본 발명의 범위로부터 벗어나지 않고서도 제2 구성요소, 부재, 부품, 영역 또는 부분을 지칭할 수 있다. 본 명세서에서 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 일 실시예에 따른 테스트 시스템의 개략적인 연결도이다.
도 1을 참조하면, 테스트 시스템(1000)은 반도체 장치들(300a-1, 300a-2, 300a-m, …, 300n-m)을 병렬로 테스트하기 위해, 테스터(400), 제어 신호 생성 장치(200) 및 적어도 하나의 테스트 인터페이스 보드(100a 내지 100n)를 포함한다.
반도체 장치들(300a-1, 300a-2, 300a-m, …, 300n-m)은 반도체 제조 공정을 통해 제조된 전자 장치들로서, 다이오드, 트랜지스터 및 반도체 센서와 같은 개별 반도체 소자들, 집적 회로(IC), 마이크로프로세서, 메모리, 및 고밀도 집적 회로(LSI)를 포함할 수 있다. 반도체 장치들(300a-1, 300a-2, 300a-m, …, 300n-m)은 반도체 다이가 패키징된 반도체 패키지의 형태, 패키징되기 전의 반도체 다이의 형태, 반도체 다이로 다이싱되기 전의 반도체 웨이퍼 형태일 수 있다.
반도체 장치들(300a-1, 300a-2, 300a-m, …, 300n-m)은 내부의 소자에 전원을 공급하기 위한 전원 핀 또는 콘택 패드, 및 제어 신호나 데이터 신호를 입출력하기 위한 데이터 핀 또는 콘택 패드를 포함할 수 있으며, 상기 핀 또는 콘택 패드는 전극으로 통칭될 수 있다. 아래의 설명에서, 반도체 장치들(300a-1, 300a-2, 300a-m, …, 300n-m)은 참조 번호 "300"를 이용하여 통칭될 수 있다.
테스터(400)는 내장된 프로그램 또는 외부의 명령에 따라 데이터 신호 및 전원 신호를 각각 독립적으로 출력하는 복수의 채널들(410-1 내지 410-l)을 갖는다. 본 예에서, 테스터(400)의 채널의 총 개수는 l개이고, 하나의 반도체 장치(300)를 테스트하기 위해 필요한 채널의 수는 3개인 것으로 예시적으로 도시된다. 그러나, 총 l개의 채널들을 준비하기 위해 복수의 테스터(400)가 이용될 수 있다.
테스터(400)의 채널들(410-1 내지 410-3)은 본래 테스트되는 하나의 반도체 장치(300)의 전극들에 1:1로 연결되어 하나의 반도체 장치(300)를 테스트하는데 사용된다. 그러나, 하나의 채널에 복수의 반도체 장치들(300)의 전극이 병렬적으로 연결되도록 구성함으로써, 채널들(410-1 내지 410-n)을 더욱 효율적으로 이용할 수 있다. 테스터(400)의 채널들(410-1 내지 410-l)은 3개씩 묶여 대응하는 테스트 인터페이스 보드(100a 내지 100n)으로 각각 연결된다. 테스터(400)의 채널들(410-1 내지 410-l) 각각은 전원이 인가되는 전원 채널 또는 데이터가 입출력되는 데이터 입출력 채널일 수 있다.
테스트 인터페이스 보드(100a 내지 100n)는 각각 입력된 3개의 채널들(410-1 내지 410-3, 410-4 내지 410-6, …, 410-(l-2) 내지 410-l)을 3m개의 서브 채널들(410-11 내지 410-3m, 410-41 내지 410-6m, …, 410-(l-2)1 내지 410-lm)로 분기할 수 있다. 분기된 서브 채널들(410-11 내지 410-lm)은 3개씩 묶여 테스터(400)의 채널들(410-1 내지 410-l)을 대신하여 반도체 장치들(300)을 테스트하는데 이용될 수 있다.
상기 서브 채널들(410-11 내지 410-lm)에는 스위칭 소자(미 도시)들이 각각 설치될 수 있으며, 테스트 인터페이스 보드들(100a 내지 100n)은 제어 신호 생성 장치(200)로부터의 제어 신호(210)에 응답하여, 상기 스위칭 소자들을 개별적으로 제어할 수 있다. 이에 대해서는 도 2를 참조하여 더욱 자세히 설명된다. 또한, 아래의 설명에서, 테스트 인터페이스 보드들(100a 내지 100n)은 참조 번호 "100"을 이용하여 통칭될 수 있다.
제어 신호 생성 장치(210)는 제어 신호(210)를 생성하여 복수의 테스트 인터페이스 보드들(100a 내지 100n)에 제공한다. 제어 신호(210)는 2개의 신호선(+, -)을 이용하는 직렬 통신 방식 또는 복수의 신호선들을 이용하는 병렬 통신 방식으로 테스트 인터페이스 보드들(100a 내지 100n)에 제공될 수 있다. 제어 신호(210)는 복수의 테스트 인터페이스 보드들(100a 내지 100n) 모두에게 제공되지만, 복수의 테스트 인터페이스 보드들(100a 내지 100n)은 자신에게 할당된 제어 신호(210)에 대해서만 응답할 수 있다.
도 1에서는 복수의 테스트 인터페이스 보드들(100)이 테스트 시스템(1000)에 포함되는 것으로 도시되었지만, 본 기술분야의 당업자들은 테스터(400)에 하나의 테스트 인터페이스 보드들(100)만이 연결될 수도 있다는 것을 이해할 것이다.
도 2는 본 발명의 일 실시예에 따른 테스트 인터페이스 보드의 개략적인 블록 연결도이다.
도 2를 참조하면, 테스트 인터페이스 보드(100)는 적어도 하나의 분기 배선부(150-1 내지 150-3), 적어도 하나의 제어 장치(110) 및 복수의 접촉부들(160)을 포함하며, 접촉부들을 통해 복수의 반도체 장치들(300-1 내지 300-m)과 연결된다. 또한, 테스트 인터페이스 보드(100)는 제어 신호(210)가 입력되는 제어 신호 입력 단자(102) 및 채널들(410-1 내지 410-3)이 입력되는 채널 입력 단자들(104)을 포함할 수 있다. 또한, 테스트 인터페이스 보드(100)는 분기 배선부들(150-1 내지 150-3)을 포함하고 복수의 반도체 장치들(300-1 내지 300-m)이 상부에 실장되는 회로 기판(106)을 더 포함할 수 있다.
분기 배선부들(150-1 내지 150-3) 각각은 테스터의 채널들(410-1 내지 410-3)에 각각 연결되는 메인 배선들(152-1 내지 152-3) 및 메인 배선들(152-1 내지 152-3) 각각으로부터 분기된 복수의 서브 배선들(154-1 내지 154-3)을 포함한다. 도시된 바와 같이, 하나의 메인 배선(예컨대, 152-1)은 m개의 스위칭 소자들(140-11 내지 140-1m)이 설치된 서브 배선들(154-1)로 분기될 수 있다. 여기서, m은 1보다 큰 자연수이며, 예컨대, 2 이상 12 이하의 자연수일 수 있다. 본 명세서에서 서브 배선들(154-1 내지 154-3)은 제어 장치(110), 특히, 스위칭 소자들(140-11 내지 140-3m)의 양측에 위치한 배선들을 통칭하여 지칭한다. 도 2에서 분기 배선부들(150-1 내지 150-3)은 회로 기판(106) 상에 배치되는 것으로 도시되어 있지만, 제어 장치(110) 내의 배선층으로 구현될 수도 있다.
접촉부들(160)은 서브 배선들(154-1 내지 154-3)에 각각 연결되고, 반도체 장치들(300-1 내지 300-m)의 전극들(310-11 내지 310-m3)에 각각 접촉될 수 있다. 그에 따라, 메인 배선들(152-1 내지 152-3)에 입력된 테스터의 채널들(410-1 내지 410-3)은 분기 배선부들(150-1 내지 150-3)을 통해 서브 채널들로 분기되어 접촉부들(160)을 통해 대응하는 반도체 장치들(300-1 내지 300-m)의 전극들(310-11 내지 310-m3)에 입력될 수 있다.
접촉부들(160)은 반도체 장치들(300)의 형태에 따라, 각각 니들(needle) 또는 포고 핀(pogo pin)일 수 있다. 예컨대, 반도체 장치들(300)이 반도체 다이 형태 또는 반도체 웨이퍼 형태인 경우, 접촉부들(160)은 각각 니들일 수 있다. 이 경우, 테스트 인터페이스 보드(100)는 프로브 카드일 수 있다. 또한, 반도체 장치들(300)이 반도체 패키지 형태인 경우, 접촉부들(160)은 각각 포고 핀일 수 있다. 또한, 접촉부들(160)은 반도체 패키지가 실장되는 소켓의 핀들에 대응할 수 있다. 이 경우, 테스트 인터페이스 보드(100)는 반도체 패키지를 테스트하는데 이용될 수 있는 하이-픽스(Hi-fix) 보드일 수 있다.
제어 장치(110)는 메모리(120), 제어부(130) 및 스위칭 소자부(140)를 포함할 수 있으며, 스위칭 소자부(140)는 복수의 스위칭 소자들(140-11 내지 140-3m)을 포함할 수 있다.
메모리(120)에는 제어 장치(110)의 고유의 식별 번호가 기록될 수 있다. 메모리(120)는 일회-프로그램가능(OTP) 메모리, 다수회-프로그램가능(MTP) 메모리, EPROM, 플래시 메모리와 같은 프로그램 가능 비휘발성 메모리일 수 있다. 따라서, 상기 식별 번호는 필요에 따라 변경될 수 있다. 예컨대, 테스터의 종류 및 테스트되는 반도체 장치(300)의 종류가 바뀜에 따라, 테스트 인터페이스 보드(100)를 다시 설계하여야 할 필요가 있다. 즉, 테스트 시스템의 구성이 바뀌거나, 테스트 인터페이스 보드(100)에 탑재되는 제어 장치들(110)의 개수가 달라질 수 있다. 이 경우, 다른 제어 장치들(110)과 구분될 수 있도록 제어 장치들(110)의 고유 식별 번호들은 필요에 따라 변경될 수 있다.
스위칭 소자들(140-11 내지 140-3m)은 서브 배선들(154-1 내지 154-3)에 각각 설치되어, 서브 배선들(154-1 내지 154-3)을 각각 개방하거나 단락시킨다. 스위칭 소자들(140-11 내지 140-3m)이 단락되면, 채널 입력 단자들(104)을 통해 입력된 채널들(410-1 내지 410-3)은 대응하는 분기 배선부(150-1 내지 150-3) 및 접촉부(160)를 통해 대응하는 반도체 장치(300-1 내지 300-m)의 전극들(310-11 내지 310-m3)와 연결된다.
제어부(130)는 제어 신호 입력 단자(102)를 통해 입력되는 제어 신호(210)에 응답하여 스위칭 소자들(140-11 내지 140-3m)의 개폐를 각각 제어한다. 도 2에서 하나의 테스트 인터페이스 보드(100)에 하나의 제어 장치(110)가 포함되는 것으로 예시적으로 도시된다. 그러나, 본 기술분야의 당업자들은 하나의 테스트 인터페이스 보드(100)에는 복수의 제어 장치들(110), 예컨대, 256개의 제어 장치들(110)이 포함될 수 있다는 것을 이해할 것이다.
하나의 테스트 인터페이스 보드(100)에 복수의 제어 장치들(110)이 포함되는 경우, 복수의 제어 장치들(110)은 서로 구분될 수 있도록 서로 다른 식별 번호들이 기록된 메모리(120)를 포함한다. 제어 신호(210)는 상기 식별 번호들에 대응하는 식별 데이터들을 포함할 수 있다. 제어부(130)는 입력되는 복수의 제어 신호들(210)들 중에서, 메모리(120)에 기록된 상기 식별 번호에 상응하는 식별 데이터를 포함하는 제어 신호(210)에 대해서만 응답할 수 있다. 제어부(130)는 예컨대, FPGA, PIC, Micom 등과 같은 마이크로컨트롤러로 구현될 수 있다.
메모리(120)는 별도의 메모리 칩으로 구현될 수 있다. 또한, 스위칭 소자들(140-11 내지 140-3m)을 포함하는 스위칭 소자부(140)들도 반도체 칩으로 구현될 수 있다. 또한, 제어부(130)도 마이크로 컨트롤러 칩으로 구현될 수 있다. 제어 장치(110)는 상기 메모리 칩, 스위칭 소자부(140)를 구현한 반도체 칩, 및 상기 마이크로컨트롤러 칩을 통합한 멀티-칩 패키지일 수 있다. 이 경우, 제어 장치(110)는 예컨대, 볼 그리드 어레이(BGA) 기술과 같은 표면 실장 기술을 이용하여 회로 기판(106) 상에 표면 실장될 수 있다. 또한, 멀티-칩 패키지로 구현된 제어 장치(110)는 대략 12mmX12mm의 크기로 구현될 수 있어, 하나의 테스트 인터페이스 보드(100)에 많은 개수의 제어 장치(110)가 실장될 수 있다.
위와 같은 스위칭 소자들 없이 복수의 반도체 장치를 동시에 테스트하는 병렬 테스트 방법의 경우, 단일 채널을 복수의 서브 채널들로 분기하여 복수의 반도체 장치를 동시에 테스트하기 때문에 테스트 정확도가 떨어진다는 문제가 있다.
또한, 회로 기판에 릴레이 장치들을 직접 실장하고, 상기 릴레이 장치들을 통해 분기된 서브 채널들을 개폐하는 경우에는, 병렬 테스트되는 반도체 장치의 개수가 증가함에 따라 더 많은 릴레이 장치들이 필요하지만, 상기 릴레이 장치의 크기가 크기 때문에 상기 릴레이 장치들을 실장할 공간이 부족하다. 따라서, 병렬 테스트되는 반도체 장치의 수가 증가시키는데 한계가 있다. 뿐만 아니라, 상기 릴레이 장치들을 각각 제어하기 위한 제어 신호들도 상기 릴레이 장치들의 개수에 비례하여 증가하게 된다는 문제가 있다.
제어 장치(110)에 대하여 도 3을 참조하여 더욱 자세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 제어 장치의 개략적인 블록도이다.
도 3을 참조하면, 도 2를 참조하여 위에서 설명된 바와 같이, 제어 장치(110)는 메모리(120), 제어부(130) 및 스위칭 소자들(140-11 내지 140-3m)을 포함한다.
도 3에 도시된 바와 같이, 제어부(130)는 병렬 통신 방식으로 제어 신호(210)를 수신할 수 있다. 제어 신호(210)는 복수의 신호선을 통해 제어 장치(110)에 입력될 수 있다. 예컨대, 도시된 바와 같이, 상기 신호선들은 7개일 수 있다. 제어 신호(210)는 복수 회, 예컨대, 3회의 클럭에 동기화되어 제어 명령을 전달할 수 있다.
제1 클럭에 동기화하여 제어 신호(210)는 상기 식별 데이터를 전달할 수 있다. 도시된 바와 같이 신호선들이 7개인 경우, 상기 식별 데이터는 최대 27(=128)개의 제어 장치들(110)에 대응할 수 있다. 다른 예에서, 상기 식별 데이터의 비트 조합들 중 일부는 26(=64)개의 제어 장치들(110)에 대응하고, 나머지는 26(=64)가지의 모드들에 대응할 수 있다. 상기 모드들에는 전체 제어 장치들(110)을 선택하기 위한 모드 및 일부의 제어 장치들(110)을 선택하기 위한 모드, 예컨대, 짝수 번째 제어 장치들(110), 홀수 번째 제어 장치들(110), 4k번째 제어 장치들(110), 4k+3번째 제어 장치들(110), 12k+7번째 제어 장치들(110)을 선택하기 위한 모드를 포함할 수 있다.
제2 클럭에 동기하여 제어 신호(210)는 명령 데이터를 전달할 수 있다. 예컨대, 상기 명령 데이터는 스위치 개방, 스위치 단락, 스위치 영구 개방, 스위치 영구 단락, 스위치 소정 시간 동안만 개방, 스위치 소정 시간 동안만 단락 등과 같은 명령들을 포함할 수 있다. 뿐만 아니라, 상기 명령 데이터는 상기 소정 시간에 대응하는 시간을 포함할 수 있다.
제3 클럭에 동기하여 제어 신호(210)는 명령 데이터가 수행될 스위칭 소자에 관한 스위칭 소자 데이터를 전달할 수 있다. 도시된 바와 같이 신호선들이 7개인 경우, 상기 스위칭 소자 데이터는 최대 27(=128)개의 스위칭 소자(140-11 내지 140-3m)에 대응할 수 있다. 다른 예에서, 상기 스위칭 소자 데이터의 비트 조합들 중 일부는 26(=64)개의 스위칭 소자(140-11 내지 140-3m)에 대응하고, 나머지는 26(=64)가지의 모드들에 대응할 수 있다. 상기 모드들에는 전체 스위칭 소자(140-11 내지 140-3m)을 지정하기 위한 모드 및 일부의 스위칭 소자들(140-11 내지 140-3m)을 지정하기 위한 모드, 예컨대, 짝수 번째 스위칭 소자들, 홀수 번째 스위칭 소자들, 4k번째 스위칭 소자들, 6k+2번째 스위칭 소자들, 12k+11번째 스위칭 소자들을 지정하기 위한 모드를 포함할 수 있다.
위의 설명은 예시적이며, 신호선들의 개수는 7보다 작거나 클 수 있으며, 제어 신호(210)는 2회, 또는 4회 이상의 클럭에 동기되어 제어 명령을 전달할 수도 있다. 뿐만 아니라, 제어 신호(210)에 포함되는 상기 식별 데이터, 상기 명령 데이터 및 상기 스위칭 소자 데이터는 예시적이며, 필요에 따라 변경될 수 있다. 또한, 도 3에서는 제어부(130)가 병렬 통신 방식으로 제어 신호(210)를 수신하는 것으로 도시되어 있지만, 직렬 통신 방식이 적용될 수도 있다. 직렬 통신 방식을 이용하는 경우, 제어 신호(210)를 전달하기 위한 신호선의 개수가 더욱 줄어들 수 있다.
제어부(130)는 제어 신호(210)를 수신하고, 상기 제어 신호(210)에 자신의 고유 식별 번호에 대응하는 식별 데이터가 포함된 경우에만, 상기 제어 신호(210)에 응답하여 복수의 스위칭 소자들(140-11) 중 하나, 일부 또는 전부를 개폐할 수 있다. 스위칭 소자들(140-11 내지 140-3m)을 개폐하기 위한 스위치 제어 신호들(132-11 내지 132-3m)은 각각 스위칭 소자들(140-11 내지 140-3m)에 대응할 수 있다. 예컨대, 스위치 제어 신호(132-11 내지 132-3m)에 양의 전압이 실리는 경우, 대응하는 스위칭 소자(140-11 내지 140-3m)은 단락될 수 있다.
스위칭 소자들(132-11 내지 132-3m)에 대하여 도 4a 내지 도 4c를 참조하여 더욱 자세히 설명된다.
도 4a 내지 4c은 본 발명의 일 실시예에 따른 스위칭 소자의 예시적인 회로도들이다.
도 4a를 참조하면, 스위칭 소자(140-11)는 MOS 트랜지스터(MOS)이다. 서브 배선들(154-1)은 MOS 트랜지스터(MOS)의 소스(S)와 드레인(D)에 각각 연결된다. MOS 트랜지스터(MOS)의 게이트(G)에는 스위치 제어 신호(132-11)이 입력된다. 스위치 제어 신호(132-11)가 MOS 트랜지스터(MOS)의 문턱 전압보다 높은 전압을 갖는 경우, 소스(S)와 드레인(D)은 도통되어, 서브 배선들(154-1)은 서로 단락되며, 서브 배선들(154-1)은 동일한 전위를 가지며, 동일한 전류가 흐르게 된다. MOS 트랜지스터 스위칭 소자(140-11)는 서브 배선들(154-1)을 통해 일정한 전압과 전류를 제공하는 전원 채널 또는 데이터 입출력 채널이 전달되는 경우에 사용될 수 있다.
도 4b를 참조하면, 스위칭 소자(140-21)는 반도체 릴레이, 즉 무접점 릴레이이다. 스위칭 소자(140-21)는 발광 다이오드(D1), 광센서 다이오드(D2) 및 제1 및 제2 트랜지스터(Tr1, Tr2)를 포함할 수 있다. 발광 다이오드(D1)의 양극에는 스위치 제어 신호(132-21)가 인가되고, 발광 다이오드(D1)의 음극은 접지될 수 있다. 스위치 제어 신호(132-21)가 양의 전압을 갖으면, 발광 다이오드(D1)에서 빛이 발생하고, 이 빛은 광센서 다이오드(D2)로 전달되어, 기전력을 발생시킨다. 광센서 다이오드(D2)의 양극은 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)의 게이트들(G)에 연결되고, 광센서 다이오드(D2)의 음극은 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)의 소스들(S)과 기판들에 연결된다. 따라서, 상기 기전력으로 인하여 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)는 턴 온되고, 제1 트랜지스터(Tr1)와 제2 트랜지스터(Tr2)의 드레인들(D)에 각각 연결된 서브 배선들(154-2)은 서로 단락된다. 반도체 릴레이로 구현된 스위칭 소자(140-21)는 서브 배선들(154-2)을 통해 일정한 전압과 전류를 제공하는 전원 채널 또는 데이터 입출력 채널이 전달되는 경우에 사용될 수 있다. 도 4b에서는 스위칭 소자(140-21)가 반도체 릴레이인 경우를 예시하였지만, 이로 한정되지 않으며, 스위칭 소자(140-21)는 기계식 릴레이일 수도 있다.
도 4c를 참조하면, 스위칭 소자(140-31)는 양방향 버퍼일 수 있다. 스위칭 소자(140-31)는 제1 서브 배선(154-3a)에서 제2 서브 배선(154-3b)으로 데이터를 전달하는 제1 버퍼(B1) 및 제2 서브 배선(154-3b)에서 제1 서브 배선(154-3a)으로 데이터를 전달하는 제2 버퍼(B2)를 포함할 수 있다. 제1 버퍼(B1)와 제2 버퍼(B2)는 서로 반대 방향으로 병렬로 연결될 수 있으며, 각각 스위치 제어 신호(132-31)에 의해 인에이블(enable)되거나 디세이블(disable)될 수 있다. 제1 버퍼(B1)와 제2 버퍼(B2)가 인에이블인 경우, 제1 서브 배선(154-3a)로 입력된 채널은 제2 서브 배선(154-3b)를 통해 반도체 장치로 전달될 수 있으며, 반대로 제2 서브 배선(154-3b)로 입력된 반도체 장치의 출력 데이터는 제1 서브 배선(154-3a)를 통해 테스터의 채널로 전달될 수 있다. 양방향 버퍼로 구현된 스위칭 소자(140-31)는 서브 배선들(154-3a, 154-3b)을 통해 데이터 입출력 채널이 전달되는 경우에 사용될 수 있다.
도 4a 내지 도 4c에 도시된 회로도들은 스위칭 소자들(140-11 내지 140-31)이 구현될 수 있는 일 예이다. 또한, 도 4a 내지 도 4c에 표시된 참조 번호들은 용이한 설명을 위한 것일 뿐이며, 본 발명을 한정하지 않는다.
도 5는 본 발명의 일 실시예에 따른 테스트 인터페이스 보드의 다른 배치를 도시하는 개략적인 블록 연결도이다.
도 5를 참조하면, 테스트 인터페이스 보드(100)는 6개의 채널들(410-1 내지 410-6)을 입력받고, 6개의 분기 배선부(150-1 내지 150-6) 및 4개의 제어 장치(110a 내지 110d)를 포함한다. 테스트 인터페이스 보드(100)는 12개의 반도체 장치(300-1 내지 300-12)를 테스트하는데 이용될 수 있다.
제어 신호(210)는 4개의 제어 장치(110a 내지 110d) 모두에게 병렬로 입력된다. 제어 신호(210)는 병렬 통신 방식으로 제어 장치들(110a 내지 110d)에 수신될 수 있다. 상술한 바와 같이, 4개의 제어 장치(110a 내지 110d)는 각각 자신의 고유 식별 번호가 기록된 메모리를 포함하고 있다. 따라서, 복수의 제어 신호들(210)이 수신되더라도, 자신의 고유 식별 번호에 대응하는 식별 데이터를 포함하는 제어 신호(210)에 대해서만 응답하여 동작할 수 있다.
6개의 채널들(410-1 내지 410-6) 중에서 3개의 채널들(410-1, 410-3 및 410-5)은 전원 채널이고, 나머지 3개의 채널들(410-2, 410-4 및 410-6)은 데이터 입출력 채널일 수 있다.
제어 장치(110a)는 전원 채널(410-1)로부터 분기된 복수의 전원 서브 채널들의 흐름만을 제어할 수 있다. 이 경우, 제어 장치(110a)의 스위칭 소자들은 MOS 트랜지스터 또는 반도체 릴레이일 수 있다. 상기 복수의 전원 서브 채널들은 제어 장치(110a)의 제어에 따라 제1 내지 제6 반도체 장치들(300-1 내지 300-6)의 제1 전극에 각각 연결될 수 있다.
제어 장치(110b)는 데이터 입출력 채널(410-2)로부터 분기된 복수의 데이터 입출력 서브 채널들의 흐름만을 제어할 수 있다. 이 경우, 제어 장치(110b)의 스위칭 소자들은 양방향 버퍼일 수 있으며, 대안적으로 MOS 트랜지스터 또는 반도체 릴레이일 수 있다. 상기 복수의 데이터 입출력 서브 채널들은 제어 장치(110b)의 제어에 따라 제1 내지 제6 반도체 장치들(300-1 내지 300-6)의 제2 전극에 각각 연결될 수 있다.
제어 장치(110c)는 전원 채널(410-3)로부터 분기된 복수의 전원 서브 채널들의 흐름과 데이터 입출력 채널(410-4)로부터 분기된 데이터 입출력 서브 채널의 흐름을 모두 제어할 수 있다. 이 경우, 제어 장치(110c)의 스위칭 소자들의 일부는 MOS 트랜지스터 또는 반도체 릴레이이고 나머지 일부는 양방향 버퍼일 수 있다. 대안적으로, 제어 장치(110c)의 스위칭 소자들은 모두 MOS 트랜지스터 또는 반도체 릴레이일 수도 있다. 상기 복수의 전원 서브 채널들 및 상기 데이터 입출력 서브 채널들은 제어 장치(110c)의 제어에 따라 제7 내지 제9 반도체 장치들(300-7 내지 300-9)의 제1 전극 및 제2 전극에 각각 연결될 수 있다.
제어 장치(110d)는 제어 장치(110c)와 실질적으로 동일한 구성을 가질 수 있으므로, 반복하여 설명하지 않는다.
도 6은 본 발명의 일 실시예에 따른 제어 신호 생성 장치와 복수의 제어 장치들 간의 배치를 도시하는 개략적인 블록 연결도이다.
도 6를 참조하면, 제어 신호 생성 장치(200)는 4개의 제어 신호들(210-1 내지 210-2)를 생성하여 복수의 제어 장치들(110-11 내지 110-4m)에 제공할 수 있다. 제1 제어 신호(210-1)는 제어 장치들(110-11 내지 110-1m)에 병렬로 제공되고, 제2 제어 신호(210-2)는 제어 장치들(110-21 내지 110-2m)에 병렬로 제공되고, 제3 제어 신호(210-3)는 제어 장치들(110-31 내지 110-3m)에 병렬로 제공되고, 제4 제어 신호(210-4)는 제어 장치들(110-41 내지 110-4m)에 병렬로 제공될 수 있다.
제어 신호들(210-1 내지 210-4) 각각은 m개의 제어 장치들(110-11 내지 110-4m)의 동작을 제어할 수 있다. 상술한 바와 같이, 제어 장치들(110-11 내지 110-4m) 각각은 자신의 고유 식별 번호가 기록된 메모리를 포함하며, 제어 신호들(210-1 내지 210-4)은 해당 제어 신호가 목적하는 제어 장치(110-11 내지 110-4m)를 구별하기 위해 목적하는 제어 장치(110-11 내지 110-4m)의 식별 번호에 상응하는 식별 데이터를 포함한다. 따라서, 각각의 제어 장치들(110-11 내지 110-4m)은 상기 식별 데이터를 통해 복수의 제어 신호들(210-1 내지 210-4) 중에서 자신을 목적으로 하는 제어 신호를 구별할 수 있으며, 상기 자신을 목적으로 하는 제어 신호에만 응답하여 동작할 수 있다.
도 6에는 테스트 인터페이스 보드에 대해 도시되지 않았지만, 테스트 인터페이스 보드는 하나 이상의 제어 장치(110-11 내지 110-4m)를 포함할 수 있다. 예컨대, 4m개의 제어 장치들(110-11 내지 110-4m)이 모두 하나의 테스트 인터페이스 보드 내에 실장될 수 있으며, 또는 m개의 제어 장치들(110-11 내지 110-1m)이 하나의 테스트 인터페이스 보드 내에 실장될 수도 있다.
도 7은 본 발명의 일 실시예에 따른 테스트 시스템의 일 구현예를 도시한다.
도 7을 참조하면, 테스트 시스템(1000)은 1024개의 반도체 장치들(300-1 내지 300-1024)을 테스트할 수 있도록 구성된다. 테스터(400)는 전원 채널들(410-1a, 410-2a, …, 410-1024a), 및 데이터 입출력 채널들(410-1b, 410,2b, …, 410-1024b)을 제공할 수 있다. 여기서, 데이터 입출력 채널들(410-1b, 410,2b, …, 410-1024b)은 각각 하나의 채널인 것으로 도시되지만, 실제로는 복수 개, 예컨대, 4개의 데이터 입출력 채널들을 하나로 표시한 것일 수 있다. 이 경우, 테스터(400)는 총 5120개의 채널들을 제공할 수 있다. 총 5120개의 채널을 제공하기 위해, 테스터(400)는 복수의 테스터들(400)이 하나로 결합되어 표시된 것일 수 있다.
테스트 인터페이스 보드(100)는 512개의 제어 장치들(110a-1 내지 110a-256, 110b-1 내지 110b-256)을 포함할 수 있다. 제어 장치들(110a-1 내지 110a-256, 110b-1 내지 110b-256)은 전원 채널들(410-1a, 410-2a, …, 410-1024a)을 제어하는 제1 타입의 제어 장치들(110a-1 내지 110a-256) 및 데이터 입출력 채널들(410-1b, 410-2b, …, 410-1024b)을 제어하는 제2 타입의 제어 장치들(110b-1 내지 110b-256)으로 구분될 수 있다. 제1 타입의 제어 장치들(110a)는 16개의 전원 채널 스위칭 소자들을 포함할 수 있고, 제2 타입의 제어 장치들(110b)은 64개의 데이터 입출력 채널 스위칭 소자들을 포함할 수 있다. 상기 전원 채널 스위칭 소자들은 각각 MOS 트랜지스터 또는 릴레이일 수 있다. 상기 데이터 입출력 채널 스위칭 소자들은 각각 양방향 버퍼일 수 있다.
제1 타입의 제어 장치들(110a-1)은 각각 4개의 전원 채널들(410-1a 내지 410-4a)로부터 분기된 16개의 전원 서브 채널들의 흐름을 제어할 수 있다. 상기 16개의 전원 서브 채널들은 각각 16개의 반도체 장치들(300-1 내지 300-1024)의 제1 전극에 연결될 수 있다. 또한, 제2 타입의 제어 장치들(110b-1)은 각각 16개의 데이터 입출력 채널들(410-1b 내지 410-4b)로부터 분기된 64개의 데이터 입출력 서브 채널들의 흐름을 제어할 수 있다. 상기 64개의 데이터 입출력 서브 채널들은 4개씩 묶여 각각 16개의 반도체 장치들(300-1 내지 300-1024) 각각의 4개의 제2 전극들에 각각 연결될 수 있다.
이러한 방식으로 1024개의 반도체 장치들(300-1 내지 300-1024)의 제1 전극과 제2 전극들에는 각각 전원 서브 채널들 및 데이터 입출력 서브 채널들이 연결될 수 있다.
제1 타입의 제어 장치들(110a-1 내지 110a-256)은 제어 신호 생성 장치(200)로부터 제공되는 제1 제어 신호(210a)에 의해 제어될 수 있고, 제2 타입의 제어 장치들(110b-1 내지 100b-256)은 제어 신호 생성 장치(200)로부터 제공되는 제2 제어 신호(210b)에 의해 제어될 수 있다.
이와 같이 테스트 시스템(1000)은 1024개의 많은 반도체 장치들(300-1 내지 300-1024)을 동시에 병렬로 시험할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 테스트 인터페이스 보드 110: 제어 장치
120: 메모리 130: 제어부
140: 스위칭 소자 150: 분기 배선부
160: 접촉부 200: 제어 신호 생성 장치
210: 제어 신호 300: 반도체 장치
310: 전극 400: 테스터
410: 채널

Claims (10)

  1. 복수의 반도체 장치들과 상기 복수의 반도체 장치들을 테스트하는데 이용되는 테스터를 서로 인터페이스하기 위한 테스트 인터페이스 보드로서,
    상기 테스터의 제1 채널에 연결되는 제1 메인 배선, 및 상기 제1 메인 배선으로부터 분기된 복수의 제1 서브 배선들을 포함하는 제1 분기 배선부;
    상기 복수의 제1 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제1 전극에 각각 접촉하는 복수의 제1 접촉부들; 및
    상기 복수의 제1 서브 배선들에 각각 설치되는 복수의 제1 스위칭 소자들, 제1 식별 번호가 기록된 메모리, 및 제어 신호들 중에서 상기 제1 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제1 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 제1 제어 장치를 포함하는 테스트 인터페이스 보드.
  2. 제1 항에 있어서,
    상기 제1 채널은 전원 채널이며, 상기 복수의 제1 스위칭 소자들 각각은 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나인 것을 특징으로 하는 테스트 인터페이스 보드.
  3. 제1 항에 있어서,
    상기 제1 채널은 데이터 입출력 채널이며, 상기 복수의 제1 스위칭 소자들 각각은 양방향 버퍼, 모스(MOS) 트랜지스터 및 릴레이(relay) 중 하나인 것을 특징으로 하는 테스트 인터페이스 보드.
  4. 제1 항에 있어서,
    상기 메모리는 프로그램 가능 비휘발성 메모리이고, 상기 제1 식별 번호는 변경 가능한 것을 특징으로 하는 테스트 인터페이스 보드.
  5. 제1 항에 있어서,
    상기 제1 제어 장치는 멀티-칩 패키지인 것을 특징으로 하는 테스트 인터페이스 보드.
  6. 제1 항에 있어서,
    상기 테스터의 제2 채널에 연결되는 제2 메인 배선, 및 상기 제2 메인 배선으로부터 분기된 복수의 제2 서브 배선들을 포함하는 제2 분기 배선부; 및
    상기 복수의 제2 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제2 전극에 각각 접촉하는 복수의 제2 접촉부들을 더 포함하고,
    상기 제1 제어 장치는 상기 복수의 제2 서브 배선들에 각각 설치되는 복수의 제2 스위칭 소자들을 더 포함하고,
    상기 제1 제어 장치의 상기 제어부는 입력되는 제어 신호들 중에서 상기 제1 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제1 스위칭 소자들과 상기 복수의 제2 스위칭 소자들의 개폐를 각각 제어하는 것을 특징으로 하는 테스트 인터페이스 보드.
  7. 제1 항에 있어서,
    상기 테스터의 제2 채널에 연결되는 제2 메인 배선, 및 상기 제2 메인 배선으로부터 분기된 복수의 제2 서브 배선들을 포함하는 제2 분기 배선부;
    상기 복수의 제2 서브 배선들과 각각 연결되고, 상기 복수의 반도체 장치들의 제2 전극에 각각 접촉하는 복수의 제2 접촉부들; 및
    상기 복수의 제2 서브 배선들에 각각 설치되는 복수의 제2 스위칭 소자들, 제2 식별 번호가 기록된 메모리, 및 상기 제어 신호들 중에서 상기 제2 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 제2 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 제2 제어 장치를 더 포함하는 것을 특징으로 하는 테스트 인터페이스 보드.
  8. 제7 항에 있어서,
    상기 제어 신호들은 상기 제1 식별 번호 또는 상기 제2 식별 번호에 대응하는 식별 데이터를 포함하며, 상기 제1 제어 장치와 상기 제2 제어 장치에 병렬로 전송되는 것을 특징으로 하는 테스트 인터페이스 보드.
  9. 복수의 제어 장치들을 포함하는 테스트 인터페이스 보드로서,
    상기 복수의 제어 장치들 각각은,
    테스터의 채널들을 입력 받는 복수의 제1 단자들;
    상기 복수의 제1 단자들에 대응하고 복수의 반도체 장치들의 전극들에 각각 전기적으로 연결되는 복수의 제2 단자들;
    서로 대응하는 상기 복수의 제1 단자들과 상기 복수의 제2 단자들 사이에 각각 설치되는 복수의 스위칭 소자들;
    상기 복수의 제어 장치들의 서로 다른 식별 번호들 중에서 해당 제어 장치에 상응하는 식별 번호가 기록된 메모리; 및
    상기 복수의 제어 장치들 모두에 공통적으로 입력되는 제어 신호들 중에서 상기 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 것을 특징으로 하는 테스트 인터페이스 보드.
  10. 테스터;
    상기 테스터의 채널에 연결되는 메인 배선, 및 상기 메인 배선으로부터 분기된 복수의 서브 배선들을 포함하는 분기 배선부, 상기 복수의 서브 배선들과 각각 연결되고 복수의 반도체 장치들의 전극에 각각 접촉하는 복수의 접촉부들, 및 상기 복수의 서브 배선들에 각각 설치되는 복수의 스위칭 소자들, 식별 번호가 기록된 메모리, 및 제어 신호들 중에서 상기 식별 번호에 대응하는 제어 신호에 응답하여 상기 복수의 스위칭 소자들의 개폐를 각각 제어하는 제어부를 포함하는 제어 장치를 포함하는 제1 테스트 인터페이스 보드; 및
    상기 제어 신호들을 생성하는 제어 신호 생성 장치를 포함하는 테스트 시스템.
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Patent event date: 20110308

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