KR20120050780A - 액정 표시 패널 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 액정 표시 패널 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 액정 표시 패널은 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 개재되는 액정층, 상기 제1 기판 상에서 제1 방향을 따라 연장되는 게이트 라인, 상기 제1 기판 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 데이터 라인 및 상기 게이트 라인과 동일 층에 형성되는 공통 전압 라인을 포함한다. 상기 공통 전압 라인은, 상기 제1 방향을 따라 연장되고 절단부를 사이에 두고 서로 이격되게 배치되는 복수의 제1 라인부들 및 복수의 제2 라인부들, 상기 복수의 제1 라인부들을 연결하는 제1 연결부 및 상기 복수의 제2 라인부들을 연결하는 제2 연결부를 포함한다.
Description
본 발명은 액정 표시 패널 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 PMOS 트랜지스터를 적용한 액정 표시 패널 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display, LCD)는 소형화, 경량화 및 저전력화 등이 가능한 특징으로 인해, 핸드폰, 개인 정보 단말기(Personal Digital Assistant, PDA) 및 휴대용 멀티미디어 재생장치(Portable Multimedia Player, PMP) 등과 같은 소형 제품에 널리 사용되고 있다.
액정 표시 장치는 화상 데이터를 액정의 광학적 성질을 이용하여 표시하는 액정 표시 패널, 이를 구동하기 위한 구동 회로가 형성된 인쇄회로기판, 화면 표시를 위하여 광원을 포함하는 백라이트 어셈블리(back-light assembly) 및 이를 수용하는 몰드 프레임을 포함할 수 있다. 이 중, 액정 표시 패널은 박막 트랜지스터(Thin Film Transistor, TFT)가 형성된 어레이 기판, 컬러 필터(Color Filter, CF)가 형성된 컬러 필터 기판 및 이들 사이에 개재되는 액정층을 포함할 수 있고, 어레이 기판과 컬러 필터 기판 사이의 전계 차에 의하여 액정층의 액정을 구동, 제어함으로써 화상을 표시한다.
한편, 액정 표시 장치의 제조 방법에서 사용되는 마스크의 수를 줄여 공정 효율을 높이기 위하여 박막 트랜지스터를 PMOS 트랜지스터로 형성할 수 있다. 하지만 이와 같이 박막 트랜지스터를 PMOS 트랜지스터로 형성하는 경우에는, 액정 표시 패널의 제조 과정 중 소스/드레인 전극 구조를 형성하기 위하여 액티브층에 이온을 도핑하는 과정에서 양전하가 도핑되는 액티브층과 음전하로 대전되는 기판 사이에 상대적으로 강한 전계가 형성되어 화소 영역이 상대적으로 정전기에 취약할 수 있다. 게다가, 이온을 도핑하는 과정에서 액티브층의 상부에 위치하는 공통 전압 라인을 따라 전하가 불균일하게 대전될 수 있는데, 이러한 불균일한 대전에 따라 공통 전압 라인과 액티브층 사이에 정전기가 발생하여 전류 누설 경로가 형성될 수 있고, 이와 같이 전류 누설 경로가 형성됨에 따라 화소 불량이 발생할 수 있다.
본 발명은 상술한 배경기술의 문제점을 해결하기 위한 것으로서, 정전기 발생에 의한 화소 불량을 억제하고, 기판의 효율을 극대화시킨 액정 표시 패널을 제공하는 데 그 목적이 있다.
또한, 공정에 사용되는 마스크의 수를 줄여 공정 효율을 향상시킨 액정 표시 패널의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 액정 표시 패널은 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 개재되는 액정층, 상기 제1 기판 상에서 제1 방향을 따라 연장되는 게이트 라인, 상기 제1 기판 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 데이터 라인 및 상기 게이트 라인과 동일 층에 형성되는 공통 전압 라인을 포함한다. 상기 공통 전압 라인은, 상기 제1 방향을 따라 연장되고 절단부를 사이에 두고 서로 이격되게 배치되는 복수의 제1 라인부들 및 복수의 제2 라인부들, 상기 복수의 제1 라인부들을 연결하는 제1 연결부 및 상기 복수의 제2 라인부들을 연결하는 제2 연결부를 포함한다.
상기 제1 연결부 및 상기 제2 연결부는 각각 상기 데이터 라인과 전기적으로 연결될 수 있다.
상기 제1 연결부 및 상기 제2 연결부는 상기 제2 방향을 따라 연장될 수 있다.
상기 제1 연결부는 상기 복수의 제1 라인부들의 가장자리에 위치하는 단부들을 연결할 수 있고, 상기 제2 연결부는 상기 복수의 제2 라인부들의 가장자리에 위치하는 단부들을 연결할 수 있다.
상기 액정 표시 패널은 제1 기판 상에 형성되고 채널을 포함하는 액티브층, 상기 게이트 라인에 연결되고 게이트 절연막을 사이에 두고 상기 액티브층의 상기 채널에 대응하여 위치하는 게이트 전극, 상기 게이트 전극과 층간 절연막을 사이에 두고 위치하며 상기 데이터 라인과 연결되고 상기 게이트 절연막 및 상기 층간 절연막에 형성된 제1 컨택홀을 통해 상기 액티브층의 소스 영역과 연결되는 소스 전극, 상기 게이트 전극과 상기 층간 절연막을 사이에 두고 위치하며 상기 소스 전극과 이격되고 상기 게이트 절연막 및 상기 층간 절연막에 형성된 제2 컨택홀을 통해 상기 액티브층의 드레인 영역과 연결되는 드레인 전극 및 상기 드레인 전극과 보호막을 사이에 두고 위치하며 상기 보호막에 형성된 비아홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 패널의 제조 방법은, 기판 상에 액티브층 및 상기 액티브층을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 방향을 따라 연장되는 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 형성하고, 상기 게이트 절연막 상에 상기 제1 방향을 따라 연장되는 복수의 라인부들과 상기 복수의 라인부들을 연결하는 연결부를 포함하는 공통 전압 라인을 형성하고, 상기 제1 방향을 따라 이온을 도핑하고, 상기 게이트 라인 및 상기 공통 전압 라인을 덮도록 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 제1 방향과 교차하는 제2 방향을 따라 데이터 라인을 형성하는 단계를 포함한다.
상기 복수의 라인부들은 절단부를 사이에 두고 서로 이격되게 배치되는 복수의 제1 라인부들 및 복수의 제2 라인부들을 포함할 수 있고, 상기 연결부는 상기 복수의 제1 라인부들을 연결하는 제1 연결부 및 상기 복수의 제2 라인부들을 연결하는 제2 연결부를 포함할 수 있다.
상기 제1 연결부 및 상기 제2 연결부는 상기 제2 방향을 따라 연장되도록 형성할 수 있다.
상기 제1 연결부는 상기 복수의 제1 라인부들의 가장자리에 위치하는 단부들을 연결할 수 있고, 상기 제2 연결부는 상기 복수의 제2 라인부들의 가장자리에 위치하는 단부들을 연결할 수 있다.
상기 층간 절연막에 홀을 형성할 수 있고, 상기 홀을 통해 상기 연결부와 상기 데이터 라인을 연결할 수 있다.
상기 액정 표시 패널의 제조 방법은, 상기 층간 절연막에 제1 컨택홀 및 제2 컨택홀을 형성하고, 상기 층간 절연막 상에서 상기 데이터 라인과 연결되고 상기 제1 컨택홀을 통해 상기 액티브층의 소스 영역과 연결되는 소스 전극 및 상기 소스 전극과 이격되고 상기 제2 컨택홀을 통해 상기 액티브층의 드레인 영역과 연결되는 드레인 전극을 형성하고, 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 형성하고, 상기 보호막에 비아홀을 형성하고, 상기 비아홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 패널의 제조 방법은, 기판 상에 액티브층 및 상기 액티브층을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 방향을 따라 연장되는 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극 및 공통 전압 라인을 형성하고, 상기 제1 방향과 교차하는 제2 방향을 따라 이온을 도핑하고, 상기 게이트 라인 및 상기 공통 전압 라인을 덮도록 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 제2 방향을 따라 데이터 라인을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 화소 영역에서 정전기 발생을 억제하여 화소 불량을 방지할 수 있다.
또한, PMOS 트랜지스터를 적용하여 공정에 사용되는 마스크의 수를 줄임으로써 공정 효율을 향상시킬 수 있다.
또한, 액정 표시 패널의 제조 과정에서 이온 도핑 방향에 무관하게 화소의 배치가 가능하여, 기판의 효율을 극대화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 패널의 개략적인 평면도이다.
도 2는 도 1의 'A' 부분을 확대하여 액정 표시 패널의 화소 영역을 나타낸 평면 배치도이다.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 절취한 액정 표시 패널의 단면도이다.
도 4는 도 1의 'B' 부분을 확대한 액정 표시 패널의 평면 배치도이다.
도 5는 본 발명의 제1 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
도 2는 도 1의 'A' 부분을 확대하여 액정 표시 패널의 화소 영역을 나타낸 평면 배치도이다.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 절취한 액정 표시 패널의 단면도이다.
도 4는 도 1의 'B' 부분을 확대한 액정 표시 패널의 평면 배치도이다.
도 5는 본 발명의 제1 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세하게 설명한다.
본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대하여는 동일한 참조 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께 등은 설명의 편의를 위하여 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 즉, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 크기 및 두께를 확대, 과장하여 나타내었다.
한편, 층, 막 등이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라, 그 중간에 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 패널의 개략적인 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 패널(100)은 제1 기판(110), 제2 기판(120) 및 제1 기판(110)과 제2 기판(120) 사이에 개재된 액정층(미도시)을 포함한다. 본 실시예에서 제1 기판(110)은 박막 트랜지스터가 형성된 어레이 기판을 의미하고, 제2 기판(120)은 컬러 필러가 형성된 컬러 필터 기판을 의미한다.
제1 기판(110) 상에는 게이트 라인(160), 공통 전압 라인(170) 및 데이터 라인(180)이 형성된다. 게이트 라인(160)은 도 1의 x축 방향(이하 '제1 방향'이라 함)을 따라 연장되고, 데이터 라인(180)은 도 1의 y축 방향(이하 '제2 방향'이라 함)을 따라 연장되며, 게이트 라인(160)과 데이터 라인(180)은 제1 기판(110)의 표시 영역에서 절연 교차한다. 이 때, 게이트 라인(160)과 데이터 라인(180)이 교차하여 형성되는 각각의 영역이 화소 영역을 이룬다.
제1 기판(110)의 비표시 영역에는 게이트 구동부(165)와 데이터 구동부(185)가 형성된다. 게이트 구동부(165)는 게이트 라인(160)에 전기적으로 연결되어, 게이트 라인(160)에 게이트 신호를 출력하고, 데이터 구동부(185)는 데이터 라인(180)에 전기적으로 연결되어, 데이터 라인(180)에 데이터 신호를 출력한다. 한편, 제1 기판(110)의 비표시 영역에는 외부 장치로부터 외부 신호를 입력받아 게이트 구동부(165)와 데이터 구동부(185)로 제공하는 연성 회로 기판(미도시)이 부착될 수 있다.
공통 전압 라인(170)은 제1 방향과 나란하게 형성되는 복수의 라인부(170a)들과, 복수의 라인부(170a)들을 연결하는 연결부(170b)를 포함한다. 구체적으로, 복수의 라인부(170a)들은 서로 이격되게 배치되는 복수의 제1 라인부(170a1)들 및 복수의 제2 라인부(170a2)들을 포함하고, 연결부(170b)는 복수의 제1 라인부(170a1)들을 연결하는 제1 연결부(170b1) 및 복수의 제2 라인부(170a2)들을 연결하는 제2 연결부(170b2)를 포함한다. 이하에서는, 설명의 편의를 위하여 제1 라인부(170a1)들과 제2 라인부(170a2) 사이의 이격된 부분을 '절단부'라고 한다. 즉, 제1 라인부(170a1)들과 제2 라인부(170a2)들은 절단부를 사이에 두고 서로 이격되게 배치된다.
복수의 라인부(170a)들의 절단부는 대략적으로 라인부(170a)들의 중앙부에 형성될 수 있고, 이를 기준으로 제1 라인부(170a1)들 및 제2 라인부(170a2)들이 대칭되게 형성될 수 있다. 제1 라인부(170a1)들 및 제2 라인부(170a2)들은 각각 제1 연결부(170b1) 및 제2 연결부(170b2)에 연결되어, 이들을 통해 각각 제1 라인부(170a1)들 및 제2 라인부(170a2)들에 공통 전압 신호를 인가할 수 있다.
제1 연결부(170b1)는 복수의 제1 라인부(170a1)들의 가장자리에 위치하는 단부들을 연결하고, 제2 연결부(170b2)는 복수의 제2 라인부(170a2)들의 가장자리에 위치하는 단부들을 연결하도록 형성될 수 있다. 또한, 제1 연결부(170b1) 및 제2 연결부(170b2)는 각각 제2 방향을 따라 연장되어 데이터 라인(180)과 나란히 형성될 수 있다.
한편, 공통 전압 라인(170)은 게이트 라인(160)과 절연되도록 형성되고, 데이터 라인(180)과는 전기적으로 연결되어, 이로부터 전압이 인가된다.
공통 전압 라인(170)은 게이트 라인(160)과 동일 층에서 형성되는데, 라인부(170a)들은 제1 방향을 따라 게이트 라인(160)과 나란히 형성되고, 제2 연결부(170b2)가 형성된 부분에서는 제2 연결부(170b2)를 사이에 두고 브리지 전극 등을 이용하여 게이트 라인(160)이 연결된다. 이러한 구성에 따라, 공통 전압 라인(170)과 게이트 라인(160)이 전기적으로 절연될 수 있다.
또한, 공통 전압 라인(170)은 데이터 라인(180)과 층간 절연막을 사이에 두고 형성되는데, 이들의 전기적인 연결을 위하여 공통 전압 라인(170)과 데이터 라인(180) 사이의 층간 절연막 일부에 홀이 형성될 수 있다. 일례로, 데이터 구동부(185)에서 층간 절연막에 홀이 형성되어, 공통 전압 라인(170) 중 제1 연결부(170b1) 및 제2 연결부(170b2)가 각각 데이터 라인(180)과 전기적으로 연결될 수 있다.
이와 같이, 본 실시예에 따른 액정 표시 패널(100)에서는 제1 라인부(170a1) 및 제2 라인부(170a2)가 절단부를 사이에 두고 이격되도록 배치되고, 이들이 각각제1 연결부(170b1) 및 제2 연결부(170b2)에 연결되므로, 액티브층에 이온을 도핑하는 과정에서 공통 전압 라인(170) 전체에 걸쳐 등전위를 형성하여 정전기의 발생을 억제할 수 있다.
또한, 제1 연결부(170b1) 및 제2 연결부(170b2)가 데이터 라인(180)과 전기적으로 연결되어, 제1 라인부(170a1)들 및 제2 라인부(170a2)들의 양측에서 신호를 입력하기 때문에, 신호 전달 과정에서 전압 강하를 최소화하여 신호 입력의 효율을 향상시킬 수 있다.
도 2는 도 1의 'A' 부분을 확대하여 액정 표시 패널의 화소 영역을 나타낸 평면 배치도이고, 도 3은 도 2의 Ⅲ-Ⅲ선을 따라 절취한 액정 표시 패널의 단면도로서, 이하에서는 이들을 참조하여 본 발명의 일 실시예에 따른 액정 표시 패널(100)의 내부 구조 및 이의 제조 방법을 설명한다.
도 2 및 도 3을 참조하면, 제1 기판(110) 상에는 액티브층(140), 게이트 전극(161), 소스 전극(181) 및 드레인 전극(183)을 포함하는 박막 트랜지스터와, 제1 축전판(150) 및 제2 축전판(171)을 포함하는 저장 커패시터와, 화소 전극(190)이 형성된다.
우선, 도 2의 화소 영역의 하부 및 도 3의 좌측을 참조하여, 박막 트랜지스터가 형성된 영역을 먼저 살펴본다.
제1 기판(110)은 글라스 등의 절연 물질로 형성될 수 있고, 제1 기판(110) 상에는 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하는 버퍼층(131)이 형성된다. 버퍼층(131)은 후술하는 액티브층(140)을 형성하는 과정에서 제1 기판(110)의 이물질이 액티브층(140)에 침투하여 이를 손상시키는 것을 억제한다.
버퍼층(131) 상에는 다결정 실리콘으로 형성된 액티브층(140)이 형성된다. 액티브층(140)은 버퍼층(131) 상에 비정질 실리콘 층을 형성한 후 제1 마스크를 이용하여 패터닝하고, 이를 가열 등의 방법으로 결정화하여 형성한다.
액티브층(140) 상에는 액티브층(140)과 게이트 전극(161)을 절연시키기 위하여 질화규소 또는 산화규소 등을 포함하는 게이트 절연막(133)이 형성되고, 게이트 절연막(133) 상에는 게이트 라인(160) 및 이에 연결된 게이트 전극(161)이 형성된다. 게이트 라인(160) 및 게이트 전극(161)은 은, 알루미늄, 몰리브덴 등의 저저항 금속 또는 이들의 합금을 포함할 수 있고, 제2 마스크를 이용한 패터닝을 통하여 형성한다. 이와 같이 형성된 게이트 라인(160)은, 전술한 바와 같이, 게이트 구동부(165)에 연결되어 게이트 전극(161)으로 게이트 신호를 전달한다.
게이트 전극(161)이 형성된 이후에는 게이트 전극(161)을 마스크로 사용하여 액티브층(140)에 이온을 도핑한다. 이에 따라, 액티브층(140)에 보론(boron) 등의 p+가 도핑된 소스 영역(142) 및 드레인 영역(143) 및 p-가 저농도로 도핑된 저농도 도핑 영역(Lightly Doped Drain, LDD)(144, 145)이 형성되고, 이온이 도핑되지 않은 액티브층(140)의 중앙부에 채널 영역(141)이 형성된다.
게이트 라인(160)과 게이트 전극(161) 상에는 질화규소 또는 산화규소 등을 포함하는 층간 절연막(135)이 형성된다. 층간 절연막(135)에는 제3 마스크를 사용하여 제1 컨택홀(contact hole)(182) 및 제2 컨택홀(184)을 형성하고, 제4 마스크를 사용하여 층간 절연막(135) 상에 데이터 라인(180), 소스 전극(181) 및 드레인 전극(183)을 형성한다. 데이터 라인(180), 소스 전극(181) 및 드레인 전극(183)은 은, 알루미늄, 몰리브덴 등의 저저항 금속 또는 이들의 합금으로 형성될 수 있다.
소스 전극(181)은 데이터 라인(180)과 연결되고, 층간 절연막(135) 및 게이트 절연막(133)을 관통하여 형성된 제1 컨택홀(182)을 통해 액티브층(140)의 소스 영역(142)과 연결된다. 그리고 드레인 전극(183)은 소스 전극(181)과 이격되어 형성되고, 층간 절연막(135) 및 게이트 절연막(133)을 관통하여 형성된 제2 컨택홀(184)을 통해 액티브층(140)의 드레인 영역(143)과 연결된다. 데이터 라인(180)은 데이터 구동부(185)에 연결되어 소스 전극(181)으로 데이터 신호를 전달한다.
이와 같은, 액티브층(140), 게이트 전극(161), 소스 전극(181) 및 드레인 전극(183)을 포함하는 박막 트랜지스터의 구성에 의하여, 후술할 화소 전극(190)에 구동 전압을 인가하게 된다. 한편, 본 실시예에서의 박막 트랜지스터의 구성은 예시적인 것으로서, 박막 트랜지스터의 구조는 당업자에 의하여 다양한 변경이 가능할 것이다.
이어서, 도 2의 중앙부 및 도 3의 우측부를 참조하여, 저장 커패시터가 형성된 영역을 살펴본다.
액티브층(140)과 동일한 층에는 제1 축전판(150)이 형성되는데, 제1 축전판(150) 역시 액티브층(140)과 같이 다결정 실리콘으로 형성된다.
게이트 절연막(133)의 상부에는 공통 전압 라인(170) 및 이에 연결되고 제1 축전판(150)의 상부에 위치하는 제2 축전판(171)이 형성된다. 공통 전압 라인(170) 및 제2 축전판(171)은 은, 알루미늄, 몰리브덴 등의 저저항 금속 또는 이들의 합금으로 이루어진다.
이와 같이, 제1 축전판(150) 및 제2 축전판(171)은 그 사이에 개재된 게이트 절연막(133)을 유전체로 하여 저장 커패시터를 구성하여, 후술하는 화소 전극(190)에 인가되는 전압 신호를 유지할 수 있게 된다.
한편, 도 1 및 도 3에 도시된 바와 같이, 공통 전압 라인(170)은 제1 방향을 따라 게이트 라인(160)과 나란하게 형성된 라인부(170a)들 및 이들을 연결시키는 연결부(170b)를 포함한다. 그리고 제1 라인부(170a1)와 제2 라인부(170a2)는 표시 영역의 중앙부에 위치하는 화소 영역에서 절단부를 사이에 두고 이격되어 형성되고, 각각 제1 연결부(170b1) 및 제2 연결부(170b2)를 통해 전압을 인가받는다. 제1 연결부(170b1) 및 제2 연결부(170b2)는 데이터 라인(180)과 전기적으로 연결되는바, 공통 전압 신호가 전달되는 과정에서 전압 강하를 최소화할 수 있게 된다.
도 2 및 도 3을 참조하면, 데이터 라인(180), 소스 전극(181) 및 드레인 전극(183)의 상에 보호막(137)이 형성된다. 보호막(137)은 무기막 또는 유기막으로 형성될 수 있다.
보호막(137)이 적층된 후 제5 마스크를 이용하여 드레인 전극(183)의 상부에 비아홀(via hole)을 형성하고, 이후 제6 마스크를 이용한 패터닝을 통하여 화소 전극(190)을 형성한다. 이에 따라, 화소 전극(190)은 비아홀(191)을 통해 드레인 전극(183)과 연결되어, 이로부터 구동 전압을 인가받을 수 있게 된다.
제1 기판(110)에 대향하여 공통 전극(미도시)이 형성된 제2 기판(120)을 배치하고, 제1 기판(110)과 제2 기판(120) 사이에 액정을 주입하여 액정층(미도시)을 형성한다. 이에 따라, 화소 전극(190)과 공통 전극이 액정층을 사이에 두고 마주하게 되고, 화소 전극(190)과 공통 전극 각각에 전압을 인가해 전계를 형성함으로써, 이들 사이에 개재된 액정을 구동하여 이미지를 구현하게 된다.
한편, 화소 전극(190) 및 공통 전극은 제1 기판(110)과 대향하는 제2 기판(120)을 향하여 광이 투과될 수 있도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 전극으로 형성될 수 있고, 제2 기판(120)은 글라스 등의 투명한 절연성 기판으로 형성될 수 있다.
이와 같이, 본 실시예에 따르면 6매의 마스크만을 사용하여 PMOS 트랜지스터를 적용한 액정 표시 패널을 제조할 수 있게 되어, 공정 효율을 향상시킬 수 있다. 또한, 공통 전압 라인의 라인부들이 연결부를 통해 연결되기 때문에 액티브층에 이온을 도핑하는 과정에서 정전기 발생을 억제할 수 있게 된다. 또한, 제1 라인부들 및 제2 라인부들이 절단부를 사이에 두고 이격되어 배치되며, 각각 제1 연결부 및 제2 연결부를 통해 신호를 입력받기 때문에, 신호 입력 시 전압 강하를 억제할 수 있다.
도 4는 도 1의 'B' 부분을 확대한 액정 표시 패널의 평면 배치도로서, 이를 참조하여 게이트 라인(160)과 공통 전압 라인(170)의 제1 연결부(170b1) 사이의 위치 관계를 설명한다.
전술한 바와 같이, 게이트 라인(160)과 공통 전압 라인(170)은 동일 층에 형성되지만 전기적으로 절연된다. 이를 위하여, 공통 전압 라인(170)의 제1 연결부(170b1)가 제2 방향을 따라 연장되는 부분에서 게이트 라인(160)은 브리지 전극(163)을 통해 연결될 수 있다.
도 4를 참조하면, 게이트 라인(160)은 제1 연결부(170b1)를 사이에 두고 연결이 차단된 형태로 형성된다. 대신에, 게이트 라인(160) 상부의 층간 절연막에 홀을 형성하고, 층간 절연막 상에 도전성 재질로 이루어진 브리지 전극(163)을 형성한다. 이에 따라, 제1 연결부(170b1)를 사이에 두고 게이트 라인(160)이 전기적으로 연결될 수 있다.
도면에 도시된 구성은 제1 연결부(170b1)을 사이에 두고 게이트 라인(160)의 연결하기 위한 예시적인 것으로, 당업자에 의하여 다양한 방법으로 게이트 라인(160) 사이의 연결이 가능할 것이다.
이하에서는, 도 5 및 도 6을 참조하여, 본 발명의 실시예들에 따른 이온 도핑 방법을 설명한다.
도 5는 본 발명의 제1 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
도 5를 참조하면, 본 실시예에서는 공통 전압 라인(170)이 형성된 제1 기판(110) 상에 이온 빔(200)을 주사할 때, 공통 전압 라인(170)의 라인부들이 연장된 방향에 수직한 방향을 따라 이온 빔(200)을 주사한다.
이에 따라, 이온 빔(200)을 이용한 액티브층에 이온을 도핑하는 과정에서, 공통 전압 라인(170)의 라인부들에 전위차가 발생하지 않아 공통 전압 라인(170)과 액티브층 사이에 전류 누설 경로가 형성되지 않게 된다. 즉, 이온 도핑 과정에서 이온 빔(200)을 공통 전압 라인(170)의 라인부에 수직한 방향을 따라 주사함에 따라 정전기에 의한 화소 불량을 억제할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 액정 표시 패널의 이온 도핑 방법을 나타내는 도면이다.
도 6을 참조하면, 본 실시예에서는 도 1에 도시한 바와 같이 공통 전압 라인(170)이 형성된 제1 기판(110) 상에 이온 빔(200)을 주사할 때, 공통 전압 라인(170)의 라인부들이 연장된 방향에 수평한 방향을 따라 이온 빔(200)을 주사한다.
이와 같은 경우에는 공통 전압 라인(170)의 라인부들에 전위차가 발생할 수 있으나, 본 실시예에서는 공통 전압 라인(170)의 제1 라인부들 및 제2 라인부들이 각각 제1 연결부 및 제2 연결부를 통하여 하나로 연결되는바, 이러한 구성에 의해 라인부들 사이에 전위차가 발생하지 않게 된다. 이에 따라, 이온 도핑 과정에서 공통 전압 라인(170)과 액티브층 사이에 전류 누설 경로가 형성되지 않아 정전기에 의한 화소 불량을 억제할 수 있게 된다.
이상과 같이, 액정 표시 패널의 공통 전압 라인을 형성함에 있어서 복수의 라인부들과 이들을 연결하는 연결부를 포함하여 형성함으로써, 이온 도핑 과정에서 이온 빔을 공통 전압 라인의 라인부들이 연장된 방향에 수직한 방향 또는 수평한 방향을 따라 주사하여 정전기에 의한 화소 불량을 억제할 수 있다. 또한, 이온 빔의 주사 방향을 유연하게 정할 수 있는바, 기판 상에서 공통 전압 라인의 라인부들의 연장 방향, 즉 게이트 라인의 연장 방향을 일정한 방향으로 한정시키지 않아도 되어, 공정에 따라 게이트 라인과 데이터 라인의 연장 방향을 조절하여 화소의 배치를 조절할 수 있다. 이에 따라, 기판 상에서 화소의 배치 효율, 즉 기판의 사용 효율을 증가시킬 수 있게 된다.
이상에서, 본 발명을 바람직한 실시예들을 통하여 설명하였지만, 본 발명이 이 실시예들에 한정되지는 않는다. 이와 같이 본 발명의 범위는 다음에 기재하는 특허청구범위의 기재에 의하여 결정되는 것으로, 특허청구범위의 개념과 범위를 벗어나지 않는 한 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
100: 액정 표시 패널 110: 제1 기판
120: 제2 기판 131: 버퍼층
133: 게이트 절연막 135: 층간 절연막
137: 보호막 140: 액티브층
141: 채널 영역 142: 소스 영역
143: 드레인 영역 144, 145: 저농도 도핑 영역
150: 제1 축전판 160: 게이트 라인
161: 게이트 전극 165: 게이트 구동부
170: 공통 전압 라인 170a: 라인부
170b: 연결부 171: 제2 축전판
180: 데이터 라인 181: 소스 전극
182, 184: 컨택홀(contact hole) 183: 드레인 전극
185: 데이터 구동부 190: 화소 전극
191: 비아홀(via hole)
120: 제2 기판 131: 버퍼층
133: 게이트 절연막 135: 층간 절연막
137: 보호막 140: 액티브층
141: 채널 영역 142: 소스 영역
143: 드레인 영역 144, 145: 저농도 도핑 영역
150: 제1 축전판 160: 게이트 라인
161: 게이트 전극 165: 게이트 구동부
170: 공통 전압 라인 170a: 라인부
170b: 연결부 171: 제2 축전판
180: 데이터 라인 181: 소스 전극
182, 184: 컨택홀(contact hole) 183: 드레인 전극
185: 데이터 구동부 190: 화소 전극
191: 비아홀(via hole)
Claims (12)
- 제1 기판;
상기 제1 기판에 대향하는 제2 기판;
상기 제1 기판과 상기 제2 기판 사이에 개재되는 액정층;
상기 제1 기판 상에서 제1 방향을 따라 연장되는 게이트 라인;
상기 제1 기판 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 데이터 라인; 및
상기 게이트 라인과 동일 층에 형성되는 공통 전압 라인;
을 포함하고,
상기 공통 전압 라인은,
상기 제1 방향을 따라 연장되고, 절단부를 사이에 두고 서로 이격되게 배치되는 복수의 제1 라인부들 및 복수의 제2 라인부들;
상기 복수의 제1 라인부들을 연결하는 제1 연결부; 및
상기 복수의 제2 라인부들을 연결하는 제2 연결부;
를 포함하는, 액정 표시 패널. - 제1항에 있어서,
상기 제1 연결부 및 상기 제2 연결부는 각각 상기 데이터 라인과 전기적으로 연결되는, 액정 표시 패널. - 제1항에 있어서,
상기 제1 연결부 및 상기 제2 연결부는 상기 제2 방향을 따라 연장되는, 액정 표시 패널. - 제1항에 있어서,
상기 제1 연결부는 상기 복수의 제1 라인부들의 가장자리에 위치하는 단부들을 연결하고,
상기 제2 연결부는 상기 복수의 제2 라인부들의 가장자리에 위치하는 단부들을 연결하는, 액정 표시 패널. - 제1항에 있어서,
제1 기판 상에 형성되고, 채널을 포함하는 액티브층;
상기 게이트 라인에 연결되고, 게이트 절연막을 사이에 두고 상기 액티브층의 상기 채널에 대응하여 위치하는 게이트 전극;
상기 게이트 전극과 층간 절연막을 사이에 두고 위치하며, 상기 데이터 라인과 연결되고, 상기 게이트 절연막 및 상기 층간 절연막에 형성된 제1 컨택홀을 통해 상기 액티브층의 소스 영역과 연결되는 소스 전극;
상기 게이트 전극과 상기 층간 절연막을 사이에 두고 위치하며, 상기 소스 전극과 이격되고, 상기 게이트 절연막 및 상기 층간 절연막에 형성된 제2 컨택홀을 통해 상기 액티브층의 드레인 영역과 연결되는 드레인 전극; 및
상기 드레인 전극과 보호막을 사이에 두고 위치하며, 상기 보호막에 형성된 비아홀을 통해 상기 드레인 전극과 연결되는 화소 전극;
을 더 포함하는 액정 표시 패널. - 기판 상에 액티브층 및 상기 액티브층을 덮는 게이트 절연막을 형성하고,
상기 게이트 절연막 상에 제1 방향을 따라 연장되는 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 형성하고,
상기 게이트 절연막 상에 상기 제1 방향을 따라 연장되는 복수의 라인부들과 상기 복수의 라인부들을 연결하는 연결부를 포함하는 공통 전압 라인을 형성하고,
상기 제1 방향을 따라 이온을 도핑하고,
상기 게이트 라인 및 상기 공통 전압 라인을 덮도록 층간 절연막을 형성하고,
상기 층간 절연막 상에 상기 제1 방향과 교차하는 제2 방향을 따라 데이터 라인을 형성하는, 액정 표시 패널의 제조 방법. - 제6항에 있어서,
상기 복수의 라인부들은 절단부를 사이에 두고 서로 이격되게 배치되는 복수의 제1 라인부들 및 복수의 제2 라인부들을 포함하고,
상기 연결부는 상기 복수의 제1 라인부들을 연결하는 제1 연결부 및 상기 복수의 제2 라인부들을 연결하는 제2 연결부를 포함하는, 액정 표시 패널의 제조 방법. - 제7항에 있어서,
상기 제1 연결부 및 상기 제2 연결부는 상기 제2 방향을 따라 연장되도록 형성하는, 액정 표시 패널의 제조 방법. - 제7항에 있어서,
상기 제1 연결부는 상기 복수의 제1 라인부들의 가장자리에 위치하는 단부들을 연결하고,
상기 제2 연결부는 상기 복수의 제2 라인부들의 가장자리에 위치하는 단부들을 연결하는, 액정 표시 패널의 제조 방법. - 제6항에 있어서,
상기 층간 절연막에 홀을 형성하고, 상기 홀을 통해 상기 연결부와 상기 데이터 라인을 연결하는, 액정 표시 패널의 제조 방법. - 제6항에 있어서,
상기 층간 절연막에 제1 컨택홀 및 제2 컨택홀을 형성하고,
상기 층간 절연막 상에서 상기 데이터 라인과 연결되고 상기 제1 컨택홀을 통해 상기 액티브층의 소스 영역과 연결되는 소스 전극 및 상기 소스 전극과 이격되고 상기 제2 컨택홀을 통해 상기 액티브층의 드레인 영역과 연결되는 드레인 전극을 형성하고,
상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 형성하고,
상기 보호막에 비아홀을 형성하고,
상기 비아홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는, 액정 표시 패널의 제조 방법. - 기판 상에 액티브층 및 상기 액티브층을 덮는 게이트 절연막을 형성하고,
상기 게이트 절연막 상에 제1 방향을 따라 연장되는 게이트 라인, 상기 게이트 라인과 연결되는 게이트 전극 및 공통 전압 라인을 형성하고,
상기 제1 방향과 교차하는 제2 방향을 따라 이온을 도핑하고,
상기 게이트 라인 및 상기 공통 전압 라인을 덮도록 층간 절연막을 형성하고,
상기 층간 절연막 상에 상기 제2 방향을 따라 데이터 라인을 형성하는, 액정 표시 패널의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20101111 |
|
| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20120726 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
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| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20151106 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20101111 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20170322 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20171012 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20170322 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |