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KR20120042574A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20120042574A
KR20120042574A KR1020100104312A KR20100104312A KR20120042574A KR 20120042574 A KR20120042574 A KR 20120042574A KR 1020100104312 A KR1020100104312 A KR 1020100104312A KR 20100104312 A KR20100104312 A KR 20100104312A KR 20120042574 A KR20120042574 A KR 20120042574A
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KR
South Korea
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conductive material
storage electrode
semiconductor device
forming
manufacturing
Prior art date
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Application number
KR1020100104312A
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English (en)
Inventor
박철환
조호진
이동균
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US13/279,546 priority patent/US20120098132A1/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer

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  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 필라 형태의 저장전극 구조를 변경함으로써, 높은 캐패시턴스를 갖는 안정적인 구조의 반도체 소자 및 그 제조 방법을 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 콘택플러그를 포함하는 반도체 기판 상부에 희생막을 형성하는 단계와, 희생막을 식각하여 상기 콘택플러그를 노출시키는 영역을 형성하는 단계와, 영역 내측에 제 1 도전물질을 증착하는 단계와, 제 1 도전물질이 증착된 상기 영역 내에 제 2 도전물질을 매립하는 단계와, 희생막을 제거하여 필라형 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 저장전극을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 최소 선폭이 감소하고 집적도가 증가함에 따라 셀 면적이 감소하게 되고 이로 인해 셀 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 그러나 캐패시터가 형성되는 면적이 좁아지더라도 셀 내 캐패시터는 단위 셀 당 요구되는 캐패시턴스(capacitance)를 확보해야 하므로, 좁은 면적에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위한 여러 가지 방법이 제안되고 있다. 그 중에서, 높은 캐패시턴스를 확보하기 위한 방법으로 고유전율(high-k) 유전체의 개발이 진행되고 있고, 구조적인 측면에서는 종횡비(aspect ratio)가 큰 구조에서도 안정적으로 반도체 소자의 결함을 유발하지 않는 캐패시터를 형성하기 위한 기술 개발이 이루어지고 있다. 그러나, 50 nm 이하급의 디자인 룰을 갖는 반도체 소자에서 캐패시터의 구조를 안정적으로 형성하는 것은 어려운 문제로 대두되고 있다.
종래기술에 있어서 단위 셀당 캐패시터의 면적을 확보하기 위해서는 실린더 형태의 캐패시터를 도입하고 있으나, 이 또한 디자인 룰(Design Rule)에 따른 평면적인 면적증가에는 한계가 있기 때문에 필라(Pillar) 구조의 캐패시터가 제안되고 있다. 이러한 필라 구조의 캐패시터는 높은 높이의 캐패시터를 사용하거나, 이중 적층 구조의 캐패시터를 사용하게 되었다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
먼저, 도 1a를 참조하면 저장전극 콘택플러그(15)를 포함하는 층간 절연막(10) 상부에 식각 정지막(20), 제 1 희생막(25), 제 2 희생막(30) 및 제 3 희생막(40)의 적층구조를 형성한다. 그 다음, 상기 적층구조를 식각하여 저장전극 콘택플러그(15)를 노출시키는 저장전극 영역(45)을 형성한다.
도 1b를 참조하면, 저장전극 영역(45)을 포함하는 층간 절연막(10) 상부에 도전물질을 형성한 후 제 3 희생막(40)이 노출될때까지 CMP 또는 에치-백을 진행하여 저장전극 영역(45) 내에 형성되는 도전물질을 분리하여 하부전극(50)을 형성한다. 이때, 도전물질은 TiN막을 포함하는 물질로 형성한다.
다음으로, 도 1c를 참조하면 습식 딥 아웃(Wet Dip Out) 공정으로 제 1 희생막(25), 제 2 희생막(30) 및 제 3 희생막(40)을 제거한다.
이러한 종래 기술에 있어서, 필라 구조로 캐패시터를 형성하기 위해서는 필라 구조의 내부를 TiN막으로 채워주어야 한다. 그러나, TiN막의 두께가 수백 Å으로 증가할수록 막질의 스트레스(Stress)가 증가하고, 식각 정지막(20)과 저장전극 (50)간의 계면 스트레스에 의한 이격이 발생하거나 후속 열공정 등에 의해 TiN막의 응집이 일어나 이격이 더 심화된다. 이는 후속으로 진행되는 습식 딥 아웃 공정으로 저장전극의 희생막(25, 30, 40)을 제거할 때 하부전극(50)의 TiN막과 식각 정지막(20) 계면에 습식 식각액(Wet Etchant)이 침투하게 되어 TiN막과 저장전극 콘택플러그(15)의 계면에 형성된 TiSix막을 제거하여 캐패시터를 전기적으로 차단하게 되고, 이로 인해 캐패시터가 그 역할을 못하게 된다. 또한, 벙커 디펙트(Bunker Defect)를 발생시켜 저장전극이 안정적으로 형성되지 않고 기울어짐, 쓰러짐 또는 부러짐 현상이 유발된다. 이는 소자의 동작 시 회로를 서로 쇼트(Short)시켜 페일(Fail)을 발생시키며 수율이 감소되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 필라 형태의 저장전극 구조를 변경함으로써, 높은 캐패시턴스를 갖는 안정적인 구조의 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 반도체 소자는 저장전극 콘택플러그와 연결되는 필라 형태의 저장전극에 있어서, 필라 형태의 저장전극은 제 1 도전물질 및 제 2 도전물질을 포함하는 것을 특징으로 한다.
나아가, 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하고, 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 물질인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는 저장전극 콘택플러그와 연결되는 필라 형태의 저장전극에 있어서, 필라 형태의 저장전극은 실린더형태의 제 1 도전물질과, 제 1 도전물질 내측에 매립된 제 2 도전물질을 포함하는 것을 특징으로 한다.
나아가, 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하고, 제 1 도전물질의 두께는 10 ~ 200Å인 것을 특징으로 한다.
그리고, 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 물질인 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀 내에 제 1 도전물질 및 제 2 도전물질을 매립하여 필라 형태의 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 저장전극 콘택홀을 형성하는 단계는 반도체 기판 상부에 희생막을 형성하는 단계와, 희생막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 한다.
또한, 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하며, 제 2 도전물질은 SiH4, Si2H6, SiCl4, Si3H8, TSA등을 실리콘 반응 가스로 사용하며, N2 또는 Ar를 베이스로 하는 GeH4를 게르마늄 반응 가스로 사용하여 형성한다. 이때, SiGe에서 Ge의 농도를 10 ~ 90%로 하는 것을 특징으로 하며, 바람직하게는 Ge의 농도를 30 ~ 50%로 한다.
그리고, 제 2 도전물질을 매립하는 단계에서, BCl3, B2H6, PH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 상기 제 2 도전물질을 결정화시키는 것을 특징으로 한다. 제 2 도전물질을 매립하는 단계는 200 ~ 500℃의 저온, 0.1 ~ 10 Torr의 저압에서 진행하는 것을 특징으로 한다.
또한, 필라 형태의 저장전극을 형성하는 단계 이후, 습식 딥 아웃 공정으로 상기 희생막을 제거하는 단계를 더 포함한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 저장전극 콘택플러그과 연결되는 실린더 형태의 제 1 도전물질을 형성하는 단계와, 제 1 도전물질 내측에 제 2 도전물질을 매립하여 필라 형태의 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 실린더 형태의 제 1 도전물질을 형성하는 단계는 반도체 기판 상부에 희생막을 형성하는 단계와, 희생막을 식각하여 상기 저장전극 콘택플러그가 노출되는 영역을 형성하는 단계와, 영역 내측벽 및 저부면에 제 1 도전물질을 증착하는 단계를 포함하는 것을 특징으로 한다.
그리고, 실린더 형태의 제 1 도전물질을 형성하는 단계에서, 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하고, 제 1 도전물질을 형성하는 단계에서, 제 1 도전물질은 10 ~ 200Å의 두께로 형성한다.
또한, 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하며, 필라 형태의 저장전극을 형성하는 단계는 습식 딥 아웃 공정으로 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 저장전극 콘택플러그를 포함하는 반도체 기판 상부에 희생막을 형성하는 단계와, 희생막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 영역을 형성하는 단계와, 영역 내측에 제 1 도전물질을 증착하는 단계와, 제 1 도전물질이 증착된 상기 영역 내에 제 2 도전물질을 매립하는 단계와, 희생막을 제거하여 필라형 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 희생막을 형성하는 단계에서, 희생막은 PSG(phosphorsilicate glass), BSG(boro-silicate glass), BPSG(borophosphorsilicate glass), USG(Undoped Silicate Glass) , TEOS(tetraethyl orthosilicate), 폴리실리콘, SiGe 및 이들의 조합 중 어느 하나를 포함하는 물질로 형성한다.
나아가, 실린더 형태의 제 1 도전물질을 형성하는 단계에서, 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하고, 제 1 도전물질을 형성하는 단계에서, 제 1 도전물질은 10 ~ 200Å의 두께로 형성하는 것을 특징으로 하며, 상기 제 1 도전물질은 SFD(Sequential Flow Deposition) 또는 ALD(Atomic Layer Deposition)의 방법으로 형성하는 것을 특징으로 한다.
또한, 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하며, 제 2 도전물질은 SiH4, Si2H6, SiCl4, Si3H8, TSA등을 실리콘 반응 가스로 사용하며, N2 또는 Ar를 베이스로 하는 GeH4를 게르마늄 반응 가스로 사용하여 형성한다. 이때, SiGe에서 Ge의 농도를 10 ~ 90%로 하며, 바람직하게는 Ge의 농도를 30 ~ 50%로 한다.
상기 제 2 도전물질을 매립하는 단계에서, 제 2 도전물질에 BCl3, B2H6, PH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 제 2 도전물질을 결정화시키는 것을 특징으로 하며, 제 2 도전물질을 매립하는 단계는 200 ~ 500℃의 저온, 0.1 ~ 10 Torr의 저압에서 진행하는 것을 특징으로 한다.
또한, 희생막을 제거하여 필라 형태의 저장전극을 형성하는 단계에서 희생막은 습식 딥 아웃(Wet Dip Out) 공정으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 다음과 같은 효과를 제공한다.
첫째, 저장전극과 식각 정지막의 계면 스트레스를 방지하여 로스를 방지하여 안정적인 구조의 저장전극을 형성할 수 있는 효과를 제공한다.
둘째, 저장전극의 기울어짐, 쓰러짐 또는 부러짐 현상을 방지하여 높이가 높은 저장전극 또는 이중 적층 구조의 저장전극을 형성할 수 있는 효과를 제공한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 하부 구조물을 포함하는 반도체 기판(미도시) 상부에 저장전극 콘택플러그(105)를 포함하는 층간 절연막(100)을 형성한다. 그 다음, 층간 절연막(100) 상부에 저장전극 콘택플러그(105)와 접속하는 필라 형태의 하부전극(143)이 구비된다. 저장전극 콘택플러그(105)는 폴리실리콘을 포함하는 물질로 형성한다. 이때, 저장전극 콘택플러그(105)와 오믹 콘택(Ohmic Contact)을 형성하기 위해 저장전극 콘택플러그(105) 표면에 TiSix막(미도시)을 더 포함할 수 있다.
그리고, 하부전극(143)은 저부 및 측벽에 위치한 실린더 형태의 제 1 도전물질(135)과 제 1 도전물질(135) 내부에 형성된 제 2 도전물질(140)을 포함한다. 여기서, 제 1 도전물질(135)은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 막으로 형성하는 것이 바람직하며, 더욱 바람직하게는 TiN막으로 형성한다. 그리고, 제 1 도전물질(135)의 두께는 10 ~ 200Å인 것이 바람직하다. 또한, 제 2 도전물질(140)은 SiGe막을 포함하며, 제 2 도전물질(140)의 두께는 10 ~ 1000Å인 것이 바람직하며, 더욱 바람직하게는 300 ~ 500Å가 되도록 한다.
그리고, 하부전극(143)과 인접한 하부전극(143) 사이의 층간 절연막(100) 표면에는 식각 정지막(107)을 포함하고 있으며, 하부전극(143)과 인접한 하부전극(143)들 사이에는 이들의 쓰러짐을 방지하기 위한 지지층 패턴(120a)을 포함한다. 이때, 지지층 패턴(120a)은 하부전극(143)과 인접한 하부전극(143) 사이의 상측에 위치하며, 평면도 상에서 홀 타입(Hole Type) 또는 라인 타입(Line Type)으로 형성되어 있다.
상술한 바와 같이 얇은 두께의 제 1 도전물질(135) 및 제 1 도전물질(135) 내측에 매립된 제 2 도전물질(140)을 포함하는 필라 구조의 하부전극을 사용함으로써, 하부전극의 높이가 높게 형성되거나 이중 적층 구조로 형성되는 경우에도 쓰러짐 또는 부러짐 현상이 없는 안정적인 구조의 캐패시터를 제공할 수 있다. 이때, 실린더 형태의 제 1 도전물질(135) 및 제 1 도전물질(135) 내측에 매립된 제 2 도전물질(140)을 포함하는 필라 구조의 하부전극에 한정하지 않고, 형태에 관계없이 제 1 도전물질(135) 및 제 2 도전물질(140)의 두 가지 물질을 포함하는 필라 구조의 하부전극 및 게이트 전극에 적용할 수도 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a를 참조하면 저장전극 콘택플러그(105) 및 하부 구조물을 포함하는 층간 절연막(100) 상부에 식각 정지막(107), 제 1 희생막(110), 제 2 희생막(115), 지지층(120) 및 제 3 희생막(125)을 형성한다. 이때, 지지층(120)은 설계에 따라 생략할 수도 있다.
여기서, 저장전극 콘택플러그(105)는 폴리실리콘을 포함하는 물질로 형성하며, 제 1 희생막(110), 제 2 희생막(115) 및 제 3 희생막(125)은 상기 희생막은 PSG(phosphorsilicate glass), BSG(boro-silicate glass), BPSG(borophosphorsilicate glass), USG(Undoped Silicate Glass) , TEOS(tetraethyl orthosilicate), 폴리실리콘, SiGe 및 이들의 조합 중 어느 하나를 포함하는 물질로 형성한다.
또한, 식각 정지막(107) 및 지지층(120)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 예컨대, 식각 정지막(107)은 Si3N4를 포함하는 물질로 형성하며, LP-CVD(Low Presure Chemical Vapor Eeposition), ALD(Atomic Layer Deposition) 또는 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 이용하여 형성한다. 그리고, 지지층(120)은 하부전극 간의 쓰러짐 현상을 억제하기 위해 사용되며, 후속으로 진행되는 습식 딥 아웃(Wet Dip-Out) 공정 시 희생막에 대한 고선택비를 갖는 절연물질을 사용하는 것이 바람직하다. 예컨대, 지지층(120)은 Si3N4, SiON, Si 및 이들의 조합 중 어느 하나의 물질으로 형성한다.
도 3b를 참조하면, 제 3 희생막(125) 상부에 저장전극 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이어서, 마스크 패턴(미도시)을 식각 마스크로 제 3 희생막(125), 지지층(120), 제 2 희생막(115), 제 1 희생막(110) 및 식각 정지막(107)을 순차적으로 식각하여 저장전극 영역(130)을 형성한다. 이때, 저장전극 영역(130)은 저장전극 콘택플러그(105)가 노출되도록 형성하는 것이 바람직하며, 저장전극 콘택플러그(105)가 일부만 노출되도록 형성하여도 무방하다.
다음에, 노출된 저장전극 콘택플러그(105) 표면에 Ti막(미도시)을 증착한 후 열처리 공정을 진행한다. 이 열처리 공정으로 저장전극 콘택플러그(105)의 폴리실리콘과 Ti막(미도시)이 반응하여 TiSix막(미도시)이 형성된다. 이와같이, 저장전극 콘택플러그(105)와 후속으로 형성될 하부전극 계면에 TiSix막(미도시)이 형성함으로써, 콘택 저항을 감소시킬 수 있다.
이어서, 도 3c를 참조하면 저장전극 영역(130)을 포함하는 제 3 희생막(125)과 저장전극 영역(130) 표면에 제 1 도전물질(135)을 증착한다. 제 1 도전물질(135)은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 막으로 형성하는 것이 바람직하며, 가장 바람직하게는 TiN막으로 형성한다. 그리고, 제 1 도전물질(135)은 10 ~ 200Å의 두께로 형성하며, 전기적 특성에 문제가 없는 범위 내에서 가능하면 얇게 증착하도록 한다.
또한, 제 1 도전물질(135)은 막질 스트레스(Film Stress)를 최소화하기 위해 SFD(Sequential Flow Deposition) 또는 ALD(Atomic Layer Deposition)의 방법으로 증착하는 것이 바람직하다. 이때, SFD 방법은 TiN막 증착 후 NH3의 열처리 공정을 짧게 여러번 박복하여 TiN막 내의 Cl 농도를 낮추는 방법이다. 예컨대, SFD 방법은 TiN막 증착, NH3 열처리, TiN막 증착 및 NH3 열처리 공정을 반복적으로 실시한다.
도 3d를 참조하면, 제 1 도전물질(135)이 증착된 저장전극 영역(130)을 포함하는 전체 상부에 제 2 도전물질(140)을 형성한다. 제 2 도전물질(140)은 SiGe, W 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성한다. 바람직하게는 SiGe막으로 형성한다. 또한, 저장전극 영역(130) 내부를 모두 채울 수 있도록 10 ~ 1000Å의 두께로 형성하는 것이 바람직하며, 더욱 바람직하게는 300 ~ 500Å의 두께로 형성한다. 여기서, 제 2 도전물질(140)은 SiGe막 증착 시 열에 의한 손상을 최소화하기 위해 400 ~ 500℃의 저온에서 형성하는 것이 바람직하며, 더욱 바람직하게는 430 ~ 470℃의 온도에서 형성한다. 또한, 제 2 도전물질(140)은 SiGe막 증착 시 막질의 스트레스를 최소화하기 위해 0.1 ~ 10 Torr의 저압에서 형성한다.
그리고, 제 2 도전물질(140)은 SiH4, Si2H6, SiCl4, Si3H8, TSA등을 실리콘(Si) 반응 가스로 사용하며, N2 또는 Ar를 베이스로 하는 GeH4를 게르마늄(Ge) 반응 가스로 사용한다. 또한, BCl3, B2H6, PH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 제 2 도전물질(140)을 결정화시켜 전도체로서의 역할을 할 수 있도록 한다. 이때, 이온 주입은 인시튜(In-Situ) 공정으로 진행하는 것이 바람직하다. 이와 같이 제 2 도전물질(140)이 결정질을 갖게 됨에 따라 후속 열공정에서도 열팽창 및 결정화가 진행되지 않아 스트레스를 방지할 수 있다. 나아가, SiGe막의 결정화 정도 및 SSiGe막의 전도성 특성을 향상시키기 위해서 SiGe막 내의 Ge의 농도를 10 ~ 90%로 사용할 수 있으며, 바람직하게는 30 ~ 50%로 사용한다. 그리고, 더욱 바람직하게는 SiGe 내의 Ge의 농도가 40%가 되도록한다. 이러한 경우 SiGe막의 전도성이 극대화된다.
도 3e를 참조하면, 제 3 희생막(125)이 노출될때까지 제 1 도전물질(135) 및 제 2 도전물질(140)을 평탄화 식각하여 저장전극 영역(130) 내의 제 1 도전물질(135)을 분리한다. 이때, 제 1 도전물질(135) 및 제 2 도전물질(140)을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치-백(Etch-Back) 공정을 진행하는 것이 바람직하다.
다음으로, 도 3f를 참조하면 제 3 희생막(125), 제 2 도전물질(140) 및 제 1 도전물질(135) 상부에 지지층(120)을 패터닝하기 위한 마스크 패턴(145)을 형성한다. 마스크 패턴(145)은 저장전극 영역(130)들 사이가 노출되도록 형성하는 것이 바람직하고 이때, 저장전극 영역(130)도 일부 노출될 수 있다. 이어서, 마스크 패턴(145)에 의해 노출된 제 3 희생막(125) 및 지지층(120)을 제거하여 지지층 패턴(120a)을 형성한다. 이때, 지지층 패턴(120a)은 홀 타입(Hole Type) 또는 라인 타입(Line Type)으로 형성할 수 있다.
그 다음, 도 3g를 참조하면 마스크 패턴(145)을 제거한다. 그 다음, 습식 딥 아웃(Wet Dip-Out) 공정을 진행하여 제 3 희생막(125), 제 2 희생막(115) 및 제 1 희생막(110)을 제거한다. 이때, 습식 딥 아웃 공정은 싱글 타입(Single Type) 또는 배치 타입(Batch Type)의 습식 클리닝(Wet Cleaning) 장비에서 진행하는 것이 바람직하다. 또한, 습식 딥 아웃 공정은 산화물 식각액(Oxide Etchant)으로 BOE를 사용하며, CLN(cleaning) R, CLN N, FRD(Fluorine Rinse Dry)), FPM(Fluoric Peroxide Mixture)등의 클리닝 공정을 인시튜(In-situ) 또는 엑스 시튜(ex-situ) 공정으로 진행할 수 있다.
도시하지는 않았으나 후속으로 유전체막(미도시) 및 상부 전극(미도시)을 형성하는 단계를 진행한다. 유전체막(미도시)은 Al2O3, HfO2, ZrO2, TiO2, Ta2O5, BST, PZT 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것이 바람직하다. 또한, 상부 전극(미도시)은 TiN, Ru, WN, AlN 및 이들의 조합 중 선택된 어느 하나을 물질을 포함하는 것이 바람직하다.
종래에는 하부 전극의 전체가 TiN막으로 형성되어 있었기 때문에 하부 전극과 식각 정지막 계면이 습식 화합물에 의해 손상되는 문제가 발생하였다. 그러나, 도 3g에 도시된 바와 같이 제 1 도전물질을 표면에 증착하고, 그 내부에 제 2 도전물질을 매립하여 저장전극을 형성함으로써 하부 전극과 식각 정지막 계면이 습식 케미칼에 의해 손상되는 것을 방지할 수 있다.
이때, 실린더 형태의 제 1 도전물질(135) 및 제 1 도전물질(135) 내측에 매립된 제 2 도전물질(140)을 포함하는 필라 구조의 하부전극에 한정하지 않고, 형태에 관계없이 제 1 도전물질(135) 및 제 2 도전물질(140)의 두 가지 물질을 포함하는 필라 구조의 하부전극 및 게이트 전극에 적용할 수도 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 층간 절연막 105 : 저장전극 콘택플러그
107 : 식각 정지막 110 : 제 1 희생막
115 : 제 2 희생막 120 : 지지층
125 : 제 3 희생막 130 : 저장전극 영역
135 : 제 1 도전물질 140 : 제 2 도전물질
143 : 저장전극 145 : 마스크 패턴

Claims (35)

  1. 저장전극 콘택플러그와 연결되는 필라 형태의 저장전극에 있어서,
    상기 필라 형태의 저장전극은 제 1 도전물질 및 제 2 도전물질
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 물질인 것을 특징으로 하는 반도체 소자.
  4. 저장전극 콘택플러그와 연결되는 필라 형태의 저장전극에 있어서,
    필라형태의 저장전극은 실린더형태의 제 1 도전물질; 및
    상기 제 1 도전물질 내측에 매립된 제 2 도전물질
    을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 제 1 도전물질의 두께는 10 ~ 200Å인 것을 특징으로 하는 반도체 소자.
  7. 청구항 4에 있어서,
    상기 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 물질인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상부에 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀 내에 제 1 도전물질 및 제 2 도전물질을 매립하여 필라 형태의 저장전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계는
    상기 반도체 기판 상부에 희생막을 형성하는 단계; 및
    상기 희생막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 8에 있어서,
    상기 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제 2 도전물질은 SiH4, Si2H6, SiCl4, Si3H8, TSA등을 실리콘 반응 가스로 사용하며, N2 또는 Ar를 베이스로 하는 GeH4를 게르마늄 반응 가스로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 11에 있어서,
    상기 SiGe에서 Ge의 농도를 10 ~ 90%로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 11에 있어서,
    상기 SiGe에서 Ge의 농도를 30 ~ 50%로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 8에 있어서,
    상기 제 2 도전물질을 매립하는 단계에서,
    BCl3, B2H6, PH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 상기 제 2 도전물질을 결정화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 8에 있어서,
    상기 제 2 도전물질을 매립하는 단계는 200 ~ 500℃의 저온, 0.1 ~ 10 Torr의 저압에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 8에 있어서,
    상기 필라 형태의 저장전극을 형성하는 단계 이후,
    습식 딥 아웃 공정으로 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 반도체 기판 상부에 저장전극 콘택플러그과 연결되는 실린더 형태의 제 1 도전물질을 형성하는 단계; 및
    상기 제 1 도전물질 내측에 제 2 도전물질을 매립하여 필라 형태의 저장전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 18에 있어서,
    상기 실린더 형태의 제 1 도전물질을 형성하는 단계는
    상기 반도체 기판 상부에 희생막을 형성하는 단계;
    상기 희생막을 식각하여 상기 저장전극 콘택플러그가 노출되는 영역을 형성하는 단계; 및
    상기 영역 내측벽 및 저부면에 제 1 도전물질을 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 18에 있어서,
    상기 실린더 형태의 제 1 도전물질을 형성하는 단계에서,
    상기 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 청구항 18에 있어서,
    상기 제 1 도전물질을 형성하는 단계에서,
    상기 제 1 도전물질은 10 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 청구항 18에 있어서,
    상기 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 청구항 18에 있어서,
    상기 필라 형태의 저장전극을 형성하는 단계는
    습식 딥 아웃 공정으로 상기 희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 저장전극 콘택플러그를 포함하는 반도체 기판 상부에 희생막을 형성하는 단계;
    상기 희생막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 영역을 형성하는 단계;
    상기 영역 내측에 제 1 도전물질을 증착하는 단계;
    상기 제 1 도전물질이 증착된 상기 영역 내에 제 2 도전물질을 매립하는 단계; 및
    상기 희생막을 제거하여 필라형 저장전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 청구항 24에 있어서,
    상기 희생막을 형성하는 단계에서,
    상기 희생막은 PSG(phosphorsilicate glass), BSG(boro-silicate glass), BPSG(borophosphorsilicate glass), USG(Undoped Silicate Glass) , TEOS(tetraethyl orthosilicate), 폴리실리콘, SiGe 및 이들의 조합 중 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 청구항 24에 있어서,
    상기 실린더 형태의 제 1 도전물질을 형성하는 단계에서,
    상기 제 1 도전물질은 TiN, TaN, WN, Pt, Ru, AlN 및 이들의 조합 중 선택된 어느 하나의 물질에 Si, C, Al, Ge 및 이들의 조합 중 선택된 어느 하나의 물질을 결합시킨 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 청구항 24에 있어서,
    상기 제 1 도전물질을 형성하는 단계에서,
    상기 제 1 도전물질은 10 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 청구항 24에 있어서,
    상기 제 1 도전물질을 형성하는 단계에서,
    상기 제 1 도전물질은 SFD(Sequential Flow Deposition) 또는 ALD(Atomic Layer Deposition)의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 청구항 24에 있어서,
    상기 제 2 도전물질은 SiGe, W 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 청구항 29에 있어서,
    상기 제 2 도전물질은 SiH4, Si2H6, SiCl4, Si3H8, TSA등을 실리콘 반응 가스로 사용하며, N2 또는 Ar를 베이스로 하는 GeH4를 게르마늄 반응 가스로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 청구항 29에 있어서,
    상기 SiGe에서 Ge의 농도를 10 ~ 90%로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 청구항 29에 있어서,
    상기 SiGe에서 Ge의 농도를 30 ~ 50%로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 청구항 24에 있어서,
    상기 제 2 도전물질을 매립하는 단계에서,
    상기 제 2 도전물질에 BCl3, B2H6, PH3 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 하여 상기 제 2 도전물질을 결정화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 청구항 24에 있어서,
    상기 제 2 도전물질을 매립하는 단계는 200 ~ 500℃의 저온, 0.1 ~ 10 Torr의 저압에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 청구항 24에 있어서,
    상기 희생막을 제거하여 필라 형태의 저장전극을 형성하는 단계에서
    상기 희생막은 습식 딥 아웃(Wet Dip Out) 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536939B1 (en) * 2015-10-28 2017-01-03 International Business Machines Corporation High density vertically integrated FEOL MIM capacitor
KR102394250B1 (ko) 2016-01-06 2022-05-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105513954B (zh) * 2016-01-29 2019-01-04 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
US11075204B2 (en) * 2018-12-14 2021-07-27 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same
CN112563271B (zh) * 2019-09-10 2023-01-31 长鑫存储技术有限公司 电容孔形成方法、电容器制造方法、电容器及半导体存储器
CN117715408A (zh) * 2022-09-07 2024-03-15 长鑫存储技术有限公司 一种半导体结构的制造方法及半导体结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130125079A (ko) * 2012-05-08 2013-11-18 에스케이하이닉스 주식회사 캐패시터 및 그 제조 방법

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