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KR20110134200A - 전자기 밴드갭 구조물을 포함하는 ｅｍｉ 노이즈 차폐 기판 - Google Patents

전자기 밴드갭 구조물을 포함하는 ｅｍｉ 노이즈 차폐 기판 Download PDF

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KR20110134200A
KR20110134200A KR1020100054057A KR20100054057A KR20110134200A KR 20110134200 A KR20110134200 A KR 20110134200A KR 1020100054057 A KR1020100054057 A KR 1020100054057A KR 20100054057 A KR20100054057 A KR 20100054057A KR 20110134200 A KR20110134200 A KR 20110134200A
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KR
South Korea
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substrate
substrate region
emi noise
layer
conductive plates
Prior art date
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Ceased
Application number
KR1020100054057A
Other languages
English (en)
Inventor
김한
한미자
박대현
정효직
봉강욱
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100054057A priority Critical patent/KR20110134200A/ko
Priority to JP2010203868A priority patent/JP2011258910A/ja
Priority to CN201010288237.6A priority patent/CN102281748B/zh
Priority to US12/984,935 priority patent/US8699234B2/en
Publication of KR20110134200A publication Critical patent/KR20110134200A/ko
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Abstract

본 발명은 EBG 구조가 삽입된 EMI 노이즈 차폐 기판이 제공된다. 본 발명의 실시예에 따른 EMI 노이즈 차폐 기판은, 상면에 전자 제품이 탑재되며, 상기 전자 제품으로의 신호 전달 및 전력 전달을 위한 회로가 형성되는 제1 기판 영역; 및 상기 제1 기판 영역의 하면에 위치하며, 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 기판 외부로의 방사를 차폐할 수 있도록 대역 저지 주파수 특성을 갖는 전자기 밴드갭 구조가 삽입되는 제2 기판 영역을 포함할 수 있다.

Description

전자기 밴드갭 구조물을 포함하는 ＥＭＩ 노이즈 차폐 기판{EMI NOISE SHIELD BOARD INCLUDING ELECTROMAGNETIC BANDGAP STRUCTURE}
본 발명은 기판에 관한 것으로서, 보다 구체적으로는 전자기 밴드갭 구조(EBG structure)를 이용하여 전자기 간섭 노이즈(EMI noise)를 차폐시킬 수 있는 노이즈 차폐 기판에 관한 것이다.
EMI(Electromagnetic interference) 문제는 전자제품의 동작주파수가 고속화되면서 고질적인 노이즈 문제로 인식되어 왔다. 특히, 최근들어 전자제품의 동작주파수가 수십 MHz ~ 수 GHz 대로 되면서 이러한 EMI 문제는 더더욱 심각해져서 해결책이 절실히 필요한 상황이다.
EMI 노이즈는 어느 하나의 전자회로, 소자, 부품 등에서 발생한 전자기파(EM wave)가 다른 회로, 소자, 부품 등으로 전달됨으로써 간섭에 의한 노이즈 문제를 발생시키는 원인이 되는 노이즈를 말한다. 이와 같은 EMI 노이즈를 크게 분류하면, 방사 노이즈(radiation noise)(도 1a의 참조번호 110, 130 참조)와 전도 노이즈(conduction noise)(도 1a의 참조번호 120 참조)로 나눌 수 있다.
이 중, 기판의 상부(즉, 전자부품의 탑재면)로 방사되는 방사 노이즈(110)의 경우에는, 그 기판의 상부 영역을 메탈 캡 등의 전자기 차폐용 캡으로 쉴드(shield)하거나 EMI 흡수체를 설치하여 해결하는 방식이 일반적이다. 그러나 전자부품이 탑재되지 않는 면(도 1b에서는 기판 하부면)의 경우에는 위와 같은 쉴드 캔(도 1b의 참조번호 40) 또는 EMI 흡수체(도 1b의 참조번호 42)를 설치할 수 없기 때문에, 상기 쉴드 캔 또는 EMI 흡수체는 전자부품이 탑재되지 않는 면을 통해 외부로 방사되는 방사 노이즈(130)의 차폐를 위한 해결책이 될 수 없다.
본 발명은 EBG 구조를 이용함으로써 전자부품이 탑재되지 않는 면을 통해 외부로 방사되는 방사 노이즈를 차폐시킬 수 있는 EMI 노이즈 차폐 기판을 제공한다.
또한, 본 발명은 EMI 구조를 전자부품이 탑재되지 않는 면 측의 기판 내부에 삽입시킴으로써, 외부로 방사되는 방사 노이즈를 차폐시킬 수 있는 EMI 노이즈 차폐 기판을 제공한다.
본 발명의 일 측면에 따르면, EBG 구조가 삽입된 EMI 노이즈 차폐 기판이 제공된다.
본 발명의 실시예에 따른 EMI 노이즈 차폐 기판은, 상면에 전자 제품이 탑재되며, 상기 전자 제품으로의 신호 전달 및 전력 전달을 위한 회로가 형성되는 제1 기판 영역; 및 상기 제1 기판 영역의 하면에 위치하며, 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 기판 외부로의 방사를 차폐할 수 있도록 대역 저지 주파수 특성을 갖는 전자기 밴드갭 구조가 삽입되는 제2 기판 영역을 포함할 수 있다.
여기서, 상기 전자기 밴드갭 구조는, 제1 평면에 위치하는 복수개의 도전판과, 이웃하는 2개의 상기 도전판 간 마다를 전기적으로 연결하는 스티칭 비아를 포함할 수 있다. 그리고 상기 스티칭 비아는, 유전층을 관통하고, 일단이 상기 이웃하는 2개의 도전판 중 어느 하나와 연결되는 제1 비아; 유전층을 관통하고, 일단이 상기 이웃하는 2개의 도전판 중 다른 하나와 연결되는 제2 비아; 및 상기 도전판들과는 다른 평면에 위치하고, 일단이 상기 제1 비아의 타단과 연결되고 타단이 상기 제2 비아의 타단과 연결되는 도전성 연결 패턴을 포함할 수 있다.
여기서, 상기 도전판들이 위치하는 상기 제1 평면은, 상기 제2 기판 영역에서 상기 도전성 연결 패턴이 위치하는 평면보다, 상기 전자 제품이 탑재되는 상기 제1 기판의 상면으로부터 더 멀리 위치할 수 있다.
여기서, 상기 제1 비아 및 상기 제2 비아 중 적어도 하나가 관통하는 상기 유전층은 고유전체에 의해 형성될 수 있다.
여기서, 상기 도전판들은 상기 제2 기판 영역의 내부에 위치하되, 상기 도전성 연결 패턴은, 상기 제1 기판 영역과 상기 제2 기판 영역의 경계면 또는 상기 제1 기판 영역의 내부의 일 평면에 위치할 수 있다.
여기서, 상기 전자기 밴드갭 구조는 상기 도전판들이 위치하는 상기 제1 평면을 제1층으로 하고, 상기 도전성 연결 패턴이 위치하는 평면을 제2층으로 하는 2층 구조를 갖되, 상기 2층 구조의 전자기 밴드갭 구조는 상기 제2 기판 영역 내부에 높이 방향으로 반복하여 적층 형성됨으로써 2의 배수층 구조로 확장될 수 있다.
여기서, 상기 전자기 밴드갭 구조는 상기 도전판들이 위치하는 상기 제1 평면과 상기 도전성 연결 패턴이 위치하는 평면 사이에 적어도 하나의 도전층이 개재됨으로써 3층 이상의 구조를 가질 수 있다.
여기서, 상기 도전판들 중 일부는 나머지와 면적, 형상, 크기 중 적어도 하나가 상이하도록 제작될 수 있다.
여기서, 상기 도전판들은 상기 제2 기판 영역의 전체 영역에 걸쳐 배열 위치할 수 있다. 또는, 상기 도전판들은 상기 제2 기판 영역의 일부 영역에 배열 위치하되, 상기 도전판들이 배열 위치될 상기 제2 기판 영역의 상기 일부 영역은, 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 주요 전달 경로를 포함할 수 있다.
여기서, EMI 노이즈 차폐 기판은, 상기 제2 기판 영역의 하면에 위치하며, 상기 제2 기판 영역으로부터 전달되는 EMI 노이즈의 기판 외부로의 방사를 차폐할 수 있도록 대역 저지 주파수 특성을 갖는 전자기 밴드갭 구조가 삽입되는 제3 기판 영역을 더 포함할 수 있다.
본 발명의 실시예에 의하면, EBG 구조를 이용함으로써 전자부품이 탑재되지 않는 면을 통해 외부로 방사되는 방사 노이즈를 차폐시킬 수 있는 EMI 노이즈 차폐 기판을 제공할 수 있다.
또한, 본 발명은 EMI 구조를 전자부품이 탑재되지 않는 면 측의 기판 내부에 삽입시키는 간단한 구조 변경만으로도, 외부로 방사되는 방사 노이즈를 효율적으로 차폐시킬 수 있는 EMI 노이즈 차폐 기판을 제공할 수 있다.
도 1a는 전자기 간섭 노이즈(EMI noise) 문제를 설명하기 위한 도면.
도 1b는 쉴드 캔 및 EMI 흡수체가 적용된 기판을 도시한 도면.
도 2a는 전자기 밴드갭 구조로서, MT-EBG 구조를 설명하기 위한 도면.
도 2b는 도 2a에 도시된 MT-EBG 구조에 관한 등가 회로도.
도 3a는 전자기 밴드갭 구조로서, PT-EBG 구조를 설명하기 위한 도면.
도 3b는 도 3a에 도시된 PT-EBG 구조에 관한 등가 회로도.
도 4a는 전자기 밴드갭 구조로서, VS-EBG 구조의 일 예를 나타낸 도면.
도 4b는 도 4a에 도시된 VS-EBG 구조에 관한 등가 회로도.
도 4b는 도 4a에 도시된 VS-EBG의 일부 변형례를 나타낸 도면.
도 5a 및 도 5b는 각각 사각형과 삼각형 형상의 금속판을 갖는 VS-EBG 구조의 배열 형태를 나타낸 평면도.
도 5c 및 도 5d는 사이즈를 달리하는 복수개 그룹의 금속판들을 갖는 VS-EBG 구조의 배열 형태를 나타낸 평면도.
도 5e는 VS-EBG 구조에 의한 띠 모양의 배열 형태를 나타낸 평면도.
도 6은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 일 실시 형태를 나타낸 수직 단면도.
도 7은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 다른 실시 형태를 나타낸 수직 단면도.
도 8은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 또 다른 실시 형태를 나타낸 수직 단면도.
도 9는 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판에서의 EMI 노이즈 차폐 성능을 확인한 측정 결과 그래프.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
또한, 이하, 전자기 밴드갭 구조를 설명함에 있어서 명세서 전반에 걸쳐 금속층(metal layer)과 금속판(metal plate) 그리고 금속선(metal trace) 등이 이용되는 경우를 중심으로 설명할 것이나, 이는 금속 이외의 다른 도전성 물질로 이루어진 도전층(conductive layer)과 도전판(conductive plate) 그리고 도전선(conductive trace) 등으로 대체되어도 무방함은 자명하다 할 것이다.
이하, 본 발명의 실시예들에 따른 EMI 노이즈 차폐 기판에 관하여 상세히 설명하기에 앞서, 본 발명의 이해를 돕기 위해, 도 2a로부터 도 4c까지에 도시된 전자기 밴드갭 구조(Electromagnetic bandgap structure)에 관하여 설명한다.
특정 주파수 대역의 신호의 차폐가 가능한 전자기 밴드갭 구조는 크게 3가지 즉, MT-EBG(Mushroom type EBG), PT-EBG(Planar type EBG), VS-EBG(Via stitched type EBG)로 분류된다. 이중에서도 특히 VS-EBG 구조는 본 발명과 관련하여 본 출원인이 개발한 삼성전기 주식회사만의 고유 모델에 해당한다.
먼저, MT-EBG 구조의 일반적 형태가 도 2a를 통해 도시되어 있다.
MT-EBG구조는 예를 들어 기판 내부에서 전원층(power layer)과 접지층(ground layer)으로 기능할 두 개의 금속층 사이에 버섯 모양을 갖는 EBG 셀(EBG cell, 도 2a의 참조번호 230 참조) 복수개를 삽입한 구조를 갖는다. 도 2a는 도면 도시의 편의를 위해 총 4개의 EBG 셀만을 도시하고 있다.
도 2a를 참조하면, MT-EBG 구조(200)는 각각 접지층 및 전원층 중 어느 하나 및 다른 하나의 층으로서 기능하는 제1 금속층(210)과 제2 금속층(220) 사이에 금속판(231)을 더 형성하고, 제1 금속층(210)과 금속판(231) 간을 비아(232)로 연결한 버섯형 구조물(230)을 반복하여 배치시킨 형태를 갖는다. 이때, 제1 금속층(210)과 금속판(231)의 사이에는 제1 유전층(215)이, 금속판(231)과 제2 금속층(220)의 사이에는 제2 유전층(225)이 개재된다.
이와 같은 MT-EBG 구조(200)는 제2 금속층(220)과 제2 유전층(225) 그리고 금속판(231)에 의해 형성되는 캐패시턴스 성분과, 제1 유전층(215)을 관통하여 제1 금속층(210)과 금속판(231) 간을 연결하는 비아(232)에 의해 형성되는 인덕턴스 성분이 제1 금속층(210)과 제2 금속층(220) 사이에서 L-C 직렬 연결된 상태를 가짐으로써 일종의 대역 저지 필터(band stop filter)로서의 기능을 수행하게 된다. 이는 도 2b의 등가 회로도를 통해 쉽게 이해할 수 있다.
도 2b를 참조할 때, MT-EBG 구조(200)는 버섯형 구조물(230)을 제1 금속층(211)과 제2 금속층(212) 사이에 삽입시킴으로써, 저주파수(low frequency) 대역의 신호(도 2b의 참조부호 (x) 참조) 및 고주파수(high frequency) 대역의 신호(도 2b의 참조부호 (y) 참조)는 통과하고, 그 중간의 특정 주파수 대역의 신호(도 2b의 참조부호 (z) 참조)는 차폐할 수 있도록 구현되어 있다.
그러나 이와 같은 MT-EBG 구조를 구현하는데는 최소 3층이 필요하므로, 층수가 증가한다는 구조적인 단점이 존재한다.
다음으로, PT-EBG 구조의 일반적인 형태는 도 3a을 통해 도시되고 있다.
PT-EBG 구조는 예를 들어 전원층 또는 접지층으로서 기능할 어느 하나의 금속층 전체를 통해 특정 패턴의 EBG 셀(도 3a의 참조번호 320-1 참조) 복수개를 반복적으로 배치시킨 구조를 가지고 있다. 도 3a 또한 도면 도시의 편의를 위해 총 4개의 EBG 셀만을 도시하고 있다.
도 3a를 참조하면, PT-EBG 구조(300)는 임의의 일 금속층(310)과 다른 평면에 위치하는 복수개의 금속판(321-1, 321-2, 321-3, 321-4)이 특정의 일부분(도 3a에서는 각 금속판의 모서리 끝단)를 통해 금속 브랜치(metal branch)(322-1, 322-2, 322-3, 322-4)에 의해 상호간 브리지(bridge) 연결되는 형태를 가지고 있다.
이때, 넓은 면적을 갖는 금속판들(321-1, 321-2, 321-3, 321-4)이 저임피던스 영역을 구성하고, 좁은 면적을 갖는 금속 브랜치들(322-1, 322-2, 322-3, 322-4)이 고임피던스 영역을 구성하게 된다. 따라서, PT-EBG는 저임피던스 영역과 고임피던스 영역이 반복적으로 교번 형성되는 구조를 통해, 특정 주파수 대역의 노이즈를 차폐시킬 수 있는 대역 저지 필터로서의 기능을 수행하게 된다. 이는 도 3b의 등가 회로도를 통해 쉽게 이해할 수 있다.
도 3b를 참조할 때, PT-EBG 구조(300)는 동일 평면 상에 저임피던스 영역을 구성하는 금속판들(321-1, 321-2, 321-3, 321-4)과 고임피던스 영역을 구성하는 금속 브랜치들(322-1, 322-2, 322-3, 322-4)을 교번시킴으로써, 저주파수(low frequency) 대역의 신호(도 3b의 참조부호 (x) 참조) 및 고주파수(high frequency) 대역의 신호(도 3b의 참조부호 (y) 참조)는 통과하고, 그 중간의 특정 주파수 대역의 신호(도 2b의 참조부호 (z1), (z2), (z3) 참조)는 차폐할 수 있도록 구현되어 있다.
이와 같은 PT-EBG 구조는 MT-EBG 구조와 달리 2층 만으로도 전자기 밴드갭 구조를 구현할 수 있다는 이점은 있으나, 셀(cell)의 소형화가 어렵고 넓은 영역에 걸쳐 형성되어야 하므로 다양한 응용 제품에 적용하기 어려운 디자인적인 한계가 있다. 이는 PT-EBG 구조가 다양한 파라미터를 활용하지 못하고 단지 2개의 임피던스 성분만을 이용하여 EBG 구조를 형성하고 있다는데서 기인한다.
한편, 본 출원인이 독자 개발한 VS-EBG 구조는 MT-EBG 구조 및 PT-EBG의 전술한 바와 같은 구조적 단점, 디자인적 한계를 해결할 수 있도록 구현되어 있다. VS-EBG 구조에 관해서는 본 명세서를 통해서 보다 상세히 설명하기로 한다.
도 4a는 전자기 밴드갭 구조로서, VS-EBG 구조의 일 예를 나타낸 도면이고, 도 4b는 도 4a에 도시된 VS-EBG 구조에 관한 등가 회로도이고, 도 4b는 도 4a에 도시된 VS-EBG의 일부 변형례를 나타낸 도면이다. 또한, 도 5a 내지 도 5e는 VS-EBG 구조의 EBG 셀들의 다양한 배열 형태를 예시하고 있다.
도 4a를 참조하면, VS-EBG 구조(400)는 금속층(410), 금속층(410)과 이격되어 위치하는 복수개의 금속판(430-1, 430-2, 이하 이를 제1 금속판과 제2 금속판이라 함) 및 스티칭 비아(stitching via)(440)를 포함한다. 다만, 도 4a에서는 도면 도시의 편의상 단 2개의 금속판만을 도시하였다.
즉, 도 4a의 전자기 밴드갭 구조물은 금속층(410)(또는 스티칭 비아(440)의 연결 패턴(443)이 위치하는 부분)을 1층으로 하고, 복수개의 금속판(430-1, 430-2)을 2층으로 하는 2층 구조를 가지고 있다. 이때, 금속층(410)과 복수개의 금속판(430-1, 430-2)의 사이에는 유전층(420)이 개재된다.
여기서, 도 4a에 도시된 금속층(410)과 금속판들(430-1, 430-2)은 다층 기판의 내부에 존재하는 임의의 2개의 층일 수 있다. 도 4a의 경우, 스티칭 비아(440)의 연결 패턴(443)이 형성될 위치에 상응하여 금속층(410)이 존재하는 경우를 가정하고 있다. 다만, 연결 패턴(443)이 형성될 위치에 금속층이 존재하지 않는 경우도 상정할 수 있으며, 이때에는 VS-EBG 구조는 도 4c와 같은 형태를 가지게 될 것이다.
금속층(410)은 금속판들(430-1, 430-2)과는 다른 평면에 위치함과 아울러, 복수개의 금속판들과 전기적으로 분리되어 존재한다. 즉, 금속층(410)은 기판 내에서 금속판들(430-1, 430-2)과 전기신호적으로 서로 다른 층을 구성한다. 예를 들어, 금속층(410)이 전원층(power layer)인 경우 금속판들(430-1, 430-2)은 접지층(ground layer)과 전기적으로 연결되며, 금속층(410)이 접지층인 경우 금속판들(430-1, 430-2)은 전원층과 전기적으로 연결될 수 있다. 또는 금속층(410)이 신호층(signal layer)인 경우 금속판들(430-1, 430-2)은 접지층(ground layer)과 전기적으로 연결되며, 금속층(410)이 접지층인 경우 금속판들(430-1, 430-2)은 신호층과 전기적으로 연결될 수 있다.
VS-EBG 구조에서, 스티칭 비아(stitiching via)는 복수개의 금속판들 중 어느 2개의 금속판 간을 전기적으로 연결한다. 본 명세서를 통해 첨부된 모든 도면에서는 스티칭 비아에 의해 인접한 어느 2개의 금속판 간이 전기적으로 연결되는 방식이 채용되고 있지만, 어느 하나의 스티칭 비아를 통해 연결되는 2개의 금속판은 반드시 인접 위치한 금속판 간이 아닐 수도 있다. 또한, 어느 하나의 금속판을 기준하여 다른 하나의 금속판이 하나의 스티칭 비아를 통해 연결되는 경우를 예시하고 있지만, 어느 2개의 금속판 간을 연결하는 스티칭 비아의 개수에 특별한 제한을 둘 필요가 없음은 자명하다.
또한, 본 명세서에서는 어느 하나의 금속판을 기준으로 그와 인접한 사방의 금속판들 간이 각각 하나의 스티칭 비아를 통해 금속판들 전부가 전기적으로 연결된 형태(도 4a 및 5a에서와 유사한 형태)를 중심으로 예시하고 있지만, 모든 금속판들이 전기적으로 하나로 연결됨으로써 폐루프(closed loop)를 형성할 수만 있다면 스티칭 비아를 통한 금속판 간의 연결 방식은 어떠한 방식이 적용되어도 무방함은 물론이다.
도 4a를 참조할 때, 스티칭 비아(440)는 제1 비아(441), 제2 비아(442) 및 연결 패턴(443)을 포함하여 구현됨으로써 이웃하는 2개의 금속판 간을 전기적으로 연결하는 기능을 수행한다.
이를 위해, 제1 비아(441)는 제1 금속판(430-1)과 연결된 일단(441a)으로부터 유전층(420)을 관통하여 형성되며, 제2 비아(442)는 제2 금속판(430-2)과 연결된 일단(442a)으로부터 유전층(420)을 관통하여 형성된다. 또한, 연결 패턴(443)은 금속층(410)과 동일 평면 상에 위치하여 그 일단이 제1 비아(441)의 타단(441b)과 연결되고, 타단이 제2 비아(442)의 타단(442b)과 연결된다. 이때, 각 비아의 일단 및 타단에는 비아 형성을 위한 드릴링 공정 상의 위치 오차를 극복하기 위한 목적으로 비아 랜드가 비아의 단면적보다 크게 형성될 것임은 물론이나, 이는 자명한 사항인 바 그 상세한 설명은 생략한다.
이때, 금속판들(430-1, 430-2)과 금속층(410) 간이 전기적으로 연결되는 것을 방지하기 위하여, 스티칭 비아(440)의 연결 패턴(443)의 테두리에는 클리어런스 홀(clearance hole)(450)이 형성될 수 있다.
즉, VS-EBG 구조에서, 이웃하는 2개의 금속판(430-1, 430-2)은 동일 평면 상에서 연결되는 것이 아니라, 스티칭 비아(440)에 의하여 다른 평면(즉, 금속층(410)과 동일한 평면)을 경유하여 연결된다. 따라서, VS-EBG 구조에 의하면, 동일 조건에서 이웃하는 금속판 간을 동일 평면 상에서 연결시키는 경우보다 인덕턴스 성분을 보다 수월하게 또한 보다 길게 확보할 수 있는 이점이 있다. 뿐만 아니라, 본 발명에서 이웃하는 금속판들은 스티칭 비아(440)에 의해서 연결되므로, 금속판들 간을 전기적으로 연결하기 위한 패턴을 금속판들 사이에 별도로 형성시킬 필요가 없다. 따라서, 금속판들 간의 이격 간격을 줄일 수 있게 되므로, 이웃하는 금속판들 사이에서 형성되는 캐패시턴스 성분을 증가시킬 수 있는 이점도 있다.
상술한 VS-EBG 구조가 특정 주파수 대역의 신호를 차폐하는 기능을 수행할 수 있는 원리는 다음과 같다.
VS-EBG 구조에서는, 금속층(410)과 금속판(430-1, 430-2) 사이에는 유전층(420)이 개재되며, 이에 의해 금속층(410)과 금속판(430-1, 230-2) 간 그리고 이웃하는 2개의 금속판 간에 형성되는 캐패시턴스(capacitance) 성분이 존재한다. 또한, 스티칭 비아(440)에 의하여 이웃하는 2개의 금속판 간에는 제1 비아(441) -> 연결 패턴(443) -> 제2 비아(442)를 경유하는 인덕턴스(inductance) 성분도 존재하게 된다.
이때, 캐패시턴스 성분은 금속층(410)과 금속판(430-1, 430-2) 간 및 이웃하는 2개의 금속판 간의 이격 간격, 유전층(420)을 구성하는 유전 물질의 유전율, 금속판의 크기, 형상, 면적 등과 같은 팩터에 의해 그 값이 변화된다. 인덕턴스 성분 또한 제1 비아(441), 제2 비아(442) 그리고 연결 패턴(443)의 형상, 길이, 두께, 폭, 단면적 등과 같은 팩터에 의해 그 값이 변화된다. 따라서, 상술한 다양한 팩터들을 적절히 조정, 설계하게 되면, 도 4a에 도시된 구조물을 목적 주파수 대역의 특정 신호 또는 특정 노이즈의 제거 또는 차폐를 위한 전자기 밴드갭 구조(electro bandgap structure)(일종의 대역 저지 필터로서 기능함)로서 활용할 수 있다. 이는 도 4b의 등가회로도를 통해 쉽게 이해할 수 있을 것이다.
도 4b의 등가회로도에서, 인덕턴스 성분인 L1은 제1 비아(441)에 해당되고, 인덕턴스 성분인 L2는 제2 비아(442)에 해당되며, 인덕턴스 성분인 L3는 연결 패턴(443)에 해당된다. 또한, C1은 금속판(430-1, 430-2)들과 그 상부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이고, C2 및 C3는 연결 패턴(443)을 기준으로 그와 동일 평면에 위치한 금속층(410)과 그 하부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이다.
위와 같은 등가회로도에 따라 VS-EBG 구조는 특정 주파수 대역의 신호를 차폐하는 대역 저지 필터(band stop filter)로서의 기능을 수행하게 된다. 즉, 도 4b의 등가회로도를 통해 확인할 수 있는 바와 같이, 저주파수 대역의 신호(도 4b의 참조부호 (x) 참조) 및 고주파수 대역의 신호(도 4b의 참조부호 (y) 참조)는 VS-EBG 구조를 통과하고, 그 중간의 특정 주파수 대역의 신호(도 4b의 참조부호 (z1), (z2), (z3) 참조)는 VS-EBG 구조에 의해 차폐된다.
따라서, 이와 같은 VS-EBG 구조를 기판 내부의 임의의 층면 전체(도 5a, 도 5b, 도 5d, 도 5d 참조) 또는 그 일부면(도 5e 참조)에 반복 배열시키게 되면, 특정 주파수 대역의 신호 전달을 차폐할 수 있다.
이상에서는, 도면 도시의 편의를 위해, 각각의 금속판이 동일 면적의 정사각형 형상을 갖는 것으로 도시하였으나, 이외에도 다양한 변형이 가능함은 물론이다. 또한, VS-EBG 구조는 다양한 형태로 배열 가능하다. 이를 도 5a 내지 도 5e를 참조하여 설명한다.
예를 들어, 금속판은 도 5a와 같이 사각형 형상, 도 5b와 같이 삼각형 형상, 이외에도 육각형, 팔각형 등을 포함하는 다양한 다각형 형상을 가질 수 있고, 원형 또는 타원형의 형상 등을 가질 수 있음은 물론이다. 또한, 금속판은 도 5a, 5b, 5e와 같이 각각이 모두 동일한 크기(면적, 두께)를 가질 수도 있지만, 도 5c, 5d와 같이 서로 다른 크기를 가져 크기가 상이한 복수개의 그룹별로 구분 배치될 수도 있다.
도 5c의 경우, 상대적으로 큰 크기의 대 금속판 B와 상대적으로 작은 크기의 소 금속판 C가 서로 교번하여 배열되어 있으며, 도 5d의 경우, 상대적으로 큰 크기의 대 금속판 D와 상대적으로 작은 크기의 소 금속판 E1, E2, E3, E4가 있다. 소 금속판 E1, E2, E3, E4는 2 × 2 로 배열됨으로써 전체적으로 대 금속판 D와 유사한 면적을 차지하고 있다.
또한, 전자기 밴드갭 구조물은 도 5a 내지 도 5d와 같이 인쇄회로기판 내부의 일 층면 전체에 전자기 밴드갭 구조물에 의한 셀(cell)들을 빽빽히 반복 배치/배열될 수도 있지만, 도 5e와 같이 일부 경로에만 배치/배열될 수도 있다. 예를 들어, 도 5e에서 참조번호 11이 노이즈 근원지(noise source point)이고, 참조번호 12가 노이즈 차폐 목적지라 가정할 때, 그 사이 경로에 1열 이상으로 셀들을 반복 배치시킴으로써 그 경로를 따라 전도될 전도 노이즈를 차폐할 수 있다. 이는 도 5e에서 참조번호 21이 노이즈 근원지이고, 참조번호 22가 노이즈 차폐 목적지라 가정할 때에도 마찬가지이다.
다만, 본 발명의 EMI 노이즈 차폐 기판은 기판 내부에서 발생한 "전도 노이즈" 그 자체의 차폐에 목적을 두고 있는 것이 아니라, 그 전도 노이즈가 기판 하부면(본 명세서에서는 "전자부품이 탑재되지 않은 면을 의미함", 이하 이와 같음)에까지 전도되어 기판 외부로 방사되는 것을 방지(즉, "방사 노이즈"의 차폐)에 목적을 두고 있다.
따라서, 본 발명의 EMI 노이즈 차폐 기판에 적용될 전자기 밴드갭 구조는 전술한 VS-EBG 구조에서와 유사한 구조 및 특징을 취하면서도, 위의 도 5a 내지 도 5e의 배열 및 삽입 구조에서와는 다른 배열 및 삽입 구조를 가지게 될 것이다. 이하, 앞선 VS-EBG 구조의 설명에서와 중복될 수 있거나 대동소이한 구조적 특징을 갖는 부분에 관한 내용은 그 상세한 설명을 생략하되, 본 발명의 실시예들에 따른 EMI 노이즈 차폐 기판에 관한 특징점들을 중심으로 설명하기로 한다.
또한 이하에서는, 기판 하부 영역에 VS-EBG 구조가 삽입된 경우를 중심으로 설명하지만, 기판 하부 영역에 삽입될 EBG 구조로는 앞서 설명한 MT-EBG, PT-EBG는 물론 이들과 동일 유사 원리의 EMI 노이즈 차폐 구조를 가질 수 있는 구조물은 모두 적용 가능함은 물론이라 할 것이다.
도 6은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 일 실시 형태를 나타낸 수직 단면도이고, 도 7은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 다른 실시 형태를 나타낸 수직 단면도이며, 도 8은 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판의 또 다른 실시 형태를 나타낸 수직 단면도이다.
본 발명에 따른 EMI 노이즈 차폐 기판은 도 6 내지 도 8에 도시된 바와 같이 기능적인 측면에서 볼 때 크게 두 부분으로 구성된다.
즉, 본 발명에 따른 EMI 노이즈 차폐 기판은, 상면에 전자 제품이 탑재되며 상기 전자 제품으로의 신호 전달 및 전력 전달을 하기 위한 회로가 형성되는 일반 회로용 PCB 영역(이하, 이를 제1 기판 영역이라 함)과, 상기 제1 기판 영역의 하면에 위치하며 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈가 기판 외부로 방사되는 것을 차폐할 수 있도록 하는 EMI 차폐용 PCB 영역(이하, 이를 제2 기판 영역이라 함)을 포함한다.
이를 위해, 상기 제2 기판 영역은, 앞서 도 2a에서 도 4c에서 설명한 바와 같은 EBG 구조가 삽입될 수 있다. 다만, 도 6 내지 도 8의 실시예들에서는 앞서 설명한 VS-EBG 구조가 제2 기판 영역 내에 삽입되어 있는 경우를 도시하고 있다.
즉, 도 6 내지 도 8의 경우, 제2 기판 영역에 삽입된 EBG 구조는, 제1 평면에 위치하는 복수개의 도전판들(도 6 내지 도 8의 EBG 플레이트 또는 EBG 셀 참조)과, 이웃하는 2개의 도전판 간마다를 전기적으로 연결하는 스티칭 비아를 포함하는 VS-EBG 구조를 가질 수 있다.
따라서, 이때의 상기 스티칭 비아는, 유전층을 관통하고 일단이 상기 이웃하는 2개의 도전판 중 어느 하나와 연결되는 제1 비아와, 유전층을 관통하고 일단이 상기 이웃하는 2개의 도전판 중 다른 하나와 연결되는 제2 비아, 그리고 상기 도전판들과는 다른 평면에 위치하고 일단이 상기 제1 비아의 타단과 연결되고 타단이 상기 제2 비아의 타단과 연결되는 도전성 연결 패턴을 포함할 수 있다.
이때, 상기 제2 기판 영역에 삽입되는 각각의 EBG 셀을 구성하는 개개의 도전판들은 모두 동일한 형상, 면적, 크기로 제작될 수도 있지만, 앞서도 설명한 바와 같이 차폐하고자 하는 EMI 노이즈의 밴드갭 주파수 대역 또는 EMI 노이즈 차폐 레벨에 따라 일부 도전판들은 나머지와는 형상, 면적, 크기 중 적어도 하나가 다르게 제작될 수도 있음은 물론이다.
특히, 상기 EBG 구조를 형성함에 있어서, 상기 도전판들은 상기 제2 기판 영역에서 상기 도전성 연결 패턴이 형성되는 위치와 비교할 때, 상기 전자 제품이 탑재되는 상기 제1 기판 영역의 상면으로부터 더 먼 위치에 배열될 수 있다. 예를 들어, 도 6 내지 도 8의 경우를 참조할 때, EBG 구조의 각각의 EBG 셀을 구성하는 도전판(EBG plate)들이 제2 기판 영역의 제일 하부(즉, 전체 EMI 노이즈 차폐 기판의 최하면)에 위치하고 있음이 바로 그것이다. 즉, 도 6 내지 도 8의 경우에는 도 4c에 도시된 EBG 구조가 뒤집혀 있는 형태를 갖고 있다.
또한, 상기 도전성 연결 패턴도 차폐하고자 하는 EMI 노이즈의 밴드갭 주파수 대역 또는 EMI 노이즈 차폐 레벨에 따라, 직선, 곡선, 나선 형태 등 다양한 트레이스 형상으로 제작될 수 있음은 물론이다.
또한 이때, 상기 도전판들과 상기 도전성 연결 패턴 사이에 개재되는 유전층 EMI 차폐 특성의 향상을 위해 고유전성 물질(즉, 고유전체)에 의해 형성될 수도 있다(도 7 참조)
그리고 도 7에 도시된 바와 같이, 상기 EBG 구조에서 상기 도전판들은 상기 제2 기판 영역의 내부에 위치하되, 상기 도전성 연결 패턴은 상기 제1 기판 영역의 내부의 일 평면에 위치할 수도 있다. 또는 상기 제1 기판 영역과 상기 제2 기판 영역의 경계면에 위치할 수도 있다. 이와 같이, 상기 도전성 연결 패턴을 상기 제1 기판 영역과의 경계면 또는 상기 제1 기판 영역 내부에 위치시키게 되는 경우, 상기 도전판들과 상기 도전성 연결 패턴 간을 전기적으로 연결하는 비아들(즉, 스티칭 비아를 구성하는 제1 비아 및 제2 비아)의 길이를 증가시킬 수 있어 이에 비례하여 인덕턴스 값을 증가시킬 수 있게 된다.
일반적으로 상기 제2 기판 영역에 삽입될 EBG 구조는 상기 제2 기판 영역의 두께를 최소화하기 위하여, 도 6에 도시된 바와 같이, 상기 도전판들을 제1 층으로 하고, 상기 도전성 연결 패턴을 제2층으로 하는 2층 구조로 형성될 수 있다.
다만, 반드시 위와 같이 제작할 필요는 없으며, 기판 두께의 문제가 기판 디자인 상에서 크게 고려되지 않아도 되는 경우 또는 차폐하고자 하는 EMI 노이즈의 밴드갭 주파수 대역 또는/및 노이즈 차폐 레벨에 따라 필요한 경우에는, 상기 EBG 구조가 3층 이상의 구조를 갖도록 제작할 수도 있다(도 8 참조).
또는 상기 2층 구조의 EBG 구조를 기판의 두께(즉, 높이) 방향으로 반복 적층시킴으로써 2의 배수층 구조를 갖도록 제작할 수도 있을 것이다.
또한, 상기 EBG 구조의 배열 형태는 앞서 설명한 도 5a 내지 도 5e에서와 같이 다양한 형태를 가질 수 있음은 물론이다. 앞서도 설명한 바이지만, 상기 EBG 구조는, 상기 제1 기판 영역으로부터 전달되오는 EMI 노이즈의 외부 방사를 방지하기 위하여, 상기 제2 기판 영역의 전체 영역에 걸쳐 배열될 수도 있지만, 일부 영역에만 배열될 수도 있을 것이다.
예를 들어, 제2 기판 영역 중 상기 EBG 구조를 일부 영역에만 배열시키는 경우, 상기 일부 영역은 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 주요 전달 경로(예를 들어, EMI 노이즈가 주로 방사되는 영역과 관련된 전달 경로)를 포함하도록 선정될 수 있을 것이다.
또한, 위의 도 6 내지 도 8의 경우에는, 제1 기판 영역의 하면에 EBG 구조가 삽입된 영역이 단 하나(즉, 제2 기판 영역) 존재하는 경우를 예로 들고 있지만, 상기 EBG 구조가 삽입된 영역은 2개 이상 존재할 수도 있다.
즉, 제2 기판 영역의 하면에도 또 다른 제3 기판 영역이 존재하고, 상기 제3 기판 영역에도 위에서 설명한 바와 같이 EBG 구조가 배열 삽입되어 있을 수도 있다. 이와 같은 경우 2중, 3중의 차폐 영역을 둠으로써 EMI 노이즈의 방사를 보다 촘촘하게 차폐해낼 수 있게 된다.
도 9는 본 발명에 따라 EBG 구조가 삽입된 EMI 노이즈 차폐 기판에서의 EMI 노이즈 차폐 성능을 확인한 측정 결과 그래프이다.
도 9의 측정 결과 그래프에서, 기존 샘플은 일반 회로용 PCB 영역만이 존재하는 PCB의 경우를 예시하고, 제안 구조는 일반 회로용 PCB 영역의 하면에 EMI 차폐용 PCB 영역이 존재하는 PCB의 경우를 예시한다.
도 9의 측정 결과 그래프를 참조하면, 100 ~ 800MHz 대역에서 상기 기존 샘플에 비해 제안된 구조에 따라 EBG 구조가 삽입된 PCB 영역을 포함하는 EMI 노이즈 차폐 기판의 경우 EMI 노이즈가 대략 10dB 가량 감소된 것을 확인할 수 있다.
이와 같이, 본 발명에 의하면, EBG 구조가 삽입된 EMI 차폐용 PCB 영역을 갖는 EMI 노이지 차폐 기판에 의하여, 전자부품이 탑재되지 않는 면을 통해 외부로 방사되는 방사 노이즈를 차폐시킬 수 있는 효과가 있다.
이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
410 : 제1 금속층 420 : 제1 유전층
430 : 금속판 440 : 스티칭 비아
441 : 제1 비아 442 : 제2 비아
443 : 연결 패턴 450 : 제1 클리어런스 홀

Claims (11)

  1. 상면에 전자 제품이 탑재되며, 상기 전자 제품으로의 신호 전달 및 전력 전달을 위한 회로가 형성되는 제1 기판 영역; 및
    상기 제1 기판 영역의 하면에 위치하며, 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 기판 외부로의 방사를 차폐할 수 있도록 대역 저지 주파수 특성을 갖는 전자기 밴드갭 구조가 삽입되는 제2 기판 영역
    을 포함하는 EMI 노이즈 차폐 기판.
  2. 제1항에 있어서,
    상기 전자기 밴드갭 구조는,
    제1 평면에 위치하는 복수개의 도전판과, 이웃하는 2개의 상기 도전판 간 마다를 전기적으로 연결하는 스티칭 비아를 포함하되,
    상기 스티칭 비아는,
    유전층을 관통하고, 일단이 상기 이웃하는 2개의 도전판 중 어느 하나와 연결되는 제1 비아;
    유전층을 관통하고, 일단이 상기 이웃하는 2개의 도전판 중 다른 하나와 연결되는 제2 비아; 및
    상기 도전판들과는 다른 평면에 위치하고, 일단이 상기 제1 비아의 타단과 연결되고 타단이 상기 제2 비아의 타단과 연결되는 도전성 연결 패턴
    을 포함하는 EMI 노이즈 차폐 기판.
  3. 제2항에 있어서,
    상기 도전판들이 위치하는 상기 제1 평면은, 상기 제2 기판 영역에서 상기 도전성 연결 패턴이 위치하는 평면보다, 상기 전자 제품이 탑재되는 상기 제1 기판의 상면으로부터 더 멀리 위치하는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  4. 제2항에 있어서,
    상기 제1 비아 및 상기 제2 비아 중 적어도 하나가 관통하는 상기 유전층은 고유전체에 의해 형성되는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  5. 제2항에 있어서,
    상기 도전판들은 상기 제2 기판 영역의 내부에 위치하되,
    상기 도전성 연결 패턴은, 상기 제1 기판 영역과 상기 제2 기판 영역의 경계면 또는 상기 제1 기판 영역의 내부의 일 평면에 위치하는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  6. 제2항에 있어서,
    상기 전자기 밴드갭 구조는 상기 도전판들이 위치하는 상기 제1 평면을 제1층으로 하고, 상기 도전성 연결 패턴이 위치하는 평면을 제2층으로 하는 2층 구조를 갖되,
    상기 2층 구조의 전자기 밴드갭 구조는 상기 제2 기판 영역 내부에 높이 방향으로 반복하여 적층 형성됨으로써 2의 배수층 구조로 확장되는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  7. 제2항에 있어서,
    상기 전자기 밴드갭 구조는 상기 도전판들이 위치하는 상기 제1 평면과 상기 도전성 연결 패턴이 위치하는 평면 사이에 적어도 하나의 도전층이 개재됨으로써 3층 이상의 구조를 갖는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  8. 제2항에 있어서,
    상기 도전판들 중 일부는 나머지와 면적, 형상, 크기 중 적어도 하나가 상이하도록 제작되는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  9. 제2항에 있어서,
    상기 도전판들은 상기 제2 기판 영역의 전체 영역에 걸쳐 배열 위치하는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  10. 제2항에 있어서,
    상기 도전판들은 상기 제2 기판 영역의 일부 영역에 배열 위치하되,
    상기 도전판들이 배열 위치될 상기 제2 기판 영역의 상기 일부 영역은, 상기 제1 기판 영역으로부터 전달되는 EMI 노이즈의 주요 전달 경로를 포함하는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
  11. 제1항에 있어서,
    상기 제2 기판 영역의 하면에 위치하며, 상기 제2 기판 영역으로부터 전달되는 EMI 노이즈의 기판 외부로의 방사를 차폐할 수 있도록 대역 저지 주파수 특성을 갖는 전자기 밴드갭 구조가 삽입되는 제3 기판 영역을 더 포함하는 것을 특징으로 하는 EMI 노이즈 차폐 기판.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007288B1 (ko) * 2009-07-29 2011-01-13 삼성전기주식회사 인쇄회로기판 및 전자제품
CN103296009B (zh) * 2012-02-22 2016-02-03 华进半导体封装先导技术研发中心有限公司 带有ebg的屏蔽结构、3d封装结构及其制备方法
CN103296008B (zh) * 2012-02-22 2016-06-01 华进半导体封装先导技术研发中心有限公司 Tsv或tgv转接板，3d封装及其制备方法
JP5710558B2 (ja) * 2012-08-24 2015-04-30 株式会社東芝 無線装置、それを備えた情報処理装置及び記憶装置
US10403973B2 (en) * 2014-04-22 2019-09-03 Intel Corporation EBG designs for mitigating radio frequency interference
CN104105388B (zh) * 2014-05-29 2017-03-15 北京宇航系统工程研究所 一种测量综合控制器的电磁屏蔽系统
KR102252382B1 (ko) * 2014-07-22 2021-05-14 엘지이노텍 주식회사 레이더 장치
JP6418605B2 (ja) * 2015-07-31 2018-11-07 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
KR102528687B1 (ko) * 2016-09-06 2023-05-08 한국전자통신연구원 전자기 밴드갭 구조물 및 그 제조 방법
JP6809600B2 (ja) * 2017-04-03 2021-01-06 株式会社村田製作所 高周波モジュール
KR102019349B1 (ko) * 2017-10-19 2019-09-09 삼성전자주식회사 반도체 패키지
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路
US20240196525A1 (en) * 2022-12-12 2024-06-13 Rolls-Royce North American Technologies Inc. Circuit board assembly having a security shield

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3058121B2 (ja) * 1997-05-19 2000-07-04 日本電気株式会社 プリント基板
TW434821B (en) * 2000-02-03 2001-05-16 United Microelectronics Corp Allocation structure of via plug to connect different metal layers
US7136029B2 (en) * 2004-08-27 2006-11-14 Freescale Semiconductor, Inc. Frequency selective high impedance surface
JP2008010859A (ja) * 2006-06-02 2008-01-17 Renesas Technology Corp 半導体装置
US7636242B2 (en) * 2006-06-29 2009-12-22 Intel Corporation Integrated inductor
JP4844883B2 (ja) * 2006-07-20 2011-12-28 日本電気株式会社 電子機器及びプリント基板のｇｎｄ接続方法
US8159413B2 (en) * 2006-11-01 2012-04-17 Agency For Science, Technology And Research Double-stacked EBG structure
US8514147B2 (en) * 2006-11-22 2013-08-20 Nec Tokin Corporation EBG structure, antenna device, RFID tag, noise filter, noise absorptive sheet and wiring board with noise absorption function
US8169790B2 (en) 2007-08-07 2012-05-01 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
JP5111282B2 (ja) * 2007-08-07 2013-01-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造物及び印刷回路基板
DE102008045055A1 (de) * 2007-12-07 2009-06-10 Samsung Electro-Mechanics Co., Ltd., Suwon Elektromagnetische Bandgap-Struktur und Leiterplatte
US8354975B2 (en) * 2007-12-26 2013-01-15 Nec Corporation Electromagnetic band gap element, and antenna and filter using the same
JP2010080744A (ja) * 2008-09-26 2010-04-08 Fujitsu Ltd プリント基板および電子機器

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