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KR20110120019A - 반도체 소자 - Google Patents

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KR20110120019A
KR20110120019A KR1020100039499A KR20100039499A KR20110120019A KR 20110120019 A KR20110120019 A KR 20110120019A KR 1020100039499 A KR1020100039499 A KR 1020100039499A KR 20100039499 A KR20100039499 A KR 20100039499A KR 20110120019 A KR20110120019 A KR 20110120019A
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KR
South Korea
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layer
alxinyga1
substrate
type cladding
superlattice
Prior art date
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Application number
KR1020100039499A
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English (en)
Inventor
김준연
탁영조
이재원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US13/064,889 priority patent/US8957432B2/en
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Abstract

반도체 소자가 개시된다.
개시된 반도체 소자는 이웃하는 클래드 층 사이에 복수 개의 중간층을 구비하여 결함 밀도와 인장 응력을 감소시킨다.

Description

반도체 소자{Semiconductor device}
반도체 소자에 관한 것으로, 결함 밀도와 인장 응력을 감소시킨 반도체 소자에 관한 것이다.
질화물계 반도체 소자를 형성하기 위한 기판으로 사파이어가 많이 사용된다. 하지만, 사파이어 기판은 가격이 비싸고, 단단해서 칩 제작에 어려움이 있으며, 전기 전도성이 낮다. 그리고, 사파이어 기판을 대구경으로 에피 성장 시에 낮은 열 전도도로 인해 고온에서 기판 자체의 휨 현상이 발생하여 대면적으로 제작하는 것이 어렵다. 이러한 한계를 극복하기 위해, 사파이어 기판 대신 실리콘 기판을 활용한 질화물계 반도체 소자의 개발이 이루어지고 있다. 실리콘 기판은 사파이어 기판에 비해 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 그러나, 실리콘 기판에 질화물 박막을 성장시 두 층간의 격자 상수 불일치로 인해 결함 밀도(dislocation density)가 커지고, 열팽창 계수의 불일치로 인해 크랙이 발생된다. 결함 밀도를 감소시키기 위한 하나의 방법으로, SiNx 결함 방지층을 사용하여 아일랜드(island)로 성장한 후 아일랜드를 병합(coalescnce) 시키는 방법을 사용한다. 하지만, 이러한 방법에서는 아일랜드 성장 후 병합되는 과정에서 부수적으로 인장 응력(tensile stess)이 생성되어 결함 밀도는 감소하는 반면 크랙 발생은 증가될 수 있다. 이와 같이 인장 응력에 약한 실리콘 기판에서의 질화물 박막 성장시 결함 밀도 감소와 크랙 감소 양쪽을 만족시키는 것이 어렵다.
결함 밀도와 인장 응력을 감소시킨 반도체 소자를 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 위에 구비된 복수 개의 n형 클래드층; 상기 이웃하는 n형 클래드층 사이에 구비된 복수 개의 중간층;을 포함할 수 있다.
본 발명의 일 측면에 따르면, 상기 기판은 실리콘 기판 또는 실리콘 카바이드 기판을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 n형 클래드층은 질화물 반도체층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 n형 클래드층은 질화갈륨층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 중간층은 AlxInyGa1-x-yN (0≤x,y≤1, x≠y)으로 이루어진 제1중간층과, 상기 제1중간층의 위에 구비된 것으로 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어진 제2중간층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 기판과 복수 개의 n형 클래드층 중 기판에 가장 가까운 제1 n형 클래드층 사이에 적어도 하나의 버퍼층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 적어도 하나의 버퍼층은 AlN으로 이루어진 제1버퍼층과, 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어진 제2버퍼층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 적어도 하나의 버퍼층은 AlN으로 이루어진 제1버퍼층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 적어도 하나의 버퍼층은 AlN/GaN 초격자 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제1버퍼층을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 복수 개의 중간층은 위층으로 갈수록 알루미늄의 몰비율이 작아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도를 도시한 것이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도를 도시한 것이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도를 도시한 것이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도를 도시한 것이다.
도 6은 중간층이 없는 비교예의 반도체 소자와 본 발명의 실시예에 따라 복수 개의 중간층을 구비한 반도체 소자를 비교하여 나타낸 것이다.
이하, 본 발명의 실시예에 따른 반도체 소자에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
본 발명의 실시예에 따른 반도체 소자는 이웃하는 클래드 층 사이에 복수 개의 중간층을 구비하여 기판 위에 질화물 박막 성장시에 발생되는 결함 밀도와 인장 응력을 감소시킨다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 도시한 것이다. 도 1에 도시된 반도체 소자(1)는 기판(10), 상기 기판 위에 구비된 복수 개의 클래드층을 포함할 수 있다. 상기 기판(10)은 실리콘(Si) 기판 또는 실리콘 카바이드 (SiC) 기판을 포함할 수 있다. 상기 복수 개의 클래드층에서, 이웃하는 클래드층 사이에 복수 개의 중간층이 구비될 수 있다. 상기 클래드층은 n형 클래드층 또는 p형 클래드층을 포함할 수 있으며, 질화물 반도체층으로 이루어질 수 있다. 이하에서는 n형 클래드층을 예로 들어 설명한다.
도 1에 도시된 반도체 소자(1)는 상기 기판(10) 위에 제1 n형 클래드층(16)과 제2 n형 클래드층(22)을 포함할 수 있다. 상기 제1 및 제2 n형 클래드층(16)(22)은 질화물 반도체층으로 형성될 수 있다. 상기 질화물 반도체층은 Ⅲ-Ⅴ족 질화물 반도체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 n형 클래드층(16)(22)은 질화갈륨(GaN)층을 포함할 수 있다. 한편, 상기 제1 및 제2 n형 클래드층(16)(22) 사이에 복수 개의 중간층이 구비될 수 있다. 상기 복수 개의 중간층은 위층으로 갈수록 알루미늄의 몰비율이 줄어드는 구성을 가질 수 있다. 하지만, 여기에 한정되는 것은 아니다.
상기 복수 개의 중간층은 예를 들어 제1중간층(18) 및 제2중간층(20)을 포함할 수 있다. 상기 제1중간층(18)은 예를 들어 AlxInyGa1-x-yN (0≤x,y≤1, x≠y)으로 이루어질 수 있다. 상기 제2중간층(20)은 제1중간층(18)의 위에 구비된 것으로 스텝 그레이드(step graded) AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어질 수 있다. 스텝 그레이드 층은 그 층을 이루는 물질의 조성비를 점진적 방식 또는 계단형 방식으로 조절하면서 형성될 수 있다. 제2중간층(20)이 스텝 그레이드 층 또는 초격자층으로 이루어진 경우 제2중간층(20)은 복수 개의 층을 포함한다. 이러한 구조에서는, 이웃하는 n형 클래드층 사이에 세 개 이상의 복수 층을 포함하는 중간층을 포함할 수 있다.
상기 기판(10)과, 복수 개의 n형 클래드층 중 기판(10)에 가장 가까운 n형 클래드층, 예를 들어 제1 n형 클래드층(16) 사이에 적어도 하나의 버퍼층이 구비될 수 있다. 상기 적어도 하나의 버퍼층은 예를 들어 제1버퍼층(12)과 제2버퍼층(14)을 포함할 수 있다. 상기 제1버퍼층(12)은 AlN, 제2버퍼층(14)은 스텝 그레이드(step graded) AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어질 수 있다.
도 1에 도시된 반도체 소자(1)는 기판(10), AlN으로 된 제1버퍼층(12), 스텝 그레이드 AlGaN로 이루어진 제2버퍼층(14), GaN으로 이루어진 제1 n형 클래드층(16), AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 이루어진 제1중간층(18), 스텝 그레이드 AlxGa1-xN(0≤x≤1)로 이루어진 제2중간층(20), 및 GaN로 이루어진 제2 n형 클래드층(22)을 포함할 수 있다.
또는, 도 1에 도시된 반도체 소자(1)는 기판(10), AlN으로 된 제1버퍼층(12), AlN/GaN 초격자 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제2버퍼층(14), GaN으로 이루어진 제1 n형 클래드층(16), AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 이루어진 제1중간층(18), AlN/GaN 초격자 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제2중간층(20), 및 GaN로 이루어진 제2 n형 클래드층(22)을 포함할 수 있다.
또는, 도 1에 도시된 반도체 소자(1)는 기판(10), AlN으로 된 제1버퍼층(12), AlN/GaN 초격자 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제2버퍼층(14), GaN으로 이루어진 제1 n형 클래드층(16), AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 이루어진 제1중간층(18), 스텝 그레이드 AlxGa1-xN(0≤x≤1)로 이루어진 제2중간층(20), 및 GaN로 이루어진 제2 n형 클래드층(22)을 포함할 수 있다.
또는, 도 1에 도시된 반도체 소자(1)는 기판(10), AlN으로 된 제1버퍼층(12), 스텝 그레이드 AlGaN로 이루어진 제2버퍼층(14), GaN으로 이루어진 제1 n형 클래드층(16), AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 이루어진 제1중간층(18), AlN/GaN 초격자 또는 AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제2중간층(20), 및 GaN로 이루어진 제2 n형 클래드층(22)을 포함할 수 있다.
도 2에 도시된 반도체 소자(100)는 기판(110) 위에 제1 n형 클래드층(114)과 제2 n형 클래드층(120)을 포함하고, 상기 제1 n형 클래드층(114)과 제2 n형 클래드층(120) 사이에 제1중간층(116) 및 제2중간층(118)을 포함할 수 있다. 상기 기판(110)과 실리콘 기판 또는 실리콘 카바이드 기판을 포함할 수 있다. 상기 제1중간층(116)은 AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 형성되고, 제2중간층(118)은 스텝 그레이드 AlxGa1-xN(0≤x≤1) 또는 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y)로 형성될 수 있다. 상기 제1중간층(116)에 의해 성장되는 박막에 압축 응력이 생기고, 상기 제2중간층(118)에 의해 격자 결함을 줄일 수 있다. 상기 기판(110)과 제1 n형 클래드층(114) 사이에 버퍼층(112)이 구비될 수 있다. 상기 버퍼층(112)은 AlN으로 형성될 수 있다.
도 3에 도시된 반도체 소자(200)는 기판(210) 위에 초격자층(212)이 구비되고, 상기 초격자층(212) 위에 제1중간층(214)과 제2중간층(216)이 구비되며, 상기 제2중간층(216) 위에 n형 클래드층(218)을 포함할 수 있다. 상기 초격자층(212)은 예를 들어, AlN/GaN 초격자층 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자층을 포함할 수 있다. 상기 초격자층(212)은 제1층(212a)과 제2층(212b)이 교대로 적층된 구조로, 예를 들어 AlN/GaN 초격자층은 AlN층과 GaN층이 교대로 배열될 수 있다. 상기 초격자층(212)은 버퍼층으로 동작함과 아울러, 초격자층(212)의 가장 상층은 GaN층을 포함하므로 그 위에 별도의 n형 클래드층을 구비하지 않을 수 있다. 하지만, 상기 초격자층(212) 위에 n형 클래드층을 구비하는 것도 가능하다. 상기 초격자층(212)의 상층에 있는 GaN층과 상기 n형 클래드층(218) 사이에 제1중간층(214)과 제2중간층(216)이 구비될 수 있다. 상기 제1중간층(214)은 AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 형성되고, 제2중간층(216)은 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자층 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자층으로 형성될 수 있다. 상기 초격자층(212)이 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자층을 포함하는 경우, 조성비가 다른 AlxInyGa1-x-yN 층과 AlxInyGa1-x-yN 층이 교대로 적층되며, AlxInyGa1-x-yN 층이 n형 클래드층으로 동작할 수 있으므로 n형 클래드층을 별도로 구비하지 않아도 좋다.
도 4에 도시된 반도체 소자(300)는 기판(310), 상기 기판(310) 위에 버퍼층(312)과, 상기 버퍼층(312) 위에 제1 n형 클래드층(314), 상기 제1 n형 클래드층(314) 위에 제1중간층(316), 제2중간층(318), 상기 제2중간층(318) 위에 제2 n형 클래드층(320)을 포함할 수 있다. 상기 기판(310)은 실리콘(Si) 기판 또는 실리콘 카바이드(SiC) 기판을 포함할 수 있다. 상기 버퍼층(312)은 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y)를 포함하고, 제1 및 제2 n형 클래드층(314)(320)은 질화물 반도체층을 포함할 수 있으며, 예를 들어 GaN로 이루어질 수 있다. 상기 제1중간층(316)은 AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 형성되고, 상기 제2중간층(318)은 제1층(318a)과 제2층(318b)이 교대로 배열될 수 있다. 상기 제2중간층(318)은 AlN/GaN 초격자층 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자층으로 형성될 수 있다.
도 5에 도시된 반도체 소자(400)는 기판(410), AlN로 이루어진 버퍼층(412), 제1 n형 클래드층(414), 제1중간층(416), 제2중간층(418) 및 제2 n형 클래드층(420)을 포함할 수 있다. 상기 기판(410)은 실리콘(Si) 기판 또는 실리콘 카바이드(SiC) 기판을 포함할 수 있다. 상기 제1중간층(416)은 AlxInyGa1-x-yN(0≤x,y≤1, x≠y)으로 형성되고, 상기 제2중간층(418)은 제1층(418a)과 제2층(418b)이 교대로 배열될 수 있다. 제2중간층(418)은 AlN/GaN 초격자층 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자층으로 형성될 수 있다.
본 발명의 실시예에서는 n형 클래드 층 사이에 복수 개의 중간층을 구비하여 격자 결함을 줄이고, 인장 응력을 감소시킬 수 있다. 도 6은 버퍼층을 구비한 제1반도체 소자(500)와 버퍼층과 복수 개의 중간층을 구비한 제2 반도체 소자(510)를 비교하여 나타낸 것이다. 상기 제1 반도체 소자(500)는 실리콘 기판(501) 위에 AlN층(502), AlGaN층(503) 및 GaN층(504)이 적층되어 있다. 상기 제2 반도체 소자(510)는 실리콘 기판(511) 위에 제1 AlN층(512), AlxGa1-xN(0≤x≤1)층(513), 제1GaN층(514), 제2 AlN층으로 된 제1중간층(515), AlxGa1-xN(0≤x≤1)층으로 된 제2중간층(516), 제2 GaN층(517)이 적층되어 있다.
상기 실리콘 기판(501)(511) 위에 AlN층(502)(512)과 AlGaN층(503)(513)을 성장시 압축 응력(compressive stress)이 가해지고, 그 위에 GaN(504)(514)를 성장하면 상기 AlGaN층(503)(513)과 GaN(504)(514) 사이의 계면에서 결함이 감소될 수 있다. 이 위에 계속 GaN 박막을 성장하면 압축 응력이 인장 응력(tensile stress)으로 전환되는 부분이 생긴다. 압축 응력이 인장 응력으로 전환되면, 클래드층을 냉각시 크랙(crack)이 발생될 수 있다. 압축 응력이 인장 응력으로 전환되는 부분에 중간층(interlayer)(515)(516)을 삽입하여 응력을 계속 인장 응력 상태로 유지시킬 수 있다. 그럼으로써, 인장 응력으로 인한 크랙을 감소시킬 수 있다. 또한, 상기 제1중간층(515)과 제2중간층(516)에서 결함(G)이 발생되기도 하지만, 이들 계면에서 발생되는 결함 밀도는 Si/AlN 계면에서 생성되는 결함에 비해 상대적으로 매우 적으며, 이 결함은 AlGaN층에서 밴딩(bending) 되거나 또는 하프 루프(half loop)를 형성하여 결함이 소멸될 수 있다. 따라서, 제2 AlGaN층(516)과 제2 GaN층(517)의 계면에서 결함(G)이 감소되고, 위로 전파되는 결함(G)의 수가 감소될 수 있다.
본 발명의 실시예에서와 같이 이웃하는 클래드층 사이에 복수 개의 중간층을 구비할 때, 아일랜드 병합(island coalescence)이 일어나지 않으므로 인장 응력이 발생되지 않고, 계속 압축 응력을 줄 수 있다. 그럼으로써 결함 밀도와 인장 응력을 함께 감소시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자는 실리콘 기판 또는 실리콘 카바이드 기판에 질화물 박막을 성장시 격자 결함과 인장 응력을 함께 감소시킴으로써 원하는 두께로 질화물 박막을 성장할 수 있다. 그리고, 실리콘 기판 또는 실리콘 카바이드 기판을 사용하여 대구경의 웨이퍼 제작이 가능하게 된다. 본 발명의 실시예에 따른 반도체 소자는 발광 소자(Light emitting diode) 또는 파워 디바이스(power device)에 적용될 수 있다.
본 발명의 실시예에 따른 발광 소자는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
1,100,200,300,400...반도체 소자, 10,110,220,320,420...기판
12,4,112,212,312,412...버퍼층,
18,20,116,118,214,216,316,318,416,418...중간층
16,22,114,120,218,314,320,414,420...n형 클래드층

Claims (10)

  1. 기판;
    상기 기판 위에 구비된 복수 개의 n형 클래드층;
    상기 이웃하는 n형 클래드층 사이에 구비된 복수 개의 중간층;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판은 실리콘 기판 또는 실리콘 카바이드 기판을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 n형 클래드층은 질화물 반도체층을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 n형 클래드층은 질화갈륨층을 포함하는 반도체 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 중간층은 AlxInyGa1-x-yN (0≤x,y≤1, x≠y)으로 이루어진 제1중간층과, 상기 제1중간층의 위에 구비된 것으로 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어진 제2중간층을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 기판과 복수 개의 n형 클래드층 중 기판에 가장 가까운 제1 n형 클래드층 사이에 적어도 하나의 버퍼층을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 버퍼층은 AlN으로 이루어진 제1버퍼층과, 스텝 그레이드 AlxGa1-xN(0≤x≤1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1, x≠y), AlN/GaN 초격자, AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 이루어진 제2버퍼층을 포함하는 반도체 소자.
  8. 제6항에 있어서,
    상기 적어도 하나의 버퍼층은 AlN으로 이루어진 제1버퍼층을 포함하는 반도체 소자.
  9. 제6항에 있어서,
    상기 적어도 하나의 버퍼층은 AlN/GaN 초격자 또는 AlxInyGa1-x-yN/AlxInyGa1-x-yN(0≤x,y≤1, x≠y) 초격자로 이루어진 제1버퍼층을 포함하는 반도체 소자.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수 개의 중간층은 위층으로 갈수록 알루미늄의 몰비율이 줄어드는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660133B2 (en) 2013-09-23 2017-05-23 Sensor Electronic Technology, Inc. Group III nitride heterostructure for optoelectronic device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5551131B2 (ja) * 2011-09-14 2014-07-16 株式会社東芝 窒化物半導体積層構造体の製造方法
US9691855B2 (en) * 2012-02-17 2017-06-27 Epistar Corporation Method of growing a high quality III-V compound layer on a silicon substrate
JP5319810B2 (ja) * 2012-03-08 2013-10-16 株式会社東芝 窒化物半導体層の製造方法
KR102002898B1 (ko) * 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
US9190270B2 (en) 2013-06-04 2015-11-17 Samsung Electronics Co., Ltd. Low-defect semiconductor device and method of manufacturing the same
JP6138359B2 (ja) * 2013-06-11 2017-05-31 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 窒化物系化合物半導体素子を製造する方法
TWI574407B (zh) * 2013-08-16 2017-03-11 晶元光電股份有限公司 半導體功率元件
US20160293399A1 (en) * 2015-04-03 2016-10-06 Hermes-Epitek Corp. Semiconductor multilayer structure and fabrication method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313421A (ja) 2000-02-21 2001-11-09 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
JP2001274457A (ja) 2000-03-24 2001-10-05 Sanken Electric Co Ltd 半導体発光素子
JP4058592B2 (ja) 2001-08-20 2008-03-12 サンケン電気株式会社 半導体発光素子及びその製造方法
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP4058593B2 (ja) 2001-08-20 2008-03-12 サンケン電気株式会社 半導体発光素子
JP4058594B2 (ja) 2001-08-20 2008-03-12 サンケン電気株式会社 半導体発光素子
JP4210823B2 (ja) 2001-08-20 2009-01-21 サンケン電気株式会社 シヨットキバリアダイオード及びその製造方法
JP3978581B2 (ja) 2001-12-12 2007-09-19 サンケン電気株式会社 半導体発光素子及びその製造方法
JP4041908B2 (ja) 2001-12-19 2008-02-06 サンケン電気株式会社 半導体発光素子の製造方法
JP4725763B2 (ja) 2003-11-21 2011-07-13 サンケン電気株式会社 半導体素子形成用板状基体の製造方法
US8030641B2 (en) * 2006-12-19 2011-10-04 Lehigh University Graded in content gallium nitride-based device and method
US8415654B2 (en) * 2008-03-27 2013-04-09 Nitek, Inc. Low resistance ultraviolet light emitting device and method of fabricating the same
US20110089399A1 (en) * 2009-10-09 2011-04-21 The Regents Of The University Of California Light emitting device with a stair quantum well structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660133B2 (en) 2013-09-23 2017-05-23 Sensor Electronic Technology, Inc. Group III nitride heterostructure for optoelectronic device
US10535793B2 (en) 2013-09-23 2020-01-14 Sensor Electronic Technology, Inc. Group III nitride heterostructure for optoelectronic device
USRE48943E1 (en) 2013-09-23 2022-02-22 Sensor Electronic Technology, Inc. Group III nitride heterostructure for optoelectronic device

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Publication number Publication date
US8957432B2 (en) 2015-02-17
US20110266522A1 (en) 2011-11-03

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