KR20110090669A - 축차근사 레지스터형 아날로그-디지털 변환기 - Google Patents

Abstract

본발명에 따른 는 축차근사 레지스터형 아날로그-디지털 변환기는, 변환 구간의 기준전압을 발생하는 레퍼런스부와; 상기 기준전압과 아날로그 입력신호의 입력전압을 비교하여 상기 입력전압의 소정 구간의 디지털 부분 변환코드를 생성하는 제1플래시 ADC 및 제2플래시 ADC와; 상기 입력전압과 기준전압의 차이를 증폭하여 상기 제1플래시 ADC 및 제2플래시 ADC에 입력하는 MDAC(Multiplying DAC)와; 상기 아날로그 입력신호의 전체 변환 과정의 기준시간을 생성하는 타이밍부와; 상기 타이밍부에서 생성된 기준시간에 기초하여, 상기 제1플래시 ADC 및 제2플래시 ADC에서 발생하는 상기 디지털 부분 변환코드를 조합하여 상기 아날로그 입력신호의 디지털 전체 변환코드를 생성하는 디지털 에러 보정부를 포함한다. 이에 의해, 축차근사 레지스터형 디지털-아날로그 변환소자의 구조를 간단하게 변경함으로써, 설계 면적을 감소시킬 수 있으며, 전력 소모를 최소화하고 내부 노이즈를 감소시킬 수 있다.

Description

축차근사 레지스터형 아날로그-디지털 변환기{ANALOG-TO-DIGITAL CONVERTER WITH SUCCESSIVE APPROXIMATION REGISTER}

본발명은 축차근사 레지스터형 아날로그-디지털 변환기(Successive Approximation Register Analog to Ditital Converter, 이하 "SAR ADC")에 관한 것으로서, 보다 상세하게는 아날로그-디지털 변환기에 사용되는 축차근사 레지스터(Successive Approximation Register : SAR)형 디지털-아날로그 변환소자의 구조를 간단하게 변경하여 아날로그-디지털 변환기의 설계 면적을 감소시킬 수 있으며, 전력 소모를 최소화하고 내부 노이즈를 감소시킬 수 있는 축차근사 레지스터형 아날로그-디지털 변환기에 관한 것이다.

아날로그 디지털 변환기는 아날로그 신호를 디지털코드로 변환하기 위한 장치로서 다양한 성능과 형태를 가지고 있다. ADC 중에서, 특히 SAR ADC는 축차근사 레지스터(SAR)를 구비하며, 디지털코드를 상위 비트로부터 순차적으로 증가시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력전압에 근사화되도록 한다.

도 1은 종래의 SAR ADC의 제어블럭도이다.

도 1에 도시된 바와 같이, 종래의 SAR ADC는 아날로그 입력전압을 비반전 단자(+)로 입력받고 기준전압을 반전 단자(-)로 입력받아 이를 비교하는 비교기(2)와, 비교기(2)의 출력신호를 인가받아 제어신호를 생성한 후 이를 출력하는 조정 논리회로(8)와, 조정 논리회로(8)의 제어신호에 응답하여 비교기(2)로 입력되는 기준전압에 대응되는 디지털 신호를 출력하는 SAR(Successive Approximation Register)부(10)와, 기준전압에 대응되는 디지털 신호를 아날로그 기준전압으로 변환한 후 비교기(2)로 출력하는 N 비트 DAC(Digital-Analog Converter)(4)를 포함한다.

N 비트 DAC(4)는 N 비트의 디지탈 코드를 그에 대응하는 기준전압으로 변환한다. 비교기(2)는 N 비트 DAC로(4)부터 출력되는 기준전압과 변환 대상이 되는 아날로그 입력전압을 비교한다. 입력전압의 전압이 비교신호의 전압보다 크면, 비교기(2)의 출력은 하이 레벨(Hi), 즉 논리값 1이 된다. 반대로, 입력전압의 전압이 비교신호의 전압보다 작다면 비교기(2)는 로우 레벨(Lo), 즉 논리값 0의 신호를 출력한다.

SAR부(10)는 부분 변환코드 출력 시점을 맞추어 최종 변환코드를 만들기 위해서 N-쉬프트 레지스터(15)와 N-비트 보관 레지스터(18)를 포함한다. SAR부(10)의 모든 비트는 조정 논리회로(8)의 제어신호에 의해 '0'으로 초기화된 후, SAR부(10)의 최상위 비트인 첫 번째 비트에 '1'을 할당받아 이를 아날로그 변환한 후 비교기(30)에서 아날로그 입력전압과 비교한다.

비교결과에 따라 아날로그 입력전압이 기준전압보다 클 경우에는 SAR(50)의 첫 번째 비트를 '1'로 저장하고, 작을 경우에는 첫 번째 비트를 '0'으로 클리어(Clear) 시킨다. 즉, 아날로그 입력전압이 기준전압보다 클 경우에는 SAR(10)의 내용이 변경된다.

도 2는 종래의 SAR부(10)의 제어블럭도로서, 한 단에서 2비트씩 얻어서 그 데이터를 보관한 경우에 레지스터의 구조를 도시한 것이다.

SAR부(10)의 타이밍 레지스터(15)는, 첫 단에서 나오는 데이터의 경우 최종 출력까지 총 단수 만큼의 레지스터로 구성하게 되고, 다음 단의 경우는 전 단의 개수에서 한 쌍의 레지스터가 줄어드는 방식으로 구성된다. 이러한 방식으로 총 N 단의 대한 쉬프트 레지스터를 구성하고 에러보정 논리회로(19)를 통해 변환된 디지털코드의 에러를 정정한다.

이러한 구성에 따라, 종래의 SAR부(10)는 N 비트 DAC(100)에 입력되는 디지털코드의 후속 비트를 순차적으로 변경하면서 전술한 비교 과정을 반복함으로써, N 사이클 후에는 SAR부(15)는 아날로그 입력신호에 대응하는 N 비트의 디지털코드를 결정할 수 있다.

예컨대, 12-비트 SAR ADC를 구성한 경우, 기준전압과 아날로그 입력전압의 비교과정을 12번 수행하게 되며, 12-비트에 해당되는 아날로그 입력신호가 입력되면, 비교 결과에 따라 비교기의 신호는 첫 번째 사이클에서부터 12번째 사이클까지의 SAR부(10)가 순차적으로 디지털코드를 결정하여 최종 입력전압의 디지털코드를 결정할 수 있다.

이러한 종래의 SAR DAC 구조는 해상도가 증가하거나 한 단에서 처리하는 비트가 증가할 경우 필요한 쉬프트 레지스터 개수도 크게 증가함으로, 설계 면적 및 소모전력이 증가하는 문제점이 있으며 노이즈 발생의 우려가 있다.

본 발명은 전술한 문제점을 해결하기 위해 안출 된 것으로서, 설계 면적을 감소시킬 수 있으며, 전력 소모를 최소화할 수 있는 축차근사 레지스터형 아날로그-디지털 변환기를 제공한다.

본발명에 의한 축차근사 레지스터형 아날로그-디지털 변환기는, 변환 구간의 기준전압을 발생하는 레퍼런스부와; 상기 기준전압과 아날로그 입력신호의 입력전압을 비교하여 상기 입력전압의 소정 구간의 디지털 부분 변환코드를 생성하는 제1플래시 ADC 및 제2플래시 ADC와; 상기 입력전압과 기준전압의 차이를 증폭하여 상기 제1플래시 ADC 및 제2플래시 ADC에 입력하는 MDAC(Multiplying DAC)와; 상기 아날로그 입력신호의 전체 변환 과정의 기준시간을 생성하는 타이밍부와; 상기 타이밍부에서 생성된 기준시간에 기초하여, 상기 제1플래시 ADC 및 제2플래시 ADC에서 발생하는 상기 디지털 부분 변환코드를 조합하여 상기 아날로그 입력신호의 디지털 전체 변환코드를 생성하는 디지털 에러 보정부를 포함한다.

이상에서 설명한 바와 같이, 본 발명의 축차근사 레지스터형 아날로그-디지털 변환기는, 축차근사 레지스터(Successive Approximation Register : SAR)형 디지털-아날로그 변환소자의 구조를 간단하게 변경함으로써, 설계 면적을 감소시킬 수 있으며, 전력 소모를 최소화하고 내부 노이즈를 감소시킬 수 있는 축차근사 레지스터형 아날로그-디지털 변환기를 제공할 수 있다.

도 1은 종래기술에 따른 SAR ADC의 블록도,
도 2는 도 1의 SAR ADC의 SAR의 레지스터 구성도,
도 3은 본 발명에 따른 SAR ADC의 블록도,
도 4는 본 발명의 제1실시예에 따른 SAR ADC의 디지털 에러 보정부의 제어블럭도,
도 5는 본 발명의 제2실시예에 따른 SAR ADC의 디지털 에러 보정부의 제어블럭도이다.

이하에서는 첨부한 도면을 참조하여 본발명에 따른 축차근사 레지스터형 아날로그-디지털 변환기에 대해서 상세하게 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.

도 3은 본 발명에 따른 SAR ADC(Successive Approximation Register Analog to Ditital Converter)의 제어 블록도이다.

도 3에 도시된 바와 같이, 본 발명에 따른 SAR ADC는, 변환 구간의 기준전압을 발생하는 레퍼런스부(100)와, 기준전압과 입력신호의 입력전압을 비교하는 제1플래시 ADC(200) 및 제2플래시 ADC(300)와, 입력전압과 기준전압의 차이(Residue)를 증폭하는 MDAC(Multiplying DAC)(400)와, 각 단계에서 발생하는 부분 변환코드를 이용하여 전체 디지털코드를 생성하는 디지털 에러 보정부(600)와, 전체 변환 과정의 기준시간을 생성하는 타이밍부(500)를 포함한다.

레퍼런스부(100)은 ADC의 변환 입력전압의 범위를 결정하고 구간을 구분하는 기준전압을 생성한다. 레퍼런스부(100)에서 생성된 기준전압은 제1플래시 ADC(200) 및 제2플래시 ADC(300)와 MDAC(400)에 입력된다. 이에, 항상 일정 전압 구간에서만 전압을 비교하기 때문에, 제1플래시 ADC(200) 및 제2플래시 ADC(300)와 MDAC(400)에 대해, 생성되는 부분코드의 해상도 정도만 요구된다.

제1플래시 ADC(200) 및 제2플래시 ADC(300)는 MDAC(400)로부터 출력되는 기준전압과 변환 대상이 되는 아날로그 입력전압을 비교한다. 입력전압이 비교신호의 전압보다 크면, 제1플래시 ADC(200) 및 제2플래시 ADC(300)의 출력은 하이 레벨(Hi), 즉 논리값 1이 된다. 반대로, 입력전압의 전압이 비교신호의 전압보다 작다면 제1플래시 ADC(200) 및 제2플래시 ADC(300)는 로우 레벨(Lo), 즉 논리값 0의 신호를 출력한다. 제1플래시 ADC(200)는 제1부분 변환코드[1:0]를 출력하며, 제2플래시 ADC(300)는 제2부분 변환코드[1:0]를 출력할 수 있다.

MDAC(400)는 제1플래시 ADC(200) 및 제2플래시 ADC(300)에서 출력된 입력전압과 기준전압의 차이(Residue)를 증폭한다. MDAC(400)는 증폭된 기준전압의 차이를 다시 제1플래시 ADC(200) 및 제2플래시 ADC(300)로 각각 제공 한다. 또한, MDAC(400)에 증폭기를 공유하여 사용함으로써, 변환 속도를 2배로 향상시키면서도 전력과 설계면적은 최소화할 수 있다.

디지털 에러 보정부(600)는 부분 변환코드를 이용하여 전체 코드를 만들어내며, 변환 과정 중 발생하는 에러를 보정한다. 즉, 전체 비트를 변경해가면서 동작하는 것이 아니라, 각 단계에 해당하는 구간변환만 수행하여 전체 디지털코드를 생성한다. 여기서, 기준전압의 변화나, 기준전압 경계의 신호 처리에서 모호성과 그 외 모든 회로 노이즈에 에러가 발생할 수 있음으로, 디지털 에러 보정부(600)는 부분 변환코드의 오류를 정정한 후 출력하는 구성을 포함할 수 있다.

타이밍부(500)는 외부의 기준 클럭을 받아서 제1 플래시 ADC와 제2 플래시 ADC의 샘플링 타이밍을 결정하는 클럭(Q1, Q2)과, 클럭을 카운팅한 카운터 신호를 생성한다.

이러한 구성을 갖는, 본 발명의 SAR ADC는 변환 대상이 되는 아날로그 입력전압을 처음 부분 변환코드를 만들기 위한 동작을 수행하는 경우에만 입력받고, 이 후, 동작에서는 플래시 ADC의 블록 샘플링 기능을 이용하여 변환코드 생성 동작을 수행할 수 있다. 따라서, 본 발명의 SAR ADC는 변환코드를 생성하는 동안 변환 대상이 되는 아날로그 입력전압을 유지하기 위한 구성을 추가하지 아니하고도 구현이 가능하다.

도 4는 본 발명의 제1실시예에 따른 SAR ADC의 디지털 에러 보정부(600)의 제어블럭도이다.

제1실시예에 따른 SAR ADC의 디지털 에러 보정부(600)는 역다중화기(612) 및 레지스터부(616)를 포함하는 타이밍 레지스터(610)와, 에러 보정을 위한 에러 보정 논리회로(650)를 포함한다.

타이밍 레지스터(610)에는 제1 플래시 ADC와 제2 플래시 ADC의 샘플링 타이밍을 결정하는 클럭(Q1, Q2)과, 클럭을 카운팅하여 각 부분 변환 순서를 알리는 카운터 신호(SP)가 공급되며, 부분 변환코드[최상위 비트(MSB; Most Significant Bit, 이하 "MSB"라 함):최하위 비트(LSB,Least Significant Bit, 이하 "LSB"라 함)]가 전달된다. 타이밍 레지스터(610)에 제공되는 클럭(Q1, Q2) 및 카운터 신호(SP)는 타이밍부(500)를 통해 생성하는 것이 가능하며, 부분 변환코드[MSB:LSB]는 제1플래시 ADC(200) 및 제2플래시 ADC(300)로부터 전달될 수 있다.

타이밍 레지스터(610)의 역다중화기(612)는 각각의 부분 변환 단계의 출력을 출력하기 위한 N개의 출력 포트를 포함한다. 역다중화기(612)는 제1플래시 ADC(200) 및 제2플래시 ADC(300)로부터 부분 변환코드[MSB:LSB]를 전달받고, 카운터 신호(SP)에 따라 역다중화 동작하여 각 단계에서 변환된 부분 변환코드[MSB:LSB]를 레지스터부(616)로 전달한다.

타이밍 레지스터(610)의 레지스터부(616)는 플래시 ADC(200, 300)의 샘플링 타이밍을 결정하는 클럭(Q1, Q2)을 입력받아 동작한다. 이에, 클럭(Q1, Q2)이 입력된 레지스터(Reg)에 한해 부분 변환코드[MSB:LSB]가 저장됨으로, 소정 순서의 단에서 발생한 부분 변환코드는 해당 순서의 레지스터(Reg)에 바로 저장될 수 있다. 여기서, 레지스터부(616)를 구성하는 개별 레지스터(Reg)는 부분 변환코드가 저장되는 저장레지스터(Reg1)와 에러 정정을 위해 필요한 추가 정보가 저장되는 보정레지스터(Reg2)가 하나의 셀과 같이 동작하도록 구성할 수 있다.

이와 같이, 이 각 단에서 발생하는 부분 변환코드를 역다중화기(612)와 카운터신호를 이용하여 해당 레지스터에 각각 저장을 하는 경우, 타이밍을 맞추기 위한 쉬프트 레지스터가 필요하지 않게 된다. 또한, 역다중화기(612)와 카운터는 ADC의 해상도가 증가해도 거의 거의 일정한 크기를 가지기 때문에, 역다중화기(612)와 카운터를 이용하여 쉬프트 레지스터를 대체 하는 경우에 레지스터 수를 최소하여 설계 면적을 감소시킬 수 있는 효과를 얻을 수 있다.

예컨대, 본 발명에 따라 12비트 디지털코드를 변환하는 SAR ADC를 설계하는 경우, 부분 변환코드가 저장되는 저장레지스터(Reg1)와 에러 정정을 위해 필요한 추가 정보가 저장되는 보정레지스터(Reg2)를 포함하여 24개의 레지스터로 설계가 가능하다. 반면, 종래기술에 의한 12비트 ADC의 경우, 에러 보정을 위해 각 단마다 변환데이터 1비트와 보정을 위한 1비트가 생성되고, 총 12단계를 거쳐 변환한다면 총 156개의 레지스터가 필요하다.

도 5는 본 발명의 제2실시예에 따른 SAR ADC의 개략적인 제어블럭도로서, 디지털 에러 보정부(600)의 역 다중화 기능을 디코더를 이용하여 구현한 경우를 예시한 것이다.

타이밍부(500)는 외부의 기준 클럭을 입력 받아 제1 플래시 ADC와 제2 플래시 ADC의 샘플링 타이밍을 결정하는 클럭(Q1, Q2)과, 클럭을 카운팅하여 각 부분 변환 순서를 알리는 카운터 신호(SP1~SPN)를 생성한다. 이에, 타이밍부(500)는 클럭(Q1, Q2) 생성을 위한 2분주기와, 카운터 신호(SP1~SPN) 생성을 위한 카운터로 구성이 가능하다.

디지털 에러 보정부(600)는 타이밍 레지스터(610)와 에러 보정 논리회로(650)를 포함할 수 있으며, 여기서, 타이밍 레지스터(610)는 디코더부(614)와 레지스터부(618)를 포함할 수 있다.

디코더부(614)는 타이밍부(500)가 제공하는 클럭신호(Q)와 카운터 신호(SP)를 앤드(AND) 연산하여 레지스터 클럭신호(S1~SN)를 생성한다. 디코더부(614)에서 생성된 레지스터 클럭신호(S1~SN)는 타이밍부(500)에서 생성된 카운터 신호(SP1~SPN)와 같은 파형으로 만들어질 수 있다.

레지스터부(618)는 디코더부(614)에서 출력된 레지스터 클럭신호(S1~SN)에 따라 동작하는 복수개의 레지스터(Reg)를 포함한다. 복수개의 레지스터(Reg)는 레지스터 클럭신호(S1~SN)의 하이 에지(high edge), 혹은, 하이 레벨(high level)에 따라 선택적으로 동작을 수행하여, 제1플래시 ADC(200)가 출력한 제1부분 변환코드[MSB:LSB](F1), 제2플래시 ADC(300)가 출력한 제2부분 변환코드[MSB:LSB](F2)에서부터 마지막 단계(SN)의 변환코드[MSB:LSB](FN)까지 각각 저장할 수 있다. 여기서, 레지스터부(618)를 구성하는 개별 레지스터(Reg)는 부분 변환코드가 저장되는 저장레지스터(Reg1)와 에러 정정을 위해 필요한 추가 정보가 저장되는 보정레지스터(Reg2)가 하나의 셀과 같이 동작하도록 구성할 수 있다. 이러한 개별 레지스터(Reg)는 플리플롭, 혹은 단일 래치로도 구현이 가능하다.

이러한 구성에 의해, 디코더부(614)가 레지스터 클럭신호(S1~SN)를 출력하면, 해당 레지스터가 동작하여 각 단계에 해당하는 구간변환만 수행하여 전체 디지털코드를 생성하고 에러 보정 논리회로(650)를 통해 오류를 정정함으로써 전체 디지털코드를 생성할 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 SAR ADC는 입력 전압을 디지털코드로 변환하는 경우, 각각의 부분 변환 단계에서 해당하는 구간 변환만 수행하고, 추후에 저장된 부분 변환코드에 오류를 정정한 후 출력하는 구조를 갖는다. 이에 따라, 레지스터의 수가 최종 디지털코드의 비트수 및 보정을 위한 비트 수의 합으로 최적화에 된다. 레지스터 수의 감소에 따라 설계 면적이 감소될 뿐 아니라, 소비전력을 감소시킬 수 있으며, 디지털 노이즈의 크기도 줄일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 레퍼런스부 200 : 제1플래시 ADC
300 : 제2플래시 ADC 400 : MDAC
500 : 타이밍부 600 : 디지털 에러 보정부
610 : 타이밍 레지스터 612 : 역다중화기
614 : 디코더부 650 : 에러 보정 논리회로

Claims (9)

1. 변환 구간의 기준전압을 발생하는 레퍼런스부와;
   상기 기준전압과 아날로그 입력신호의 입력전압을 비교하여 상기 입력전압의 소정 구간의 디지털 부분 변환코드를 생성하는 제1플래시 ADC 및 제2플래시 ADC와;
   상기 입력전압과 기준전압의 차이를 증폭하여 상기 제1플래시 ADC 및 제2플래시 ADC에 입력하는 MDAC(Multiplying DAC)와;
   상기 아날로그 입력신호의 전체 변환 과정의 기준시간을 생성하는 타이밍부와;
   상기 타이밍부에서 생성된 기준시간에 기초하여, 상기 제1플래시 ADC 및 제2플래시 ADC에서 발생하는 상기 디지털 부분 변환코드를 조합하여 상기 아날로그 입력신호의 디지털 전체 변환코드를 생성하는 디지털 에러 보정부를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
2. 제1항에 있어서,
   상기 타이밍부는,
   외부로부터 입력된 클럭을 분주하여 상기 제1 플래시 ADC와 제2 플래시 ADC의 샘플링 타이밍 클럭을 생성하는 2분주기와;
   상기 타이밍 클럭을 카운팅하여 상기 부분 변환코드의 변환 순서를 알리는 카운터 신호를 생성하는 카운터를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
3. 제2항에 있어서,
   상기 디지털 에러 보정부는,
   상기 제1플래시 ADC 및 제2플래시 ADC로부터 상기 부분 변환코드를 전달받아, 상기 카운터 신호에 따라 상기 부분 변환코드를 다수의 출력단으로 역다중화 하는 역다중화기와;
   상기 역다중화기의 상기 다수의 출력단에 각각 연결되어, 상기 샘플링 타이밍 클럭에 따라 상기 부분 변환코드를 저장하는 다수개의 레지스터를 갖는 레지스터부를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
4. 제3항에 있어서,
   상기 레지스터부는,
   상기 역다중화기의 상기 다수의 출력단에 각각 연결되어 상기 부분 변환코드를 저장하는 저장 레지스터와;
   상기 저장 레지스터에 저장된 상기 부분 변환코드의 에러 보정을 위한 정보가 저장되는 보정 레지스터를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
5. 제3항에 있어서,
   상기 디지털 에러 보정부는,
   상기 다수개의 레지스터에 각각 저장된 상기 부분 변환코드를 조합하여 상기 아날로그 입력신호의 디지털 전체 변환코드를 생성하는 에러 보정 논리회로를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
6. 제2항에 있어서,
   상기 디지털 에러 보정부는,
   상기 샘플링 타이밍 클럭과 상기 카운터 신호에 기초하여, 현재 변환단계의 부분 변환코드가 저장될 레지스터를 활성화 시키는 레지스터 클럭신호를 생성하는 디코더부와;
   상기 디코더부가 제공하는 상기 레지스터 클럭신호에 따라, 상기 제1플래시 ADC 및 제2플래시 ADC로부터 출력된 상기 부분 변환코드를 저장하는 다수개의 레지스터를 갖는 레지스터부를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
7. 제6항에 있어서,
   상기 디코더부는,
   상기 샘플링 타이밍 클럭과 상기 카운터 신호를 앤드(AND) 연산하여 상기 레지스터 클럭신호를 생성하는 축차근사 레지스터형 아날로그-디지털 변환기.
8. 제6항에 있어서,
   상기 레지스터부는,
   상기 역다중화기의 상기 다수의 출력단에 각각 연결되어 상기 부분 변환코드를 저장하는 저장 레지스터와;
   상기 저장 레지스터에 저장된 상기 부분 변환코드의 에러 보정을 위한 정보가 저장되는 보정 레지스터를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.
9. 제6항에 있어서,
   상기 디지털 에러 보정부는,
   상기 다수개의 레지스터에 각각 저장된 상기 부분 변환코드를 조합하여 상기 아날로그 입력신호의 디지털 전체 변환코드를 생성하는 에러 보정 논리회로를 포함하는 축차근사 레지스터형 아날로그-디지털 변환기.

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