[go: up one dir, main page]

KR20110078531A - Manufacturing method of high voltage semiconductor device and high voltage semiconductor device - Google Patents

Manufacturing method of high voltage semiconductor device and high voltage semiconductor device Download PDF

Info

Publication number
KR20110078531A
KR20110078531A KR1020090135361A KR20090135361A KR20110078531A KR 20110078531 A KR20110078531 A KR 20110078531A KR 1020090135361 A KR1020090135361 A KR 1020090135361A KR 20090135361 A KR20090135361 A KR 20090135361A KR 20110078531 A KR20110078531 A KR 20110078531A
Authority
KR
South Korea
Prior art keywords
region
ion implantation
forming
high voltage
device isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020090135361A
Other languages
Korean (ko)
Inventor
고광영
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090135361A priority Critical patent/KR20110078531A/en
Publication of KR20110078531A publication Critical patent/KR20110078531A/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

실시예에 따른 고전압 반도체 소자는 상기 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역; 반도체 기판의 상측 일부에 형성된 웰 영역; 상기 웰 영역의 상측 일부에 형성된 바디 영역; 상기 웰 영역의 상측 일부에 상기 바디 영역과 소정 간격 이격되도록 하여 형성된 확산 영역; 상기 확산 영역의 상측 일부에 형성되고, 소정 두께의 LOCOS(LOCal Oxidation of Silicon) 필드 플레이트 구조로 형성된 고전압 소자분리영역; 상기 바디 영역의 일부로부터 상기 고전압 소자분리영역의 일부 위까지 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트를 포함한다.In an embodiment, a high voltage semiconductor device may include: a plurality of device isolation regions defining an active region of the semiconductor substrate; A well region formed on a portion of an upper side of the semiconductor substrate; A body region formed on an upper portion of the well region; A diffusion region formed on an upper portion of the well region to be spaced apart from the body region by a predetermined distance; A high voltage device isolation region formed over a portion of the diffusion region and formed in a LOCOS field plate structure having a predetermined thickness; A gate insulating film formed from a portion of the body region to a portion of the high voltage device isolation region; And a gate formed on the gate insulating layer.

실시예에 의하면, 고전압 소자분리영역을 SIT가 아닌 LOCOS 필드 플레이트 구조로 형성함으로써, 두께를 용이하게 조절할 수 있고, 단차 구조를 선형 구조로 형성할 수 있다. 따라서, 전류 경로를 적절하게 형성할 수 있고, 동작 저항이 증가되는 것을 방지할 수 있다.According to the embodiment, by forming the high voltage device isolation region in the LOCOS field plate structure instead of the SIT, the thickness can be easily adjusted, and the stepped structure can be formed in the linear structure. Thus, the current path can be appropriately formed, and the operation resistance can be prevented from increasing.

Description

고전압 반도체 소자 및 고전압 반도체 소자의 제조 방법{High voltage semiconductor device and manufacturing method of high voltage semiconductor device}High voltage semiconductor device and manufacturing method of high voltage semiconductor device

실시예는 고전압 반도체 소자 및 고전압 반도체 소자의 제조 방법에 관한 것이다.The embodiment relates to a high voltage semiconductor device and a method for manufacturing the high voltage semiconductor device.

일반적으로, 고전압 반도체 소자 가령, LDMOS(Laterally Diffused Metal Oxide Semiconductor)의 게이트 에지(gage edge) 부분의 전계를 감소시켜 고전압의 내압을 얻기 위하여 STI(Shallow Trench Isolation) 구조를 이용한다.In general, a shallow trench isolation (STI) structure is used to reduce the electric field of the gate edge portion of a high voltage semiconductor device, for example, an LDMOS (laterally diffused metal oxide semiconductor) to obtain a high voltage withstand voltage.

즉, 드레인 영역과 게이트 에지 부분 사이에 STI 구조를 형성하여 전류 경로를 길게 함으로써 내압이 증가되도록 한다.That is, the STI structure is formed between the drain region and the gate edge portion to increase the breakdown voltage by lengthening the current path.

그러나, STI의 두께가 두껍게 형성되고 STI가 단차 구조를 이루므로, 전류 경로(current path)가 필요 이상으로 길게 형성되고, 동작 저항(On 저항)이 증가된다.However, since the thickness of the STI is formed thick and the STI forms a stepped structure, the current path is formed longer than necessary, and the operating resistance (On resistance) is increased.

또한, 드레인 영역을 포함하는 N형 확산(N-drift)영역을 STI 공정 전에 진행하는 경우, 기판이 트렌치 형태로 식각되므로 N형 확산 영역의 표면 농도가 감소되 고 이 역시 동작 저항을 증가시키는 중요 요인이 된다.In addition, when the N-drift region including the drain region is processed before the STI process, since the substrate is etched in the form of a trench, the surface concentration of the N-type diffusion region is reduced, which is also important to increase the operating resistance. It becomes a factor.

실시예는 고전압 반도체 소자의 고전압 소자분리영역을 형성함에 있어서, STI의 단차 구조를 개선함으로써 소자분리영역의 두께 및 전류 경로(current path)를 용이하게 조절할 수 있고, 동작 저항이 증가되는 현상을 방지할 수 있으며, 확산 영역의 표면 이온 농도가 감소되는 것을 최소화할 수 있는 고전압 반도체 소자 및 고전압 반도체 소자의 제조 방법을 제공한다.In the embodiment, in forming the high voltage device isolation region of the high voltage semiconductor device, by improving the stepped structure of the STI, the thickness and current path of the device isolation region can be easily adjusted, and the operation resistance is increased. The present invention provides a high voltage semiconductor device and a method for manufacturing the high voltage semiconductor device, which can minimize the decrease in the surface ion concentration of the diffusion region.

실시예에 따른 고전압 반도체 소자는 상기 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역; 반도체 기판의 상측 일부에 형성된 웰 영역; 상기 웰 영역의 상측 일부에 형성된 바디 영역; 상기 웰 영역의 상측 일부에 상기 바디 영역과 소정 간격 이격되도록 하여 형성된 확산 영역; 상기 확산 영역의 상측 일부에 형성되고, 소정 두께의 LOCOS(LOCal Oxidation of Silicon) 필드 플레이트 구조로 형성된 고전압 소자분리영역; 상기 바디 영역의 일부로부터 상기 고전압 소자분리영역의 일부 위까지 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트를 포함한다.In an embodiment, a high voltage semiconductor device may include: a plurality of device isolation regions defining an active region of the semiconductor substrate; A well region formed on a portion of an upper side of the semiconductor substrate; A body region formed on an upper portion of the well region; A diffusion region formed on an upper portion of the well region to be spaced apart from the body region by a predetermined distance; A high voltage device isolation region formed over a portion of the diffusion region and formed in a LOCOS field plate structure having a predetermined thickness; A gate insulating film formed from a portion of the body region to a portion of the high voltage device isolation region; And a gate formed on the gate insulating layer.

실시예에 따른 고전압 반도체 소자의 제조 방법은 상기 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역을 형성하는 단계; 반도체 기판의 상측 일부에 웰 영역을 형성하는 단계; 상기 웰 영역의 상측 일부에 바디 영역을 형성하는 단계; 상기 웰 영역의 상측 일부에 상기 바디 영역과 소정 간격 이격되도록 하여 확산 영역을 형성하는 단계; 상기 확산 영역의 상측 일부에 소정 두께의 고전압 소자분리영역을 LOCOS(LOCal Oxidation of Silicon) 필드 플레이트 구조로 형성하는 단계; 상기 바디 영역의 일부로부터 상기 고전압 소자분리영역의 일부 위까지 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위에 게이트를 형성하는 단계를 포함한다.A method of manufacturing a high voltage semiconductor device according to an embodiment may include forming a plurality of device isolation regions defining an active region of the semiconductor substrate; Forming a well region on an upper portion of the semiconductor substrate; Forming a body region on an upper portion of the well region; Forming a diffusion region on an upper portion of the well region to be spaced apart from the body region by a predetermined distance; Forming a high voltage device isolation region having a predetermined thickness on a portion of an upper portion of the diffusion region in a LOCOS (LOCal Oxidation of Silicon) field plate structure; Forming a gate insulating film from a portion of the body region to a portion of the high voltage device isolation region; And forming a gate on the gate insulating layer.

실시예에 의하면, 다음과 같은 효과가 있다.According to the embodiment, the following effects are obtained.

첫째, 고전압 소자분리영역을 SIT가 아닌 LOCOS 필드 플레이트 구조로 형성함으로써, 두께를 용이하게 조절할 수 있고, 단차 구조를 선형 구조로 형성할 수 있다. 따라서, 전류 경로를 적절하게 형성할 수 있고, 동작 저항이 증가되는 것을 방지할 수 있다.First, by forming the high voltage device isolation region in the LOCOS field plate structure instead of the SIT, the thickness can be easily adjusted and the stepped structure can be formed in the linear structure. Thus, the current path can be appropriately formed, and the operation resistance can be prevented from increasing.

둘째, 고전압 소자분리영역을 LOCOS 필드 플레이트 구조로 형성하므로, 트렌치 식각에 따른 확산 영역의 표면 농도가 감소되는 것을 방지할 수 있다. 따라서 동작 저항이 증가되는 것을 방지할 수 있다.Second, since the high voltage device isolation region is formed in a LOCOS field plate structure, the surface concentration of the diffusion region due to the trench etching may be prevented from being reduced. Therefore, an increase in operating resistance can be prevented.

첨부된 도면을 참조하여, 실시예에 따른 고전압 반도체 소자 및 고전압 반도체 소자의 제조 방법에 대하여 상세히 설명한다.A high voltage semiconductor device and a method of manufacturing the high voltage semiconductor device according to the embodiment will be described in detail with reference to the accompanying drawings.

이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.Hereinafter, in describing the embodiments, detailed descriptions of related well-known functions or configurations are deemed to unnecessarily obscure the subject matter of the present invention, and thus only the essential components directly related to the technical spirit of the present invention will be referred to. .

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도 1은 실시예에 따른 패드 산화층(130)이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.1 is a side cross-sectional view schematically illustrating a shape of a high voltage semiconductor device after the pad oxide layer 130 is formed according to an embodiment.

도 1을 참조하면, 반도체 기판(100)의 액티브 영역을 정의하는 다수의 소자분리영역(120)을 형성한다.Referring to FIG. 1, a plurality of device isolation regions 120 defining active regions of the semiconductor substrate 100 are formed.

이후, 상기 반도체 기판(100)의 상측 일부 및 상기 소자분리영역(120) 사이에 웰 영역(110)을 형성한다.Thereafter, a well region 110 is formed between the upper portion of the semiconductor substrate 100 and the device isolation region 120.

상기 웰 영역(110)은 고전압용 웰로서 고농도의 이온이 도핑되어 형성되는데, 예를 들어 상기 반도체 기판(100)이 제1 도전형 서브 기판인 경우 상기 웰 영역(110)은 제1 도전형 또는 제2 도전형 웰영역일 수 있다.The well region 110 is a high voltage well and is formed by doping with a high concentration of ions. For example, when the semiconductor substrate 100 is a first conductivity type sub substrate, the well region 110 may be of a first conductivity type or It may be a second conductivity type well region.

상기 웰 영역(110)이 형성되면 상기 웰 영역(110) 상측 일부에 바디 영역(112)을 형성하고, 상기 바디 영역(112)과 소정 간격 이격되도록 하여 상기 웰 영역(110)의 상측 일부에 확산 영역(114)을 형성한다.When the well region 110 is formed, a body region 112 is formed on a portion of the upper portion of the well region 110, and the body region 112 is spaced apart from the body region 112 by a predetermined interval to diffuse to a portion of the upper portion of the well region 110. Area 114 is formed.

상기 바디 영역(112)은 일측의 상기 소자분리영역(120)에 접하도록 형성될 수 있고, 상기 확산 영역(114)은 타측의 상기 소자분리영역(120)에 접하도록 형성 될 수 있다.The body region 112 may be formed to contact the device isolation region 120 on one side, and the diffusion region 114 may be formed to contact the device isolation region 120 on the other side.

또한, 상기 바디 영역은 제1 도전형 이온이 주입되어 형성될 수 있고, 상기 확산 영역(114)은 제2 도전형 이온이 주입되어 형성될 수 있다.In addition, the body region may be formed by implanting first conductivity type ions, and the diffusion region 114 may be formed by implantation of second conductivity type ions.

다음으로, 상기 반도체 기판(100) 위에 패드 산화층(130)을 형성한다.Next, a pad oxide layer 130 is formed on the semiconductor substrate 100.

도 2는 실시예에 따른 패드 질화층(140)이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.2 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the pad nitride layer 140 is formed according to the embodiment.

도 2에 도시된 것처럼, 상기 패드 산화층(130)이 형성되면, 그 위에 패드 질화층(140)을 형성한다.As illustrated in FIG. 2, when the pad oxide layer 130 is formed, a pad nitride layer 140 is formed thereon.

도 3은 실시예에 따른 고전압 소자분리영역을 정의하기 위하여 패드 산화층(130) 및 패드 질화층(140)이 패터닝된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.3 is a side cross-sectional view schematically illustrating the shape of a high voltage semiconductor device after the pad oxide layer 130 and the pad nitride layer 140 are patterned to define a high voltage device isolation region according to an exemplary embodiment.

도 3을 참조하면, 고전압 소자분리영역(도 4참조; 150)을 정의하기 위하여 상기 확산 영역(114)의 일부를 개구(T)시키는 포토레지스트 패턴(미도시)을 형성하고 습식 식각 또는 건식 식각 공정을 진행하여 상기 패드 산화층(130)과 상기 패드 질화층(140)을 패터닝한다.Referring to FIG. 3, a photoresist pattern (not shown) for opening a portion of the diffusion region 114 to form a high voltage device isolation region (see FIG. 4; The process proceeds to pattern the pad oxide layer 130 and the pad nitride layer 140.

따라서, 상기 고전압 소자분리영역이 형성될 상기 확산 영역(114)의 일부가 노출된다.Thus, a portion of the diffusion region 114 in which the high voltage device isolation region is to be formed is exposed.

이후 포토레지스트 패턴은 제거된다.The photoresist pattern is then removed.

도 4는 실시예에 따른 고전압 소자분리영역(150)이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.4 is a side cross-sectional view schematically illustrating a shape of a high voltage semiconductor device after the high voltage device isolation region 150 is formed according to the embodiment.

도 4를 참조하면, 패터닝된 상기 패드 산화막(130) 및 상기 패드 질화막(140)을 마스크로 하여 산화(oxidation) 공정을 진행한다.Referring to FIG. 4, an oxidation process is performed using the patterned pad oxide layer 130 and the pad nitride layer 140 as a mask.

따라서, 상기 노출된 확산 영역(114)의 상측 일부에 소정 두께의 고전압 소자분리영역(150)이 형성되는데, 상기 고전압 소자분리영역(150)은 LOCOS(LOCal Oxidation of Silicon) 공정을 이용한 필드 플레이트(field plate) 구조를 가지게 된다.Accordingly, a high voltage device isolation region 150 having a predetermined thickness is formed on a portion of the exposed diffusion region 114, and the high voltage device isolation region 150 is a field plate using a LOCOS (LOCal Oxidation of Silicon) process. field plate) structure.

도 5는 실시예에 따른 게이트(160)가 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.5 is a side cross-sectional view schematically illustrating the shape of a high voltage semiconductor device after the gate 160 is formed according to an embodiment.

도 5를 참조하면, 상기 패드 질화층(140)을 제거하고, 상기 패드 산화층(130)을 패터닝하여 게이트 절연막(130a)을 형성한다.Referring to FIG. 5, the pad nitride layer 140 is removed and the pad oxide layer 130 is patterned to form a gate insulating layer 130a.

이어서, 상기 게이트 절연막(130a) 위에 게이트(160)를 형성하고, 상기 게이트(160) 양측벽에 스페이서(170)를 형성한다.Subsequently, a gate 160 is formed on the gate insulating layer 130a, and spacers 170 are formed on both sidewalls of the gate 160.

이때, 상기 게이트 절연막(130a)은 상기 바디 영역(112)의 일부로부터 상기 반도체 기판(100)의 채널 영역을 거쳐 상기 고전압 소자분리영역(150)의 일부 위까지 형성된다.In this case, the gate insulating layer 130a is formed from a portion of the body region 112 to a portion of the high voltage device isolation region 150 via a channel region of the semiconductor substrate 100.

도 6은 실시예에 따른 이온주입영역들(181, 182, 183, 184)이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.FIG. 6 is a side cross-sectional view schematically illustrating a shape of a high voltage semiconductor device after the ion implantation regions 181, 182, 183, and 184 are formed according to the embodiment.

도 6을 참조하면, 제1 포토공정 및 제1 이온주입공정을 진행하여 상기 바디 영역(112)의 상기 게이트(160)의 일부 밑으로부터 상기 일측의 소자분리영역(120)까지 제1 이온주입영역(181)을 형성한다.Referring to FIG. 6, a first ion implantation region may be formed by performing a first photoprocess and a first ion implantation process from a portion of the gate 160 of the body region 112 to a device isolation region 120 on the one side. 181 is formed.

이어서, 제2 포토 공정 및 제2 이온주입공정을 진행하여 상기 바디 영역(112)의 상기 스페이서(170) 밑으로부터 상기 일측의 소자분리영역(120)까지 제2 이온주입영역(181)을 형성한다.Subsequently, a second ion implantation region 181 is formed from the bottom of the spacer 170 of the body region 112 to the device isolation region 120 on the one side by performing a second photo process and a second ion implantation process. .

이어서, 제3 포토 공정 및 제3 이온주입공정을 진행하여 상기 바디 영역(112)의 상기 제2 이온주입영역(181) 옆에 제3 이온주입영역(183)을 형성한다.A third ion implantation region 183 is formed next to the second ion implantation region 181 of the body region 112 by performing a third photoprocess and a third ion implantation process.

이어서, 제4 포토 공정 및 제4 이온주입공정을 진행하여 상기 확산 영역(114)의 상기 고전압 소자분리영역(150) 옆에 제4 이온주입영역(184)을 형성한다.A fourth ion implantation region 184 is formed next to the high voltage device isolation region 150 of the diffusion region 114 by performing a fourth photo process and a fourth ion implantation process.

상기 제1 이온주입영역(181)은 LDD 영역으로 기능될 수 있고, 상기 제2 이온주입영역(182) 및 상기 제3 이온주입영역(183)은 이중 구조의 소스 영역으로 기능될 수 있다.The first ion implantation region 181 may function as an LDD region, and the second ion implantation region 182 and the third ion implantation region 183 may function as a source region having a dual structure.

또한, 상기 제4 이온주입영역(184)은 드레인 영역으로 기능될 수 있다.In addition, the fourth ion implantation region 184 may function as a drain region.

한편, 상기 제2 이온주입영역(182)과 상기 제4 이온주입영역(184)은 제2 도전형 이온이 주입되어 형성될 수 있고, 상기 제3 이온주입영역(183)은 제1 도전형 이온이 주입되어 형성될 수 있다.Meanwhile, the second ion implantation region 182 and the fourth ion implantation region 184 may be formed by implanting second conductivity type ions, and the third ion implantation region 183 may be a first conductivity type ion. Can be injected and formed.

도 7은 실시예에 따른 층간절연층(190)이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도이다.7 is a side cross-sectional view schematically illustrating a shape of a high voltage semiconductor device after the interlayer insulating layer 190 is formed according to an embodiment.

도 7을 참조하면, 상기 반도체 기판(100) 위에 층간절연층(190)을 형성하고, 비아 공정, 금속물질 매립 공정, 금속층 적층 공정, 금속층 패터닝 공정 등을 진행하여 상기 층간절연층(190) 상에 비아(192) 및 전극(194)을 형성한다.Referring to FIG. 7, an interlayer insulating layer 190 is formed on the semiconductor substrate 100, and a via process, a metal material embedding process, a metal layer stacking process, a metal layer patterning process, and the like are performed on the interlayer insulating layer 190. Vias 192 and electrodes 194 are formed in the trenches.

상기 비아(192) 중 어느 하나는 상기 제2 이온주입영역(182) 및 상기 제3 이온주입영역(183)과 동시에 연결될 수 있고, 상기 비아(192) 중 다른 하나는 상기 제4 이온주입영역(184)과 연결될 수 있다.One of the vias 192 may be simultaneously connected to the second ion implantation region 182 and the third ion implantation region 183, and the other of the vias 192 may be the fourth ion implantation region ( 184).

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications other than those described above are possible. For example, each component specifically shown in the embodiments of the present invention can be modified and implemented. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 실시예에 따른 패드 산화층이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.1 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the pad oxide layer according to the embodiment is formed.

도 2는 실시예에 따른 패드 질화층이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.2 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the pad nitride layer is formed according to the embodiment.

도 3은 실시예에 따른 고전압 소자분리영역을 정의하기 위하여 패드 산화층 및 패드 질화층이 패터닝된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.3 is a side cross-sectional view schematically illustrating the shape of a high voltage semiconductor device after the pad oxide layer and the pad nitride layer are patterned to define a high voltage device isolation region according to an embodiment;

도 4는 실시예에 따른 고전압 소자분리영역이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.4 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the high voltage device isolation region is formed according to the embodiment;

도 5는 실시예에 따른 게이트가 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.5 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the gate is formed according to the embodiment.

도 6은 실시예에 따른 이온주입영역들이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.6 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after ion implantation regions are formed in accordance with an embodiment.

도 7은 실시예에 따른 층간절연층이 형성된 후의 고전압 반도체 소자의 형태를 개략적으로 도시한 측단면도.7 is a side cross-sectional view schematically showing the shape of a high voltage semiconductor device after the interlayer insulating layer is formed according to the embodiment.

Claims (14)

상기 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역을 형성하는 단계;Forming a plurality of device isolation regions defining an active region of the semiconductor substrate; 반도체 기판의 상측 일부에 웰 영역을 형성하는 단계;Forming a well region on an upper portion of the semiconductor substrate; 상기 웰 영역의 상측 일부에 바디 영역을 형성하는 단계;Forming a body region on an upper portion of the well region; 상기 웰 영역의 상측 일부에 상기 바디 영역과 소정 간격 이격되도록 하여 확산 영역을 형성하는 단계;Forming a diffusion region on an upper portion of the well region to be spaced apart from the body region by a predetermined distance; 상기 확산 영역의 상측 일부에 소정 두께의 고전압 소자분리영역을 LOCOS(LOCal Oxidation of Silicon) 필드 플레이트 구조로 형성하는 단계;Forming a high voltage device isolation region having a predetermined thickness on a portion of an upper portion of the diffusion region in a LOCOS (LOCal Oxidation of Silicon) field plate structure; 상기 바디 영역의 일부로부터 상기 고전압 소자분리영역의 일부 위까지 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film from a portion of the body region to a portion of the high voltage device isolation region; And 상기 게이트 절연막 위에 게이트를 형성하는 단계를 포함하는 고전압 반도체 소자의 제조 방법.Forming a gate over the gate insulating film. 제1항에 있어서, 상기 고전압 소자분리영역을 형성하는 단계는The method of claim 1, wherein forming the high voltage device isolation region comprises: 상기 반도체 기판 위에 패드 산화층을 형성하는 단계;Forming a pad oxide layer on the semiconductor substrate; 상기 패드 산화층 위에 패드 질화층을 형성하는 단계;Forming a pad nitride layer on the pad oxide layer; 상기 확산 영역의 일부를 개구시키는 포토레지스트 패턴을 형성하고 상기 패드 산화층과 상기 패드 질화층을 패터닝하는 단계;Forming a photoresist pattern opening a portion of the diffusion region and patterning the pad oxide layer and the pad nitride layer; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 패터닝된 상기 패드 산화막 및 상기 패드 질화막을 마스크로 하여 산화(oxidation) 공정을 진행하여 상기 고전압 소자분리영역을 형성하는 단계를 포함하는 고전압 반도체 소자의 제조 방법.And forming the high voltage device isolation region by performing an oxidation process using the patterned pad oxide film and the pad nitride film as a mask. 제2항에 있어서,The method of claim 2, 상기 고전압 소자분리영역이 형성되면, 상기 패드 질화층을 제거하는 단계를 포함하고,If the high voltage device isolation region is formed, removing the pad nitride layer; 상기 게이트 절연막을 형성하는 단계는, 상기 패드 산화층을 패터닝하여 상기 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.The forming of the gate insulating film may include forming the gate insulating film by patterning the pad oxide layer. 제1항에 있어서,The method of claim 1, 상기 게이트 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the gate; 상기 바디 영역의 상기 게이트의 일부 밑으로부터 상기 일측의 소자분리영역까지 제1 이온주입영역을 형성하는 단계;Forming a first ion implantation region from a portion of the gate of the body region to an isolation region of the one side; 상기 바디 영역의 상기 스페이서 밑으로부터 상기 일측의 소자분리영역까지 제2 이온주입영역을 형성하는 단계;Forming a second ion implantation region from below the spacer of the body region to the device isolation region of the one side; 상기 바디 영역의 상기 제2 이온주입영역 옆에 제3 이온주입영역을 형성하는 단계; 및Forming a third ion implantation region next to the second ion implantation region of the body region; And 상기 확산 영역의 상기 고전압 소자분리영역 옆에 제4 이온주입영역을 형성하는 단계를 포함하는 고전압 반도체 소자의 제조 방법.And forming a fourth ion implantation region next to the high voltage device isolation region of the diffusion region. 제4항에 있어서,5. The method of claim 4, 상기 반도체 기판 위에 층간절연층을 형성하는 단계;Forming an interlayer insulating layer on the semiconductor substrate; 상기 제1 이온주입영역 내지 상기 제4 이온주입영역, 상기 게이트 중 하나 이상과 연결되는 비아를 상기 층간절연층에 형성하는 단계; 및Forming vias in the interlayer insulating layer, the vias connected to at least one of the first to fourth ion implantation regions and the gate; And 상기 비아와 연결되는 전극을 상기 층간절연층 위에 형성하는 단계를 포함하는 고전압 반도체 소자의 제조 방법.And forming an electrode connected to the via on the interlayer insulating layer. 제5항에 있어서, 다수의 상기 비아 중 어느 하나의 비아는The method of claim 5, wherein any one of a plurality of said vias is 상기 제2 이온주입영역 및 상기 제3 이온주입영역과 동시에 연결된 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.And a second ion implantation region and a third ion implantation region at the same time. 제4항에 있어서,5. The method of claim 4, 상기 반도체 기판은 제1 도전형 서브 기판이고,The semiconductor substrate is a first conductivity type sub substrate, 상기 웰 영역은 제1 도전형 또는 제2 도전형 이온의 도핑 영역이며,The well region is a doped region of the first conductivity type or second conductivity type ions, 상기 바디 영역은 제1 도전형 이온의 도핑 영역이고,The body region is a doped region of the first conductivity type ions, 상기 확산 영역은 제2 도전형 이온의 도핑 영역이며,The diffusion region is a doped region of the second conductivity type ions, 상기 제2 이온주입영역 및 상기 제4 이온주입영역은 제2 도전형 이온의 도핑 영역이고,The second ion implantation region and the fourth ion implantation region are doped regions of the second conductivity type ions, 상기 제3 이온주입영역은 제1 도전형 이온의 도핑 영역인 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.And said third ion implantation region is a doped region of a first conductivity type ion. 제1항에 있어서,The method of claim 1, 상기 바디 영역은 일측의 상기 소자분리영역에 접하도록 형성되고,The body region is formed to contact the device isolation region on one side, 상기 확산 영역은 타측의 상기 소자분리영역에 접하도록 형성된 것을 특징으로 하는 고전압 반도체 소자의 제조 방법.The diffusion region is formed to be in contact with the device isolation region of the other side. 상기 반도체 기판의 액티브 영역을 정의하는 다수의 소자분리영역;A plurality of device isolation regions defining active regions of the semiconductor substrate; 반도체 기판의 상측 일부에 형성된 웰 영역;A well region formed on a portion of an upper side of the semiconductor substrate; 상기 웰 영역의 상측 일부에 형성된 바디 영역;A body region formed on an upper portion of the well region; 상기 웰 영역의 상측 일부에 상기 바디 영역과 소정 간격 이격되도록 하여 형성된 확산 영역;A diffusion region formed on an upper portion of the well region to be spaced apart from the body region by a predetermined distance; 상기 확산 영역의 상측 일부에 형성되고, 소정 두께의 LOCOS(LOCal Oxidation of Silicon) 필드 플레이트 구조로 형성된 고전압 소자분리영역;A high voltage device isolation region formed over a portion of the diffusion region and formed in a LOCOS field plate structure having a predetermined thickness; 상기 바디 영역의 일부로부터 상기 고전압 소자분리영역의 일부 위까지 형성된 게이트 절연막; 및A gate insulating film formed from a portion of the body region to a portion of the high voltage device isolation region; And 상기 게이트 절연막 위에 형성된 게이트를 포함하는 고전압 반도체 소자.A high voltage semiconductor device comprising a gate formed on the gate insulating film. 제9항에 있어서, 10. The method of claim 9, 상기 게이트 양측벽에 형성된 스페이서;Spacers formed on both sidewalls of the gate; 상기 바디 영역의 상기 게이트의 일부 밑으로부터 상기 일측의 소자분리영역까지 형성된 제1 이온주입영역;A first ion implantation region formed from a portion of the gate of the body region to an isolation region of the one side; 상기 바디 영역의 상기 스페이서 밑으로부터 상기 일측의 소자분리영역까지 형성된 제2 이온주입영역;A second ion implantation region formed from below the spacer of the body region to an isolation region of the one side; 상기 바디 영역의 상기 제2 이온주입영역 옆에 형성된 제3 이온주입영역; 및A third ion implantation region formed next to the second ion implantation region of the body region; And 상기 확산 영역의 상기 고전압 소자분리영역 옆에 형성된 제4 이온주입영역을 포함하는 고전압 반도체 소자.And a fourth ion implantation region formed next to the high voltage device isolation region of the diffusion region. 제10항에 있어서,The method of claim 10, 상기 반도체 기판 위에 형성된 층간절연층;An interlayer insulating layer formed on the semiconductor substrate; 상기 제1 이온주입영역 내지 상기 제4 이온주입영역, 상기 게이트 중 하나 이상과 연결되고, 상기 층간절연층에 형성된 비아; 및A via connected to at least one of the first to fourth ion implantation regions and the gate and formed in the interlayer insulating layer; And 상기 비아와 연결되고, 상기 층간절연층 위에 형성된 전극을 포함하는 고전압 반도체 소자.And an electrode connected to the via and formed on the interlayer insulating layer. 제11항에 있어서, 다수의 상기 비아 중 어느 하나의 비아는12. The via of claim 11 wherein any one of a plurality of said vias is 상기 제2 이온주입영역 및 상기 제3 이온주입영역과 동시에 연결된 것을 특징으로 하는 고전압 반도체 소자.And the second ion implantation region and the third ion implantation region at the same time. 제10항에 있어서,The method of claim 10, 상기 반도체 기판은 제1 도전형 서브 기판이고,The semiconductor substrate is a first conductivity type sub substrate, 상기 웰 영역은 제1 도전형 또는 제2 도전형 이온의 도핑 영역이며,The well region is a doped region of the first conductivity type or second conductivity type ions, 상기 바디 영역은 제1 도전형 이온의 도핑 영역이고,The body region is a doped region of the first conductivity type ions, 상기 확산 영역은 제2 도전형 이온의 도핑 영역이며,The diffusion region is a doped region of the second conductivity type ions, 상기 제2 이온주입영역 및 상기 제4 이온주입영역은 제2 도전형 이온의 도핑 영역이고,The second ion implantation region and the fourth ion implantation region are doped regions of the second conductivity type ions, 상기 제3 이온주입영역은 제1 도전형 이온의 도핑 영역인 것을 특징으로 하는 고전압 반도체 소자.And the third ion implantation region is a doped region of a first conductivity type ion. 제9항에 있어서,10. The method of claim 9, 상기 바디 영역은 일측의 상기 소자분리영역에 접하도록 형성되고,The body region is formed to contact the device isolation region on one side, 상기 확산 영역은 타측의 상기 소자분리영역에 접하도록 형성된 것을 특징으로 하는 고전압 반도체 소자.The diffusion region is formed to contact the device isolation region of the other side.
KR1020090135361A 2009-12-31 2009-12-31 Manufacturing method of high voltage semiconductor device and high voltage semiconductor device Ceased KR20110078531A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090135361A KR20110078531A (en) 2009-12-31 2009-12-31 Manufacturing method of high voltage semiconductor device and high voltage semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135361A KR20110078531A (en) 2009-12-31 2009-12-31 Manufacturing method of high voltage semiconductor device and high voltage semiconductor device

Publications (1)

Publication Number Publication Date
KR20110078531A true KR20110078531A (en) 2011-07-07

Family

ID=44917988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135361A Ceased KR20110078531A (en) 2009-12-31 2009-12-31 Manufacturing method of high voltage semiconductor device and high voltage semiconductor device

Country Status (1)

Country Link
KR (1) KR20110078531A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520493B1 (en) 2015-11-23 2016-12-13 SK Hynix Inc. High voltage integrated circuits having improved on-resistance value and improved breakdown voltage
KR20190008463A (en) * 2017-07-13 2019-01-24 매그나칩 반도체 유한회사 Semiconductor Device and Method for Fabricating the Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520493B1 (en) 2015-11-23 2016-12-13 SK Hynix Inc. High voltage integrated circuits having improved on-resistance value and improved breakdown voltage
KR20190008463A (en) * 2017-07-13 2019-01-24 매그나칩 반도체 유한회사 Semiconductor Device and Method for Fabricating the Same

Similar Documents

Publication Publication Date Title
KR100974697B1 (en) Method for Manufacturing LMDOS Element and LMDMOS Element
KR101009399B1 (en) LDMOS transistors and methods of manufacturing the same
KR101572476B1 (en) semiconductor and method of manufacturing the same
JP5404550B2 (en) Semiconductor device manufacturing method and semiconductor device
KR101530582B1 (en) Semiconductor device and manufacturing method thereof
KR20190087786A (en) Semiconductor device and method of manufacturing the same
TW201943081A (en) Semiconductor device and method of manufacturing the same
CN100552975C (en) Semiconductor device and manufacturing method thereof
US12272592B2 (en) High voltage device and manufacturing method thereof
US10910493B2 (en) Semiconductor device and method of manufacturing the same
KR100649867B1 (en) High voltage semiconductor device and manufacturing method
KR100684428B1 (en) High voltage transistor with low on-resistance and manufacturing method thereof
TWI608546B (en) Lateral double diffused metal oxide semiconductor device and manufacturing method thereof
CN108885999A (en) Semiconductor device and manufacturing method thereof
KR100790261B1 (en) DMOS device manufacturing method
JP2006229181A (en) Semiconductor device and manufacturing method thereof
US8310004B2 (en) Semiconductor device and process for producing the same
US10868115B2 (en) High voltage device and manufacturing method thereof
KR20110078531A (en) Manufacturing method of high voltage semiconductor device and high voltage semiconductor device
KR20240109859A (en) Semiconductor device and method of manufacturing the same
CN108962988B (en) High voltage metal oxide semiconductor device and method of manufacturing the same
KR100790742B1 (en) Transistor and manufacturing method
JP4290378B2 (en) Horizontal power MOS transistor and manufacturing method thereof
JP2006253334A (en) Semiconductor device and manufacturing method thereof
WO2006082618A1 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20091231

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20140428

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20091231

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150526

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20151028

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20150526

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I