[go: up one dir, main page]

KR20110078181A - 자기 메모리 및 그 동작방법 - Google Patents

자기 메모리 및 그 동작방법 Download PDF

Info

Publication number
KR20110078181A
KR20110078181A KR1020090134923A KR20090134923A KR20110078181A KR 20110078181 A KR20110078181 A KR 20110078181A KR 1020090134923 A KR1020090134923 A KR 1020090134923A KR 20090134923 A KR20090134923 A KR 20090134923A KR 20110078181 A KR20110078181 A KR 20110078181A
Authority
KR
South Korea
Prior art keywords
write
read
transistor
memory cell
reference cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020090134923A
Other languages
English (en)
Other versions
KR101604042B1 (ko
Inventor
김광석
신형순
이승준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090134923A priority Critical patent/KR101604042B1/ko
Priority to US12/923,376 priority patent/US8194439B2/en
Publication of KR20110078181A publication Critical patent/KR20110078181A/ko
Application granted granted Critical
Publication of KR101604042B1 publication Critical patent/KR101604042B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자기 메모리 및 그 동작방법이 개시되어 있다. 개시된 자기 메모리는 메모리셀 및 상기 메모리셀에 저장된 데이터를 읽을 때 기준이 되는 기준셀을 포함할 수 있다. 상기 메모리셀은 제1 MTJ 요소와 그에 연결된 제1 트랜지스터를 포함할 수 있다. 상기 기준셀은 병렬로 연결된 제2 및 제3 MTJ 요소와 이들에 각각 연결된 제2 및 제3 트랜지스터를 포함할 수 있다. 상기 제2 및 제3 MTJ 요소 중 하나는 상기 제1 MTJ 요소의 제1 데이터에 대응하는 저저항을 가질 수 있고, 다른 하나는 상기 제1 MTJ 요소의 제2 데이터에 대응하는 고저항을 가질 수 있다. 상기 제2 및 제3 MTJ 요소에 서로 반대 방향의 쓰기전류를 인가하도록 구성된 쓰기회로를 포함하는 제어회로부가 더 구비될 수 있다.

Description

자기 메모리 및 그 동작방법{Magnetic random access memory and method of operating the same}
자기 메모리 및 그 동작방법, 보다 자세하게는 STT-MRAM(spin transfer torque magnetic random access memory) 및 그 동작방법에 관한 것이다.
MRAM(Magnetic random access memory)은 메모리셀의 MTJ(magnetic tunneling junction) 요소의 저항 변화를 이용하여 데이터를 저장하는 메모리소자이다. 상기 MTJ 요소의 저항은 자유층(free layer)의 자화 방향에 따라 달라진다. 즉, 상기 자유층의 자화 방향이 고정층(fixed layer)의 자화 방향과 동일할 때, 상기 MTJ 요소는 낮은 저항값을 갖고, 반대인 경우에 높은 저항값을 갖는다. 상기 MTJ 요소가 낮은 저항값을 가질 때, 데이터 '0'에 대응되고, 높은 저항값을 가질 때, 데이터 '1'에 대응된다고 할 수 있다. 이러한 MRAM의 메모리셀에 저장된 데이터를 읽기 위해서는 저항값의 기준이 되는 기준셀(reference cell)이 요구된다.
디지트 라인(digit line)을 이용해서 MTJ 요소에 데이터를 기록하는 MRAM(이하, 종래의 MRAM)이 있다. 이러한 종래의 MRAM에서는, MTJ 요소와 이격하여 설치된 디지트 라인에 전류(쓰기전류)를 인가하여 그로부터 발생된 자기장을 이용해서 자 유층의 자화 방향을 변화시킨다. 읽기전류는 MTJ 요소의 양단 사이에 인가된다. 이와 같이, 상기 종래의 MRAM에서는 읽기전류의 경로와 쓰기전류의 경로가 다르기 때문에, 상기 기준셀 구성시 쓰기전류에 대해 고려하지 않아도 된다.
하지만 디지트 라인을 사용하지 않는 STT-MRAM(spin transfer torque magnetic random access memory)의 경우, 읽기전류의 경로와 쓰기전류의 경로가 같기 때문에, 종래의 MRAM 과는 다른 구성의 기준셀 회로가 요구된다.
메모리셀에 저장된 데이터를 읽을 때 기준이 되는 기준셀을 포함하는 STT-MRAM을 제공한다.
상기 STT-MRAM의 동작방법을 제공한다.
본 발명의 한 측면(aspect)에 따르면, 제1 MTJ 요소와 그에 연결된 제1 트랜지스터를 포함하는 메모리셀; 상기 메모리셀에 저장된 데이터를 읽을 때 기준이 되는 것으로, 병렬로 연결된 제2 및 제3 MTJ 요소와 상기 제2 및 제3 MTJ 요소에 각각 연결된 제2 및 제3 트랜지스터를 포함하는 기준셀; 및 상기 제2 및 제3 MTJ 요소에 서로 반대 방향의 쓰기전류를 인가하도록 구성된 제어회로부;를 포함하는 스핀전달토크(spin transfer torque)(STT) 자기 램(MRAM)이 제공된다.
상기 제2 및 제3 MTJ 요소 중 하나는 상기 제1 MTJ 요소의 제1 데이터에 대응하는 저저항을 갖고, 다른 하나는 상기 제1 MTJ 요소의 제2 데이터에 대응하는 고저항을 가질 수 있다.
상기 제어회로부는 쓰기회로부를 포함할 수 있다.
상기 쓰기회로부는 쓰기전류원; 상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터; 상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및 상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함할 수 있다. 여기서, 상기 제1 및 제4 쓰기 트랜지스터는 상기 제2 및 제3 MTJ 요소의 일단에 연결 될 수 있고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제2 및 제3 트랜지스터의 일단에 연결될 수 있으며, 상기 제3 및 제4 쓰기 트랜지스터는 접지될 수 있다.
상기 쓰기회로부는 상기 메모리셀에 연결될 수 있다.
상기 제1 및 제4 쓰기 트랜지스터는 상기 제1 MTJ 요소의 일단에 연결될 수 있고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 트랜지스터의 일단에 연결될 수 있다.
상기 쓰기회로부와 상기 메모리셀 사이에 제1 선택 트랜지스터가 구비될 수 있고, 상기 쓰기회로부와 상기 기준셀 사이에 제2 선택 트랜지스터가 구비될 수 있다.
상기 제어회로부는 읽기회로부를 포함할 수 있다.
상기 읽기회로부는 상기 메모리셀에 제1 읽기전류를 인가하고, 상기 기준셀에 상기 제1 읽기전류의 두 배에 해당하는 제2 읽기전류를 인가하도록 구성될 수 있다.
상기 읽기회로부는 상기 메모리셀에 연결된 제1 읽기전류원; 상기 메모리셀과 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터; 상기 기준셀에 연결된 제2 읽기전류원; 상기 기준셀과 상기 제2 읽기전류원 사이에 연결된 제2 읽기 트랜지스터; 상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및 상기 제1 내지 제3 트랜지스터에 연결된 일단과 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함할 수 있다.
상기 메모리셀을 복수 개 포함하는 메모리셀 영역 및 상기 기준셀을 복수 개 포함하는 기준셀 영역이 구비될 수 있고, 상기 메모리셀 영역과 상기 기준셀 영역 사이에 상기 제어회로부가 위치할 수 있다.
상기 메모리셀 영역은 복수의 제1 워드라인; 상기 복수의 제1 워드라인과 교차하는 복수의 제1 비트라인; 상기 복수의 제1 워드라인과 상기 복수의 제1 비트라인의 교차부에 구비된 상기 메모리셀; 및 상기 복수의 제1 워드라인 중 인접한 두 개 사이에 구비된 제1 소오스라인;을 포함할 수 있다.
상기 기준셀 영역은 상기 복수의 제1 워드라인과 평행한 제1 및 제2 기준셀 워드라인; 상기 제1 및 제2 기준셀 워드라인과 교차하는 복수의 제2 비트라인; 및 상기 복수의 제2 비트라인 각각과 상기 제1 및 제2 기준셀 워드라인의 교차부에 구비된 상기 기준셀; 및 상기 제1 및 제2 기준셀 워드라인 사이에 구비된 제2 소오스라인;을 포함할 수 있다.
상기 제어회로부는 상기 기준셀 영역과 상기 메모리셀 영역에 연결된 적어도 하나의 읽기/쓰기블록을 포함할 수 있다. 상기 읽기/쓰기블록은 쓰기회로부 및 읽기회로부를 포함할 수 있다.
상기 쓰기회로부는 쓰기전류원; 상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터; 상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및 상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함할 수 있고, 상기 제1 및 제4 쓰기 트랜지스터는 상기 복수의 제1 비트라인 중 하나 및 상기 복수의 제2 비트라인 중 하나에 연결되고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 및 제2 소오스라인에 연결되며, 상기 제3 및 제4 쓰기 트랜지스터는 접지될 수 있 다.
상기 복수의 제1 비트라인 중 하나와 상기 쓰기회로부 사이에 제1 선택 트랜지스터가 구비될 수 있고, 상기 복수의 제2 비트라인 중 하나와 상기 쓰기회로부 사이에 제2 선택 트랜지스터가 구비될 수 있다.
상기 읽기회로부는 상기 복수의 제1 비트라인 중 하나에 연결된 제1 읽기전류원; 상기 복수의 제1 비트라인 중 하나와 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터; 상기 복수의 제2 비트라인 중 하나에 연결된 제2 읽기전류원; 상기 복수의 제2 비트라인 중 하나와 상기 제2 읽기전류원 사이에 연결된 제2 읽기 트랜지스터; 상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및 상기 제1 및 제2 소오스라인에 연결된 일단 및 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함할 수 있다.
상기 메모리셀 영역과 상기 제어회로부 사이 및/또는 상기 기준셀 영역과 상기 제어회로부 사이에 적어도 하나의 디코더(decoder)가 구비될 수 있다.
상기 메모리셀 영역과 등가한 별도의 메모리셀 영역, 및 상기 기준셀 영역과 등가한 별도의 기준셀 영역이 더 구비될 수 있다. 상기 메모리셀 영역(이하, 제1 메모리셀 영역)과 상기 별도의 기준셀 영역(이하, 제1 기준셀 영역)이 제1 셀블록을 구성할 수 있고, 상기 별도의 메모리셀 영역(이하, 제2 메모리셀 영역)과 상기 기준셀 영역(이하, 제2 기준셀 영역)이 제2 셀블록을 구성할 수 있으며, 상기 제1 및 제2 셀블록 사이에 상기 제어회로부가 구비될 수 있다.
상기 제어회로부는 적어도 하나의 읽기회로부를 포함할 수 있다. 상기 읽기 회로부는 상기 제1 기준셀 영역의 기준셀을 이용해서 상기 제2 메모리셀 영역의 데이터를 읽고, 상기 제2 기준셀 영역의 기준셀을 이용해서 상기 제1 메모리셀 영역의 데이터를 읽도록 구성될 수 있다.
상기 제1 셀블록은 복수의 제1 워드라인, 상기 복수의 제1 워드라인과 교차하는 복수의 제1 비트라인 및 상기 복수의 제1 워드라인 중 인접한 두 개 사이에 구비된 제1 소오스라인을 포함할 수 있다. 상기 제2 셀블록은 복수의 제2 워드라인, 상기 복수의 제2 워드라인과 교차하는 복수의 제2 비트라인 및 상기 복수의 제2 워드라인 중 인접한 두 개 사이에 구비된 제2 소오스라인을 포함할 수 있다. 이 경우, 상기 읽기회로부는 감지회로; 상기 감지회로에 병렬로 연결되고 각각 상기 제1 및 제2 셀블록의 비트라인에 연결되는 제1 및 제2 읽기배선; 상기 제1 읽기배선에 병렬로 연결된 제1 메모리셀용 읽기전류원과 제1 기준셀용 읽기전류원; 상기 제2 읽기배선에 병렬로 연결된 제2 기준셀용 읽기전류원과 제2 메모리셀용 읽기전류원; 상기 제1 읽기배선과 상기 제1 메모리셀용 읽기전류원 사이 및 상기 제2 읽기배선과 상기 제2 기준셀용 읽기전류원 사이에 각각 구비된 제1 읽기 트랜지스터; 상기 제1 읽기배선과 상기 제1 기준셀용 읽기전류원 사이 및 상기 제2 읽기배선과 상기 제2 메모리셀용 읽기전류원 사이에 각각 구비된 제2 읽기 트랜지스터; 및 상기 제1 및 제2 소오스라인에 연결된 일단 및 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함할 수 있다. 또한, 상기 쓰기회로부는 상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터; 상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및 상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함 할 수 있다. 상기 제1 및 제4 쓰기 트랜지스터는 상기 복수의 제1 비트라인 중 하나 및 상기 복수의 제2 비트라인 중 하나에 연결될 수 있고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 및 제2 소오스라인에 연결될 수 있으며, 상기 제3 및 제4 쓰기 트랜지스터는 접지될 수 있다.
상기 복수의 제1 비트라인 중 하나와 상기 쓰기회로부 사이에 제1 선택 트랜지스터가 구비될 수 있고, 상기 복수의 제2 비트라인 중 하나와 상기 쓰기회로부 사이에 제2 선택 트랜지스터가 구비될 수 있다.
상기 제1 설블록과 상기 제어회로부 사이 및/또는 상기 제2 셀블록과 상기 제어회로부 사이에 적어도 하나의 디코더(decoder)가 구비될 수 있다.
본 발명의 다른 측면에 따르면, 제1 MTJ 요소와 그에 연결된 제1 트랜지스터를 포함하는 메모리셀, 상기 메모리셀에 저장된 데이터를 읽을 때 기준이 되는 것으로 병렬로 연결된 제2 및 제3 MTJ 요소와 상기 제2 및 제3 MTJ 요소에 각각 연결된 제2 및 제3 트랜지스터를 포함하는 기준셀, 및 상기 제2 및 제3 MTJ 요소에 서로 반대 방향의 쓰기전류를 인가하도록 구성된 제어회로부를 포함하는 STT-MRAM의 동작방법에 있어서,
상기 제2 MTJ 요소에 제1 쓰기전류를 인가하는 단계; 상기 제3 MTJ 요소에 상기 제1 쓰기전류와 방향이 반대인 제2 쓰기전류를 인가하는 단계; 상기 메모리셀에 제3 쓰기전류를 인가하는 단계; 및 상기 메모리셀에 제1 읽기전류를 인가하면서 상기 기준셀에는 상기 제1 읽기전류의 두 배에 해당하는 제2 읽기전류를 인가하는 단계;를 포함하는 STT-MRAM의 동작방법이 제공된다.
상기 제어회로부는 쓰기회로부를 포함할 수 있다.
상기 쓰기회로부는 쓰기전류원; 상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터; 상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터; 상기 제1 및 제4 쓰기 트랜지스터와 상기 제1 MTJ 요소의 일단 사이에 연결된 제1 선택 트랜지스터; 및 상기 제1 및 제4 쓰기 트랜지스터와 상기 제2 및 제3 MTJ 요소의 일단 사이에 연결된 제2 선택 트랜지스터;를 포함할 수 있다. 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 내지 제3 트랜지스터의 일단에 연결될 수 있고, 상기 제3 및 제4 쓰기 트랜지스터는 접지될 수 있다.
상기 제2 MTJ 요소에 상기 제1 쓰기전류를 인가하는 단계는 상기 제1 및 제3 쓰기 트랜지스터와 상기 제2 선택 트랜지스터, 그리고, 상기 제2 트랜지스터를 턴-온(turn-on)시키는 단계를 포함할 수 있다.
상기 제3 MTJ 요소에 상기 제2 쓰기전류를 인가하는 단계는 상기 제2 및 제4 쓰기 트랜지스터와 상기 제2 선택 트랜지스터, 그리고, 상기 제3 트랜지스터를 턴-온(turn-on)시키는 단계를 포함할 수 있다.
상기 제1 MTJ 요소에 상기 제3 쓰기전류를 인가하는 단계는 상기 제1 및 제3 쓰기 트랜지스터와 상기 제1 선택 트랜지스터, 그리고, 상기 제1 트랜지스터를 턴-온(turn-on)시키는 단계, 또는, 상기 제2 및 제4 쓰기 트랜지스터와 상기 제1 선택 트랜지스터, 그리고, 상기 제1 트랜지스터를 턴-온(turn-on)시키는 단계를 포함할 수 있다.
상기 제어회로부는 읽기회로부를 포함할 수 있다.
상기 읽기회로부는 상기 메모리셀에 연결된 제1 읽기전류원; 상기 메모리셀과 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터; 상기 기준셀에 연결된 제2 읽기전류원; 상기 기준셀과 상기 제2 읽기전류원 사이에 연결된 제2 읽기 트랜지스터; 상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및 상기 제1 내지 제3 트랜지스터에 연결된 일단과 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함할 수 있다.
상기 제1 및 제2 읽기전류를 인가하는 단계는 상기 제1 내지 제3 읽기 트랜지스터 및 상기 제1 내지 제3 트랜지스터를 턴-온(turn-on)시키는 단계를 포함할 수 있다.
상기 STT-MRAM은 상기 메모리셀을 복수 개 포함하는 제1 및 제2 메모리셀 영역, 그리고 상기 기준셀을 복수 개 포함하는 제1 및 제2 기준셀 영역을 포함할 수 있다. 상기 제1 메모리셀 영역과 상기 제1 기준셀 영역이 제1 셀블록을 구성할 수 있고, 상기 제2 메모리셀 영역과 상기 제2 기준셀 영역이 제2 셀블록을 구성할 수 있으며, 상기 제1 및 제2 셀블록 사이에 상기 제어회로부가 구비될 수 있다.
상기 STT-MRAM의 동작방법은 상기 제1 메모리셀 영역의 메모리셀에 상기 제1 읽기전류를 인가하면서 상기 제1 기준셀 영역의 기준셀에 상기 제2 읽기전류를 인가하는 단계; 및 상기 제2 메모리셀 영역의 메모리셀에 상기 제1 읽기전류를 인가하면서 상기 제2 기준셀 영역의 기준셀에 상기 제2 읽기전류를 인가하는 단계;를 포함할 수 있다.
메모리셀에 저장된 데이터를 읽을 때 기준이 되는 기준셀을 포함하는 STT-MRAM을 구현할 수 있다. 이러한 STT-MRAM을 이용하면, 센싱 마진(sensing margin)을 확보하여 읽기동작의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 자기 메모리 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 STT-MRAM을 보여주는 회로도이다.
도 1을 참조하면, 메모리셀(MC1) 및 이에 대응하는 기준셀(RFC1)이 구비되어 있다. 메모리셀(MC1)은 데이터 저장용 제1 MTJ 요소(M1)와 이에 연결된 제1 트랜지스터(T1)를 포함할 수 있다. 제1 MTJ 요소(M1)는 제1 읽기전류원(read current source)(RCS1)에 연결될 수 있다. 제1 읽기전류원(RCS1)과 제1 MTJ 요소(M1) 사이에 제1 읽기 트랜지스터(RD1)가 구비될 수 있다.
기준셀(RFC1)은 병렬로 연결된 제2 및 제3 MTJ 요소(RL, RH)와 제2 및 제3 MTJ 요소(RL, RH)에 각각 직렬로 연결된 제2 및 제3 트랜지스터(T2, T3)를 포함할 수 있다. 제2 및 제3 MTJ 요소(RL, RH)는 서로 다른 저항값을 가질 수 있다. 제2 MTJ 요소(RL)는 메모리셀(MC1)의 제1 MTJ 요소(M1)의 제1 데이터에 대응하는 저저항 값(최소 저항값)을 가질 수 있고, 제3 MTJ 요소(RH)는 제1 MTJ 요소(M1)의 제2 데이터에 대응하는 고저항값(최대 저항값)을 가질 수 있다. 기준셀(RFC1)은 제2 읽기전류원(RCS2)에 연결될 수 있다. 제2 읽기전류원(RCS2)과 기준셀(RFC1) 사이에 제2 읽기 트랜지스터(RD2)가 연결될 수 있다. 제2 읽기 트랜지스터(RD2)에 제2 및 제3 MTJ 요소(RL, RH)가 병렬로 연결된다고 할 수 있다. 제2 및 제3 트랜지스터(T2, T3)가 연결되는 제3 읽기 트랜지스터(RD3)가 구비될 수 있다. 제3 읽기 트랜지스터(RD3)는 접지될 수 있다. 다시 말해, 제3 읽기 트랜지스터(RD3)의 일단에 제2 및 제3 트랜지스터(T2, T3)가 병렬로 연결될 수 있고, 제2 읽기 트랜지스터(RD3)의 타단은 접지될 수 있다. 제2 및 제3 트랜지스터(T2, T3)에 연결된 제3 읽기 트랜지스터(RD3)의 일단은 메모리셀(MC1)의 제1 트랜지스터(T1)에도 연결될 수 있다.
제1 읽기전류원(RCS1)과 메모리셀(MC1)을 잇는 배선과 제2 읽기전류원(RCS2)과 기준셀(RFC1)을 잇는 배선에 공통으로 연결된 감지회로(S/A)가 구비될 수 있다. 예컨대, 감지회로(S/A)는 제1 읽기전류원(RCS1)과 제1 읽기 트랜지스터(RD1) 사이의 배선 및 제2 읽기전류원(RCS2)과 제2 읽기 트랜지스터(RD2) 사이의 배선에 공통으로 연결될 수 있다.
또한 쓰기전류원(write current source)(WCS1)이 구비될 수 있다. 쓰기전류원(WCS1)에 제1 및 제2 쓰기 트랜지스터(WRL1, WRH1)가 병렬로 연결될 수 있다. 제2 쓰기 트랜지스터(WRH1)에 연결된 제3 쓰기 트랜지스터(WRL2)가 더 구비될 수 있고, 제1 쓰기 트랜지스터(WRL1)에 연결된 제4 쓰기 트랜지스터(WRH2)가 더 구비될 수 있다. 제3 및 제4 쓰기 트랜지스터(WRL2, WRH2)의 일단은 접지될 수 있다. 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)는 기준셀(RFC1)의 제2 및 제3 MTJ 요소(RL, RH) 측 단부에 연결될 수 있고, 제2 및 제3 쓰기 트랜지스터(WRH1, WRL2)는 기준셀(RFC1)의 제2 및 제3 트랜지스터(T2, T3) 측 단부에 연결될 수 있다. 다시 말해, 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)는 제2 및 제3 MTJ 요소(RL, RH)의 일단(도면에서 위쪽 단부)에 공통으로 연결될 수 있고, 제2 및 제3 쓰기 트랜지스터(WRH1, WRL2)는 제2 및 제3 트랜지스터(T2, T3)의 일단(도면에서 아래쪽 단부)에 공통으로 연결될 수 있다. 따라서 쓰기전류원(WCS1)은 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)를 거쳐 기준셀(RFC1)에 연결된다고 할 수 있다. 쓰기전류원(WCS1) 및 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)를 사용해서 기준셀(RFC1)에 소정의 쓰기전류를 인가할 수 있다. 도 1에 도시하지는 않았지만, 쓰기전류원(WCS1)은 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)의 적어도 일부를 통해 메모리셀(MC1)에도 연결될 수 있다. 다시 말해, 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)의 적어도 일부가 메모리셀(MC1)에도 연결될 수 있다. 이 경우, 쓰기전류원(WCS1)을 이용해서 메모리셀(MC1)에도 쓰기전류를 인가할 수 있다.
도 2는 도 1의 제1 MTJ 요소(M1)를 보여주는 사시도이다.
도 2를 참조하면, 제1 MTJ 요소(M1)는 고정층(10)과 자유층(20) 및 이들 사이에 터널층(15)을 포함할 수 있다. 고정층(10)의 자화 방향은, 예컨대, X축 방향으로 고정될 수 있다. 자유층(20)의 자화 방향은 조건에 따라 X축 방향 또는 그의 역방향이 될 수 있다. 고정층(10)에 접촉된 제1 전극(E1)이 구비될 수 있고, 자유층(20)에 접촉된 제2 전극(E2)이 구비될 수 있다. 예컨대, 제1 전극(E1) 상에 고정층(10), 터널층(15), 자유층(20) 및 제2 전극(E2)이 순차로 구비될 수 있다. 도시하지는 않았지만, 제1 전극(E1)과 고정층(10) 사이에 고정층(10)의 자화 방향을 고정시켜 주기 위한 요소, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다. 제1 및 제2 전극(E1, E2)은 배선 형태를 가질 수 있고, 이 경우, 서로 평행 또는 수직하게 구비될 수 있다.
제1 및 제2 전극(E1, E2) 사이에 쓰기전류(WC1, WC2)를 인가할 수 있다. 상기 쓰기전류(WC1, WC2)의 방향에 따라, 자유층(20)의 자화 방향이 결정될 수 있다. 예컨대, 제2 전극(E2)에서 제1 전극(E1)으로 제1 쓰기전류(WC1)를 인가하면, 자유층(20)은 고정층(10)과 동일한 방향으로 자화될 수 있다. 보다 상세히 설명하면, 상기 제1 쓰기전류(WC1)에 의해 전자가 제1 전극(E1)에서 제2 전극(E2)으로 이동한다. 이때, 고정층(10)과 동일한 스핀 방향을 갖는 전자들이 자유층(20)에 토크(torque)를 인가할 수 있다. 이에 따라, 자유층(20)은 고정층(10)과 동일한 방향으로 자화될 수 있다. 제1 전극(E1)에서 제2 전극(E2)으로 제2 쓰기전류(WC2)를 인가하면, 자유층(20)은 고정층(10)과 반대 방향으로 자화될 수 있다. 이는 제2 쓰기 전류(WC2)에 의해 전자가 제2 전극(E2)에서 제1 전극(E1)으로 흐르는데, 이때, 고정층(10)과 반대의 스핀을 갖는 전자들이 자유층(20)으로 되돌아와 토크를 인가하기 때문이다. 이와 같이, 제1 MTJ 요소(M1)에서 자유층(20)의 자화 방향은 스핀전달토크(spin transfer torque)에 의해 변할 수 있다. 자유층(20)의 자화 방향이 고정층(10)의 자화 방향과 동일할 때, 제1 MTJ 요소(M1)는 낮은 저항값을 갖고, 반대인 경우에 높은 저항값을 갖는다. 제1 MTJ 요소(M1)가 낮은 저항값을 가질 때, 데이터 '0'에 대응되고, 높은 저항값을 가질 때, 데이터 '1'에 대응된다고 할 수 있다. 따라서, 제1 MTJ 요소(M1)는 스핀전달토크(spin transfer torque)(STT)에 의해 데이터가 기록되는 STT-MTJ 요소라고 할 수 있다.
한편, 읽기전류(미도시) 또한 제1 및 제2 전극(E1, E2) 사이에 인가할 수 있다. 즉, 제1 및 제2 전극(E1, E2) 사이에 소정의 읽기전류를 인가하여, 제1 MTJ 요소(M1)에 기록된 데이터를 판별할 수 있다. 이때, 상기 읽기전류의 세기는 쓰기전류(WC1, WC2)의 세기보다 상대적으로 매우 작기 때문에, 상기 읽기전류에 의해 자유층(20)의 자화 방향이 변화되지 않는다.
이와 같이, 본 실시예에 따른 STT-MRAM의 메모리셀에서 쓰기전류의 경로와 읽기전류의 경로는 동일할 수 있다. 이에 반해, 디지트 라인(digit line)을 이용하는 종래의 MRAM의 경우, MTJ 요소와 이격된 디지트 라인을 설치하고, 상기 디지트 라인에 전류를 인가하여 그로부터 발생된 자기장으로 자유층의 자화 방향을 반전시킨다. 그리고 읽기전류는 MTJ 요소의 양단 사이에 인가한다. 이렇듯 종래의 MRAM의 쓰기방식은 본 실시예에 따른 STT-MRAM의 그것과 전혀 다르다. 종래의 MRAM에서는 읽기전류의 경로와 쓰기전류의 경로가 다르기 때문에, 기준셀 구성시 쓰기전류에 대해 고려하지 않았지만, 본 실시예에 따른 STT-MRAM의 메모리셀에서는 쓰기전류와 읽기전류의 경로는 동일하기 때문에, 쓰기전류까지 고려하여 기준셀 회로를 구성할 필요가 있다.
도 1의 제2 및 제3 MTJ 요소(RL, RH)의 구조는 도 2의 제1 MTJ 요소(M1)와 실질적으로 동일할 수 있다. 제2 MTJ 요소(RL)에서 고정층(10)과 자유층(20)의 자화 방향은 같을 수 있고, 제3 MTJ 요소(RH)에서 고정층(10)과 자유층(20)의 자화 방향은 서로 반대일 수 있다.
도 3a 내지 도 3c는 도 1의 STT-MRAM의 동작방법을 보여준다. 도 3a 및 도 3b는 기준셀(RFC1)에 제1 및 제2 쓰기전류(WC1, WC2)를 인가하는 방법이고, 도 3c는 메모리셀(MC1)에 저장된 데이터를 읽는 방법이다.
도 3a를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3), 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2), 그리고, 제3 트랜지스터(T3)에 로직(logic) '0'을 입력하고, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)와 제2 트랜지스터(T2)에 로직 '1'을 입력할 수 있다. 여기서, 로직(logic) '0'의 입력은 해당 트랜지스터를 턴-오프(turn-off) 시켰다는 것을 의미하고, 로직 '1'의 입력은 해당 트랜지스터를 턴-온(turn-on) 시켰다는 것을 의미한다. 이는 상세한 설명 전체에 걸쳐 동일하다. 앞서 언급한 대로, 로직 '0' 및 '1'을 입력하면, 제1 쓰기전류(WC1)가 쓰기전류 원(WCS1)으로부터 제1 쓰기 트랜지스터(WRL1), 제2 MTJ 요소(RL), 제2 트랜지스터(T2) 및 제3 쓰기 트랜지스터(WRL2)를 거쳐 접지로 흐를 수 있다. 제1 쓰기전류(WC1)는 도 2의 제1 쓰기전류(WC1)에 대응될 수 있다. 따라서, 제2 MTJ 요소(RL)에서 자유층은 고정층과 동일한 방향으로 자화될 수 있고, 제2 MTJ 요소(RL)는 저저항을 가질 수 있다. 이러한 제2 MTJ 요소(RL)는 저저항 MTJ 요소라 할 수 있다.
도 3b를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3), 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2), 그리고, 제2 트랜지스터(T2)에 로직 '0'을 입력하고, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)와 제3 트랜지스터(T3)에 로직 '1'을 입력할 수 있다. 이 경우, 제2 쓰기전류(WC2)가 쓰기전류원(WCS1)으로부터 제2 쓰기 트랜지스터(WRH1), 제3 트랜지스터(T3), 제3 MTJ 요소(RH) 및 제4 쓰기 트랜지스터(WRH2)를 거쳐 접지로 흐를 수 있다. 제2 쓰기전류(WC2)는 도 2의 제2 쓰기전류(WC2)에 대응될 수 있다. 따라서 제3 MTJ 요소(RH)에서 자유층은 고정층과 반대 방향으로 자화될 수 있고, 제3 MTJ 요소(RH)는 고저항을 가질 수 있다. 이러한 제3 MTJ 요소(RH)는 고저항 MTJ 요소라 할 수 있다.
도 3a 및 도 3b를 참조하여 설명한 바와 같이, 기준셀(RFC1)의 제2 및 제3 MTJ 요소(RL, RH)는 각각 제1 및 제2 쓰기전류(WC1, WC2)를 이용해서 저저항 및 고 저항을 갖도록 만들 수 있다. 이러한 단계는 메모리셀(MC1)에 대한 실질적인 읽기동작 전, 한 번만 수행할 수 있다. 즉, 초기 단계에서 제2 및 제3 MTJ 요소(RL, RH)를 원하는 저항값을 갖도록 만든 다음, 이들을 포함하는 기준셀(RFC1)을 사용해서 메모리셀(MC1)에 대한 읽기동작을 수행할 수 있다.
도 3c는 메모리셀(MC1)에 저장된 데이터를 읽는 방법을 보여준다.
도 3c를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3) 및 제1 내지 제3 트랜지스터(T1∼T3)에 로직 '1'을 입력하고, 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)에 로직 '0'을 입력할 수 있다. 이렇게 하면, 제1 읽기전류(RC1)가 제1 읽기전류원(RCS1)으로부터 제1 읽기 트랜지스터(RD1), 메모리셀(MC1) 및 제3 읽기 트랜지스터(RD3)를 거쳐 접지로 흐를 수 있다. 또한 제2 읽기전류(RC2)가 제2 읽기전류원(RCS2)으로부터 제2 읽기 트랜지스터(RD2), 기준셀(RFC1) 및 제3 읽기 트랜지스터(RD3)를 거쳐 접지로 흐를 수 있다. 제2 읽기전류(RC2)의 세기(2IR)는 제1 읽기전류(RC1)의 세기(IR)의 두 배에 해당될 수 있다. 이때, 기준셀(RFC1)은 두 개의 MTJ 요소(RL, RH)가 병렬로 연결되어 있으므로, 제2 읽기전류(RC2)는 분기되어, 제2 및 제3 MTJ 요소(RL, RH)로 흐른다. 따라서 제2 및 제3 MTJ 요소(RL, RH) 각각에는 메모리셀(MC1)에 인가되는 전류(즉, 제1 읽기전류)(RC1)와 동일한 세기(IR)의 전류가 인가될 수 있다.
감지회로(S/A)는 제1 읽기전류(RC1)에 의한 메모리셀(MC1)의 저항(이하, 제1 저항)과 제2 읽기전류(RC2)에 의한 기준셀(RFC1)의 저항(이하, 제2 저항)의 차이를 감지 및 증폭하여, 메모리셀(MC1)에 저장된 데이터가 무엇인지 판별할 수 있다. 본 실시예에서는 제2 MTJ 요소(RL)가 메모리셀(MC1)의 제1 MTJ 요소(M1)의 저저항값(RL)을 갖고, 제3 MTJ 요소(RH)가 제1 MTJ 요소(M1)의 고저항값(RH)을 가지므로, 상기 제2 저항은 상기 저저항값(RL)과 고저항값(RH)의 중간[(RH+RL)/2] 정도의 값을 가질 수 있다. 따라서 센싱 마진(sensing margin)이 확보될 수 있다. 그러므로 본 실시예에 의한 STT-MRAM을 이용하면, 읽기동작의 신뢰성을 향상시킬 수 있다. 기준셀(RFC1)의 제2 및 제3 MTJ 요소(RL, RH)에 인가되는 전압은 메모리셀(MC1)의 제1 MTJ 요소(M1)에 인가되는 전압과 매우 비슷할 수 있다. 그러므로 인가 전압이 변화하여도 기준셀(RFC1)의 등가 저항값은 항상 메모리셀(MC1)의 제1 MTJ 요소(M1)의 저저항값(RH)과 고저항값(RL)의 중간[(RH+RL)/2] 정도의 값을 유지할 수 있다. 도 4는 기준셀(RFC1)의 이러한 결과를 보여준다.
도 4에서 제1 그래프(G1)는 인가 전압에 따른 메모리셀(MC1)의 제1 MTJ 요소(M1)의 고저항값의 변화를 나타내고, 제2 그래프(G2)는 제1 MTJ 요소(M1)의 저저항값의 변화를 나타낸다. 그리고 제3 그래프(G3)는 기준셀(RFC1)로부터 측정된 저항값의 변화를 나타낸다.
도 4를 참조하면, 기준셀(RFC1)로부터 측정된 저항값은 인가 전압이 변하더라도 메모리셀(MC1)의 제1 MTJ 요소(M1)의 고저항값과 저저항값의 중간 정도의 값을 유지함을 알 수 있다.
이와 같이 인가 전압이 변하더라도 기준셀(RFC1)의 저항값이 메모리셀(MC1)의 고저항값과 저저항값의 중간 정도의 값을 유지하므로, 기준셀(RFC1)의 전압(VRef) 또한 메모리셀(MC1)의 최대 전압(VCell ,H)과 최소 전압(VCell ,L)의 중간[(VCell ,H + VCell ,L)/2] 정도의 값을 유지할 수 있다.
도 5는 본 발명의 실시예에 따른 STT-MRAM의 전체적인 어레이 구성(array architecture)을 보여준다.
도 5를 참조하면, STT-MRAM은 메모리셀 역역(MA1), 기준셀 영역(RA1) 및 제어회로부(CA1)로 구획될 수 있다.
메모리셀 역역(MA1)에 X축에 평행한 복수의 워드라인(WL1∼WLn)이 소정 간격으로 배열될 수 있다. 복수의 워드라인(WL1∼WLn)에 수직한 복수의 비트라인(BL1∼BLm)이 구비될 수 있다. 복수의 워드라인(WL1∼WLn)과 복수의 비트라인(BL1∼BLm)의 교차점에 메모리셀(MC1)이 배치될 수 있다. 각각의 메모리셀(MC1)은 그에 대응하는 워드라인(WL1∼WLn)에 연결된 트랜지스터(T1) 및 트랜지스터(T1)와 그에 대응하는 비트라인(BL1∼BLm) 사이에 연결된 MTJ 요소(M1)를 포함할 수 있다. 메모리셀(MC1)의 트랜지스터(T1) 및 MTJ 요소(M1)를 각각 제1 트랜지스터(T1) 및 제1 MTJ 요소(M1)라고 한다. 복수의 워드라인(WL1∼WLn) 중 인접한 두 개의 워드라인 사이마다 소오스라인(SL1∼SLi)이 구비될 수 있다. 상기 인접한 두 개의 워드라인에 연결된 제1 트랜지스터(T1)들이 하나의 소오스라인(SL1∼SLi 중 하나)을 공유할 수 있다. 복수의 워드라인(WL1∼WLn)의 일단에 공통으로 연결된 제1 워드라인 드라이버(WLD1)가 구비될 수 있다.
기준셀 영역(RA1)에 X축에 평행한 두 개의 워드라인(이하, 제1 및 제2 기준셀 워드라인)(WLL, WLH)이 구비될 수 있다. 제1 및 제2 기준셀 워드라인(WLL, WLH)에 수직한 복수의 비트라인(BL'1∼BL'm)이 구비될 수 있다. 각각의 비트라인(BL'1∼BL'm)과 두 워드라인(WLL, WLH) 사이에 하나의 기준셀(RFC1)이 구비될 수 있다. 보다 구체적으로 설명하면, 기준셀(RFC1)은 제1 기준셀 워드라인(WLL)에 연결된 제2 트랜지스터(T2)와 제2 MTJ 요소(RL), 그리고, 제2 기준셀 워드라인(WLH)에 연결된 제3 트랜지스터(T3)와 제3 MTJ 요소(RH)를 포함할 수 있다. 제2 MTJ 요소(RL)는 제2 트랜지스터(T2)와 그에 대응하는 비트라인(BL'1∼BL'm) 사이에 연결될 수 있고, 제3 MTJ 요소(RH)는 제3 트랜지스터(T3)와 그에 대응하는 비트라인(BL'1∼BL'm) 사이에 연결될 수 있다. 제1 및 제2 기준셀 워드라인(WLL, WLH)에 연결된 제2 및 제3 트랜지스터들(T2, T3)은 하나의 소오스라인(이하, 기준셀 소오스라인)(SL')을 공유할 수 있다. 제1 및 제2 기준셀 워드라인(WLL, WLH)의 일단에 공통으로 연결된 제2 워드라인 드라이버(WLD2)가 구비될 수 있다.
메모리셀 역역(MA1)과 기준셀 영역(RA1) 사이에 제어회로부(CA1)가 구비될 수 있다. 제어회로부(CA1)는 적어도 하나의 읽기/쓰기블록(RWB1)을 포함할 수 있다. 읽기/쓰기블록(RWB1)은 쓰기회로부(WB1) 및 읽기회로부(RB1)를 포함할 수 있다.
쓰기회로부(WB1)는 쓰기전류원(WCS1)과 그에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터(WRL1, WRH1)를 포함할 수 있다. 제2 쓰기 트랜지스터(WRH1)에 연결된 제3 쓰기 트랜지스터(WRL2)가 더 구비될 수 있고, 제1 쓰기 트랜지스터(WRL1)에 연결된 제4 쓰기 트랜지스터(WRH2)가 더 구비될 수 있다. 제3 및 제4 쓰기 트랜지스터(WRL2, WRH2)의 일단은 접지될 수 있다. 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)는 메모리셀 역역(MA1)의 비트라인(BL1∼BLm) 및 기준셀 역역(RA1)의 비트라인(BL'1∼BL'm)에 연결될 수 있다. 이는 곧 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)가 메모리셀 역역(MA1)의 제1 MTJ 요소(M1)에 연결되고, 또한 기준셀 역역(RA1)의 제2 및 제3 MTJ 요소(RL, RH)에 연결된다는 것을 의미한다. 본 도면에는 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)가 메모리셀 역역(MA1)의 비트라인(BL1∼BLm) 중 맨 왼쪽의 비트라인(BLm)에 연결되고, 또한 기준셀 역역(RA1)의 비트라인(BL'1∼BL'm) 중 맨 왼쪽의 비트라인(BL'm)에 연결된 경우가 도시되어 있다. 제1 및 제4 쓰기 트랜지스터(WRL1, WRH2)에 공통으로 연결된 배선을 제1 배선(C1)이라 하면, 제1 배선(C1) 이 메모리셀 역역(MA1)의 비트라인(BL1∼BLm) 중 하나(BLm) 및 기준셀 역역(RA1)의 비트라인(BL'1∼BL'm) 중 하나(BL'm)에 연결될 수 있다. 제1 배선(C1)과 그에 연결된 메모리셀 영역(MA1)의 비트라인(BLm) 사이에 제1 선택 트랜지스터(WRB)가 구비될 수 있고, 제1 배선(C1)과 그에 연결된 기준셀 영역(RA1)의 비트라인(BL'm) 사이에 제2 선택 트랜지스터(WRT)가 구비될 수 있다. 제2 및 제3 쓰기 트랜지스터(WRH1, WRL2)는 메모리셀 영역(MA1)의 소오스라인(SL1∼SLi) 및 기준셀 영역(RA1)의 소오스라인(SL')에 연결될 수 있다. 이는 곧 제2 및 제3 쓰기 트랜지스터(WRH1, WRL2)가 메모리셀(MC1)의 제1 트랜지스터(T1) 및 기준셀 영역(RA1)의 제2 및 제3 트랜지스터(T2, T3)에 연결된다는 것을 의미한다.
쓰기전류원(WCS1)과 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)는 도 1의 쓰기전류원(WCS1)과 제1 내지 제4 쓰기 트랜지스터(WRL1, WRH1, WRL2, WRH2)에 대응될 수 있다. 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)의 게이트전극에 동일한 신호가 동시에 인가될 수 있고, 이와 유사하게, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)의 게이트전극에 동일한 신호가 동시에 인가될 수 있다. 다시 말해, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)는 동기화(synchronization)될 수 있고, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)는 동기화될 수 있다.
읽기회로부(RB1)는 메모리셀 영역(MA1)에 연결되는 제1 읽기전류원(RCS1)과 기준셀 영역(RA1)에 연결되는 제2 읽기전류원(RCS2)을 포함할 수 있다. 제1 읽기전류원(RCS1)과 메모리셀 영역(MA1) 사이에 제1 읽기 트랜지스터(RD1)가 구비될 수 있고, 제2 읽기전류원(RCS2)과 기준셀 영역(RA1) 사이에 제2 읽기 트랜지스터(RD2)가 구비될 수 있다. 본 도면에는 제1 읽기전류원(RCS1)이 메모리셀 영역(MA1)의 비트라인(BL1∼BLm) 중 맨 왼쪽의 비트라인(BLm)에 연결되고, 제2 읽기전류원(RCS2)이 기준셀 역역(RA1)의 비트라인(BL'1∼BL'm) 중 맨 왼쪽의 비트라인(BL'm)에 연결된 경우가 도시되어 있다. 제1 읽기전류원(RCS1)과 제2 읽기전류원(RCS2)은 쓰기회로부(WB1)의 바깥쪽에서 비트라인(BLm, BL'm)에 연결될 수 있다. 제1 및 제2 읽기 트랜지스터(RD1, RD2)가 병렬로 연결되는 감지회로(S/A)가 구비될 수 있다. 제1 읽기 트랜지스터(RD1)와 감지회로(S/A) 사이에 제1 읽기전류원(RCS1)이 연결된다고 할 수 있고, 제2 읽기 트랜지스터(RD2)와 감지회로(S/A) 사이에 제2 읽기전류원(RCS2)이 연결된다고 할 수 있다. 읽기회로부(RB1)는 제3 읽기 트랜지스터(RD3)를 더 포함할 수 있다. 제3 읽기 트랜지스터(RD3)의 일단은 메모리셀 영역(MA1)의 소오스라인(SL1∼SLi) 및 기준셀 영역(RA1)의 소오스라인(SL')에 공통으로 연결될 수 있다. 제3 읽기 트랜지스터(RD3)의 타단은 접지될 수 있다. 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)의 게이트전극에 동일한 신호가 인가될 수 있다. 감지회로(S/A), 제1 및 제2 읽기전류원(RCS1, RCS2), 그리고, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)는 각각 도 1의 감지회로(S/A), 제1 및 제2 읽기전류원(RCS1, RCS2), 그리고, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)에 대응될 수 있다.
이와 같이, 제어회로부(CA1)는 메모리셀 역역(MA1)과 기준셀 영역(RA1)에 모두 연결되어 있다. 이러한 구성을 갖는 STT-MRAM에서 제어회로부(CA1)를 이용해서 메모리셀 역역(MA1)과 기준셀 영역(RA1)에 데이터를 기록할 수 있고, 또한 메모리셀 역역(MA1)의 데이터를 읽을 수 있다. 메모리셀 역역(MA1)의 데이터를 읽을 때, 기준셀(RFC1)을 사용한다.
도 5의 제어회로부(CA1)에는 맨 왼쪽의 비트라인(BLm, BL'm)에 연결된 읽기/쓰기블록(RWB1)만 도시되어 있지만, 별도의 읽기/쓰기블록이 하나 이상 더 구비될 수 있고, 이들은 다른 비트라인들에 연결될 수 있다. 또한 메모리셀 역역(MA1)의 비트라인(BL1∼BLm) 중 인접한 복수의 비트라인과 그에 대응하는 기준셀 영역(RA1)의 비트라인(BL'1∼BL'm) 중 인접한 복수의 비트라인이 하나의 읽기/쓰기블록(RWB1)을 공유할 수도 있다. 이에 대해서는, 추후에 도 9를 참조하여 보다 자세히 설명한다.
도 6a 내지 도 6e는 도 5의 STT-MRAM의 동작방법을 보여준다. 도 6a 및 도 6b는 기준셀 영역(RA1)에 데이터를 기록하는 방법이고, 도 6c 및 도 6d는 메모리셀 역역(MA1)에 데이터를 기록하는 방법이며, 도 6e는 메모리셀 역역(MA1)의 데이터를 읽는 방법이다. 도 6a 내지 도 6e의 동작방법은 읽기/쓰기블록(RWB1)이 연결된 맨 왼쪽의 비트라인(BLm, BL'm)에 대응하는 메모리셀 역역(MA1) 및 기준셀 영역(RA1)에 대한 것이다.
먼저, 도 6a 및 도 6b를 참조하여 기준셀 영역(RA1)에 데이터를 기록하는 방법을 설명한다.
도 6a를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)와 제1 선택 트랜지스터(WRB)에 로직 '0'을 입력하고, 제2 선택 트랜지스터(WRT)에 로직 '1'을 입력하면, 기준셀 영역(RA1)에 데이터를 기록할 수 있다. 이때, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)와 제2 기준셀 워드라인(WLH)에 로직 '0'을 입력하고, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)와 제1 기준셀 워드라인(WLL)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 제1 쓰기전류(WC1)가 쓰기전류원(WCS1)으로부터 제1 쓰기 트랜지스터(WRL2), 제2 선택 트랜지스터(WRT), 제2 MTJ 요소(RL), 제2 트랜지스터(T2) 및 제3 쓰기 트랜지스터(WRL2)를 거쳐 접지로 흐를 수 있다. 제1 쓰기전류(WC1)는 도 3a의 제1 쓰기전류(WC1)에 대응될 수 있다. 따라서, 제2 MTJ 요소(RL)에서 자유층은 고정층과 동일한 방향으로 자화될 수 있고, 제2 MTJ 요소(RL)는 저저항값을 가질 수 있다.
도 6b를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)와 제1 선택 트랜지스터(WRB)에 로직 '0'을 입력하고, 제2 선택 트랜지스터(WRT)에 로직 '1'을 입력한 상태에서, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)와 제1 기준셀 워드라인(WLL)에 로직 '0'을 입력하고, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)와 제2 기 준셀 워드라인(WLH)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 제2 쓰기전류(WC2)가 쓰기전류원(WCS1)으로부터 제2 쓰기 트랜지스터(WRH1), 제3 트랜지스터(T3), 제3 MTJ 요소(RH), 제2 선택 트랜지스터(WRT) 및 제4 쓰기 트랜지스터(WRH2)를 거쳐 접지로 흐를 수 있다. 제2 쓰기전류(WC2)는 도 3b의 제2 쓰기전류(WC2)에 대응될 수 있다. 따라서, 제3 MTJ 요소(RH)에서 자유층은 고정층과 반대 방향으로 자화될 수 있고, 제3 MTJ 요소(RH)는 고저항값을 가질 수 있다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 쓰기회로부(WB1)을 이용해서 기준셀(RFC1)의 제2 및 제3 MTJ 요소(RL, RH)가 각각 저저항값과 고저항값을 갖도록 만들 수 있다. 이러한 단계는 메모리셀(MC1)에 대한 실질적인 읽기동작을 수행하기 전, 초기에 한 번만 수행할 수 있다. 즉, 초기 단계에서 제2 및 제3 MTJ 요소(RL, RH)를 원하는 저항값을 갖도록 만든 다음, 이들을 포함하는 기준셀(RFC1)을 사용해서 메모리셀(MC1)에 대한 읽기동작을 수행할 수 있다.
도 6c 및 도 6d를 참조하여 메모리셀 영역(MA1)에 데이터를 기록하는 방법을 설명한다.
도 6c를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)와 제2 선택 트랜지스터(WRT)에 로직 '0'을 입력하고, 제1 선택 트랜지스터(WRB)에 로직 '1'을 입력하면, 메모리셀 영역(MA1)에 데이터를 기록할 수 있다. 이때, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '1'을 입력하고, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '0'을 입력할 수 있다. 또한 복수의 워드라인(WL1∼WLn) 중 선택된 어느 하나, 예컨대, 첫 번째 워드라인(WL1)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 첫 번째 워드라인(WL1)에 연결된 메모리셀(MC1) 중 맨 왼쪽의 메모리셀(이하, 선택된 제1 메모리셀)(MC1)에 제3 쓰기전류(WC3)가 인가될 수 있다. 보다 구체적으로 설명하면, 제3 쓰기전류(WC3)는 쓰기전류원(WCS1)으로부터 제1 쓰기 트랜지스터(WRL1), 제1 선택 트랜지스터(WRB), 상기 선택된 제1 메모리셀(MC1)의 제1 MTJ 요소(M1)와 제1 트랜지스터(T1) 및 제3 쓰기 트랜지스터(WRL2)를 거쳐 접지로 흐를 수 있다. 이에, 상기 선택된 제1 메모리셀(MC1)의 제1 MTJ 요소(M1)에서 자유층은 고정층과 동일한 방향으로 자화될 수 있다. 이는 상기 선택된 제1 메모리셀(MC1)의 제1 MTJ 요소(M1)에 저저항값(최소 저항값)에 대응하는 제1 데이터가 기록된 것으로 여길 수 있다.
도 6d를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)와 제2 선택 트랜지스터(WRT)에 로직 '0'을 입력하고, 제1 선택 트랜지스터(WRB)에 로직 '1'을 입력한 상태에서, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '1'을 입력하고, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '0'을 입력할 수 있다. 또한 복수의 워드라인(WL1∼WLn) 중 선택된 어느 하나, 예컨대, 두 번째 워드라인(WL2)에 로 직 '1'을 입력할 수 있다. 이렇게 하면, 두 번째 워드라인(WL2)에 연결된 메모리셀(MC1) 중 맨 왼쪽의 메모리셀(이하, 선택된 제2 메모리셀)(MC1)에 제4 쓰기전류(WC4)가 인가될 수 있다. 보다 구체적으로 설명하면, 제4 쓰기전류(WC4)는 쓰기전류원(WCS1)으로부터 제2 쓰기 트랜지스터(WRH1), 상기 선택된 제2 메모리셀(MC1)의 제1 트랜지스터(T1)와 제1 MTJ 요소(M1), 제1 선택 트랜지스터(WRB) 및 제4 쓰기 트랜지스터(WRH2)를 거쳐 접지로 흐를 수 있다. 이에, 상기 선택된 제2 메모리셀(MC1)의 제1 MTJ 요소(M1)에서 자유층은 고정층과 반대 방향으로 자화될 수 있다. 이는 상기 선택된 제2 메모리셀(MC1)의 제1 MTJ 요소(M1)에 고저항값(최대 저항값)에 대응하는 제2 데이터가 기록된 것으로 여길 수 있다.
도 6c 및 도 6d에서와 같이, 쓰기회로부(WB1)를 이용해서 메모리셀 영역(MA1)의 메모리셀(MC1)에 소정의 데이터를 기록할 수 있다.
도 6e는 도 5의 STT-MRAM을 이용해서 메모리셀 역역(MA1)의 데이터를 읽는 방법을 보여준다.
도 6e를 참조하면, 제1 내지 제3 읽기 트랜지스터(RD1∼RD3)에 로직 '1'을 입력하고, 제1 및 제2 선택 트랜지스터(WRB, WRT)에 로직 '0'을 입력하면, 메모리셀 영역(MA1) 및 기준셀 영역(RA1)으로 소정의 읽기전류를 인가할 수 있다. 이때, 복수의 워드라인(WL1∼WLn) 중 선택된 어느 하나, 예컨대, 첫 번째 워드라인(WL1)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 첫 번째 워드라인(WL1)에 연결된 메모리 셀(MC1) 중 맨 왼쪽의 메모리셀(상기 선택된 제1 메모리셀)(MC1)에 저장된 데이터를 읽을 수 있다. 제1 및 제2 기준셀 워드라인(WLL, WLH)에도 로직 '1'이 입력될 수 있다. 이렇게 하면, 제1 읽기전류원(RCS1)으로부터 제1 읽기전류(RC1)가 상기 선택된 제1 메모리셀(MC1) 및 제3 읽기 트랜지스터(RD3)를 거쳐 접지로 흐를 수 있다. 또한, 제2 읽기전류원(RCS2)으로부터 제2 읽기전류(RC2)가 기준셀(RFC1) 및 제3 읽기 트랜지스터(RD3)를 거쳐 접지로 흐를 수 있다. 이때, 제2 읽기전류(RC2)의 세기(2IR)는 제1 읽기전류(RC1)의 세기(IR)의 두 배에 대응될 수 있다. 이때, 기준셀(RFC1)은 두 개의 MTJ 요소(RL, RH)가 병렬로 연결되어 있으므로, 제2 읽기전류(RC2)는 분기되어, 제2 및 제3 MTJ 요소(RL, RH)에는 각각 메모리셀(MC1)에 인가되는 전류(즉, 제1 읽기전류)(RC1)와 동일한 세기(IR)의 전류가 인가될 수 있다. 감지회로(S/A)는 제1 읽기전류(RC1)에 의한 메모리셀(MC1)의 저항(이하, 제1 저항)과 제2 읽기전류(RC2)에 의한 기준셀(RFC1)의 저항(이하, 제2 저항)의 차이를 감지 및 증폭하여, 상기 선택된 메모리셀(MC1)에 저장된 데이터가 무엇인지 판별할 수 있다. 본 실시예에서는 제2 MTJ 요소(RL)가 메모리셀(MC1)의 제1 MTJ 요소(M1)의 제1 데이터에 대응하는 저저항값(최소 저항값)을 갖고, 제3 MTJ 요소(RH)가 제1 MTJ 요소(M1)의 제2 데이터에 대응하는 고저항값(최대 저항값)을 가지므로, 상기 제2 저항은 상기 저저항값과 고저항값의 중간 정도의 값을 가질 수 있다. 따라서 센싱 마진(sensing margin)이 확보되고, 읽기동작의 신뢰성이 향상될 수 있다.
아래의 표 1은 도 6a 내지 도 6e를 참조하여 설명한 동작법법에서, 구동 조건에 따라 트랜지스터 및 워드라인에 입력하는 논리 신호 값을 정리한 것이다.
RD1∼RD3 WRL1, WRL2 WRH1, WRH2 WLL WLH
기준셀 RL 쓰기 0 1 0 1 0
기준셀 RH 쓰기 0 0 1 0 1
읽기 1 0 0 1 1
도 7은 본 발명의 다른 실시예에 따른 STT-MRAM의 어레이 구성(array architecture)을 보여준다. 본 실시예에서는 제어회로부(CA2)의 일측(아래쪽)에 제1 메모리셀 영역(MA1) 및 제1 기준셀 영역(RA1)이 구비되고, 제어회로부(CA2)의 타측(위쪽)에 제2 메모리셀 영역(MA2) 및 제2 기준셀 영역(RA2)이 구비되어 있다. 즉, 제1 메모리셀 영역(MA1)과 제1 기준셀 영역(RA1)으로 구성된 제1 셀블록(바텀 블록)(B1)과 제2 메모리셀 영역(MA2)과 제2 기준셀 영역(RA2)으로 구성된 제2 셀블록(탑 블록)(B1)이 하나의 제어회로부(CA2)를 공유하는 구조이다.
도 7을 참조하면, 제어회로부(CA2)의 일측(아래쪽)에 제1 메모리셀 영역(MA1) 및 제1 기준셀 영역(RA1)이 순차로 구비될 수 있고, 제어회로부(CA2)의 타측(위쪽)에 제2 메모리셀 영역(MA2) 및 제2 기준셀 영역(RA2)이 순차로 구비될 수 있다. 제1 메모리셀 영역(MA1)과 제1 기준셀 영역(RA1)은 제1 셀블록(B1)을, 제2 메모리셀 영역(MA2)과 제2 기준셀 영역(RA2)은 제2 셀블록(B2)을 구성한다고 할 수 있다. 제1 메모리셀 영역(MA1)은 도 5의 메모리셀 영역(MA1)과 동일한 구성을 가질 수 있다. 제1 메모리셀 영역(MA1)의 워드라인들은 WLB1∼WLBn 으로 나타내고, 소오스라인들은 SLB1∼SLBi 로 나타낸다. 제1 기준셀 영역(RA1)은 도 5의 기준셀 영역(RA1)과 동일한 구성을 가질 수 있다. 제1 기준셀 영역(RA1)의 제1 및 제2 기준셀 워드라인은 WLBL 및 WLBH 로 나타내고, 기준셀 소오스라인은 SL'B 로 나타낸다. 제1 메모리셀 영역(MA1)과 제1 기준셀 영역(RA1)은 복수의 비트라인(BLB1∼BLBm)을 공유할 수 있다. 제1 메모리셀 영역(MA1)의 일단에 제1 워드라인 드라이버(WLD1)가 구비될 수 있고, 제1 기준셀 영역(RA1)의 일단에 제2 워드라인 드라이버(WLD2)가 구비될 수 있다. 제2 메모리셀 영역(MA2) 및 제2 기준셀 영역(RA2)은 각각 제1 메모리셀 영역(MA1) 및 제1 기준셀 영역(RA1)과 동일한 구성을 가질 수 있다. 제2 메모리셀 영역(MA2)의 워드라인들은 WLT1∼WLTn 으로 나타내고, 소오스라인들은 SLT1∼SLTi 로 나타낸다. 제2 기준셀 영역(RA2)의 제1 및 제2 기준셀 워드라인은 WLTL 및 WLTH 로 나타내고, 기준셀 소오스라인은 SL'T 로 나타낸다. 제2 메모리셀 영역(MA2)과 제2 기준셀 영역(RA2)은 복수의 비트라인(BLT1∼BLTm)을 공유할 수 있다. 제2 메모리셀 영역(MA2)의 일단에 제3 워드라인 드라이버(WLD3)가 구비될 수 있고, 제2 기준셀 영역(RA2)의 일단에 제4 워드라인 드라이버(WLD4)가 구비될 수 있다.
제1 메모리셀 영역(MA1) 및 제1 기준셀 영역(RA1)으로 구성된 제1 셀블록(B1)과 제2 메모리셀 영역(MA2) 및 제2 기준셀 영역(RA2)으로 구성된 제2 셀블록(B2) 사이에 이들과 연결된 제어회로부(CA2)가 구비될 수 있다. 제어회로부(CA2)는 적어도 하나의 읽기/쓰기블록(RWB2)을 포함할 수 있다. 읽기/쓰기블록(RWB2)은 쓰기회로부(WB2)와 읽기회로부(RB2)을 포함할 수 있다. 쓰기회로부(WB2)는 도 5의 쓰기회로부(WB1)와 동일한 구성을 가질 수 있다. 읽기회로부(RB2)는 도 5의 읽기회로부(RB1)에서 변형된 구성을 갖는다. 보다 자세히 설명하면, 읽기회로부(RB2)는 감지회로(S/A)에서 제1 셀블록(B1)으로 연결되는 배선(이하, 제1 읽기배선)(CR1)과 제2 셀블록(B2)으로 연결되는 배선(이하, 제2 읽기배선)(CR2)을 포함할 수 있다. 제1 및 제2 읽기배선(CR1, CR2)이 감지회로(S/A)에 병렬로 연결될 수 있다. 제1 읽기배선(CR1)에 병렬로 연결된 제1 메모리셀용 읽기전류원(RCS10)과 제1 기준셀용 읽기전류원(RCS20)이 구비될 수 있다. 제2 읽기배선(CR2)에 병렬로 연결된 제2 기준셀용 읽기전류원(RCS20')과 제2 메모리셀용 읽기전류원(RCS10')이 구비될 수 있다. 제1 읽기배선(CR1)과 제1 메모리셀용 읽기전류원(RCS10) 사이에 제1-1 읽기 트랜지스터(RDB1)가 구비될 수 있고, 제1 읽기배선(CR1)과 제1 기준셀용 읽기전류원(RCS20) 사이에 제2-1 읽기 트랜지스터(RDT1)가 구비될 수 있다. 제2 읽기배선(CR2)과 제2 기준셀용 읽기전류원(RCS20') 사이에 제1-2 읽기 트랜지스터(RDB2)가 구비될 수 있고, 제2 읽기배선(CR2)과 제2 메모리셀용 읽기전류원(RCS10') 사이에 제2-2 읽기 트랜지스터(RDT2)가 구비될 수 있다. 제1-1 읽기 트랜지스터(RDB1)와 제1-2 읽기 트랜지스터(RDB2)의 게이트전극에 동일한 신호가 인가될 수 있고, 제2-1 읽기 트랜지스터(RDT1)와 제2-2 읽기 트랜지스터(RDT2)의 게이트전극에 동일한 신호가 인가될 수 있다. 한편, 제3 읽기 트랜지스터(RD3)의 일단은 제1 및 제2 셀블록(B1, B2)의 소오스라인(SLB1∼SLBi, SL'B, SLT1∼SLTi, SL'T)과 연결될 수 있고, 타단은 접지될 수 있다. 여기서, 제3 읽기 트랜지스터(RD3)의 게이트전극과 그 밖의 다른 읽기 트랜지스터(RDB1, RDB2, RDT1, RDT2)의 게이트전극은 연결되지 않을 수 있다.
도 7에서와 같이, 복수의 셀블록(B1, B2)이 하나의 제어회로부(CA2)를 공유하도록 하면, 도 5와 같이 셀블록 하나에 하나의 제어회로부를 구비시킨 경우보다 제어회로부 대비 메모리셀 영역의 면적이 상대적으로 증가하는 이점이 있다.
도 7의 제어회로부(CA2)에는 맨 왼쪽의 비트라인(BLBm, BLTm)에 연결된 읽기/쓰기블록(RWB2)만 도시되어 있지만, 별도의 읽기/쓰기블록이 하나 이상 더 구비될 수 있고, 이들은 다른 비트라인들에 연결될 수 있다. 또한 제1 셀블록(B1)의 비트라인(BLB1∼BLBm) 중 인접한 복수의 비트라인과 그에 대응하는 제2 셀블록(B2)의 비트라인(BLT1∼BLTm) 중 인접한 복수의 비트라인이 하나의 읽기/쓰기블록(RWB2)을 공유할 수도 있다.
도 8a 내지 도 8e는 도 7의 STT-MRAM의 동작방법을 보여준다. 도 8a 및 도 8b는 기준셀 영역(RA2)에 데이터를 기록하는 방법이고, 도 8c 및 도 8d는 메모리셀 역역(MA1)에 데이터를 기록하는 방법이며, 도 8e는 메모리셀 역역(MA1)의 데이터를 읽는 방법이다. 도 8a 내지 도 8e의 동작방법은 읽기/쓰기블록(RWB2)이 연결된 맨 왼쪽의 비트라인(BLBm, BLTm)에 대응하는 제1 및 제2 셀블록(B1, B2) 영역에 대한 것이다.
먼저, 도 8a 및 도 8b를 참조하여 제2 기준셀 영역(RA2)에 데이터를 기록하는 방법을 설명한다.
도 8a를 참조하면, 모든 읽기 트랜지스터(RDB1, RDB2, RDT1, RDT2, RD3)에 로직 '0'을 입력하여 읽기 경로를 끊은 상태에서, 제2 선택 트랜지스터(WRT)에 로직 '1'을, 제1 선택 트랜지스터(WRB)에 로직 '0'을 입력하면 제2 기준셀 영역(RA2)에 데이터를 기록하는 동작을 수행할 수 있다. 이때, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '1'을, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '0'을 입력하고, 제2 기준셀 영역(RA2)의 제1 기준셀 워드라인(WLTL)에 로직 '1'을 입력하면, 제1 기준셀 워드라인(WLTL)에 연결된 제2 MTJ 요소(RL) 중 맨 왼쪽 제2 MTJ 요소(RL)에 제1 쓰기전류(WC1)를 인가할 수 있다.
도 8b를 참조하면, 모든 읽기 트랜지스터(RDB1, RDB2, RDT1, RDT2, RD3) 및 제1 선택 트랜지스터(WRB)에 로직 '0'이, 제2 선택 트랜지스터(WRT)에 로직 '1'이 입력된 상태에서, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '0'을, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '1'을 입력하고, 제2 기준셀 영역(RA2)의 제2 기준셀 워드라인(WLTH)에 로직 '1'을 입력하면, 제2 기준셀 워드라인(WLTH)에 연결된 제3 MTJ 요소(RH) 중 맨 왼쪽 제3 MTJ 요소(RH)에 제2 쓰기전류(WC2)를 인가할 수 있다.
도 8a 및 도 8b의 단계에서, 만약 제1 선택 트랜지스터(WRB)에 로직 '1'을 입력하고, 제2 선택 트랜지스터(WRT)에 로직 '0'을 입력하면, 제1 기준셀 영역(RA1)에 대한 쓰기동작을 수행할 수 있다. 이때, 제1 기준셀 영역(RA1)의 제1 기준셀 워드라인(WLBL) 또는 제2 기준셀 워드라인(WLBH)에 로직 '1'을 입력할 수 있다.
도 8c 및 도 8d는 제1 메모리셀 역역(MA1)에 데이터를 기록하는 방법을 보여준다.
도 8c를 참조하면, 모든 읽기 트랜지스터(RDB1, RDB2, RDT1, RDT2, RD3)에 로직 '0'을 입력하여 읽기 경로를 끊은 상태에서, 제1 선택 트랜지스터(WRB)에 로직 '1'을, 제2 선택 트랜지스터(WRT)에 로직 '0'을 입력하면 제1 메모리셀 역역(MA1)에 데이터를 기록하는 동작을 수행할 수 있다. 이때, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '1'을 입력하고, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '0'을 입력할 수 있다. 또한 제1 메모리셀 역역(MA1)의 복수의 워드라인(WLB1∼WLBn) 중 선택된 어느 하나, 예컨대, 첫 번째 워드라인(WLB1)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 첫 번째 워드라인(WLB1)에 연결된 메모리셀(MC1) 중 맨 왼쪽의 메모리셀(이하, 선택된 제1 메모리셀)(MC1)에 제3 쓰기전류(WC3)가 인가될 수 있다.
도 8d를 참조하면, 모든 읽기 트랜지스터(RDB1, RDB2, RDT1, RDT2, RD3)에 로직 '0'을 입력하여 읽기 경로를 끊고, 제1 선택 트랜지스터(WRB)에 로직 '1'을, 제2 선택 트랜지스터(WRT)에 로직 '0'을 입력한 상태에서, 제2 및 제4 쓰기 트랜지스터(WRH1, WRH2)에 로직 '1'을 입력하고, 제1 및 제3 쓰기 트랜지스터(WRL1, WRL2)에 로직 '0'을 입력할 수 있다. 또한 제1 메모리셀 역역(MA1)의 복수의 워드라인(WLB1∼WLBn) 중 선택된 어느 하나, 예컨대, 두 번째 워드라인(WLB2)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 두 번째 워드라인(WLB2)에 연결된 메모리셀(MC1) 중 맨 왼쪽의 메모리셀(이하, 선택된 제2 메모리셀)(MC1)에 제4 쓰기전류(WC4)가 인가될 수 있다.
도 8c 및 도 8d 단계에서, 제1 선택 트랜지스터(WRB)에 로직 '0'을, 제2 선택 트랜지스터(WRT)에 로직 '1'을 입력하고, 제2 메모리셀 역역(MA2)의 복수의 워드라인(WLT1∼WLTn) 중 어느 하나에 로직 '1'을 입력하면, 제2 메모리셀 역역(MA2)에 대한 쓰기동작을 수행할 수 있다.
도 8e는 도 7의 STT-MRAM을 이용해서 제1 메모리셀 역역(MA1)의 데이터를 읽는 방법을 보여준다. 본 실시예에서는 제1 메모리셀 역역(MA1)의 데이터를 읽을 때, 제2 기준셀 영역(RA2)의 기준셀(RFC1)을 이용한다.
도 8e를 참조하면, 제1 및 제2 선택 트랜지스터(WRB, WRT)에 로직 '0'을 입력하여 쓰기 경로를 차단한 상태에서, 제1-1 읽기 트랜지스터(RDB1), 제1-2 읽기 트랜지스터(RDB2) 및 제3 읽기 트랜지스터(RD3)에 로직 '1'을 입력하고, 제2-1 읽기 트랜지스터(RDT1)와 제2-2 읽기 트랜지스터(RDT2)에 로직 '0'을 입력할 수 있다. 또한 제1 메모리셀 영역(MA1)의 복수의 워드라인(WLB1∼WLBn) 중 선택된 어느 하나, 예컨대, 첫 번재 워드라인(WLB1)에 로직 '1'을 입력할 수 있고, 제2 기준셀 영역(RA2)의 제1 및 제2 기준셀 워드라인(WLTL, WLTH)에 로직 '1'을 입력할 수 있다. 이렇게 하면, 제1 메모리셀용 읽기전류원(RCS10)으로부터 제1 메모리셀 영역(MA1)의 선택된 메모리셀(MC1)에 제1 읽기전류(RC1)를 인가할 수 있고, 제2 기준셀용 읽기전류원(RCS20')으로부터 제2 기준셀 영역(RA2)의 선택된 기준셀(RFC1)에 제2 읽기전류(RC2)를 인가할 수 있다.
만약, 제1-1 읽기 트랜지스터(RDB1) 및 제1-2 읽기 트랜지스터(RDB2)에 로직 '0'을 입력하고, 제2-1 읽기 트랜지스터(RDT1). 제2-2 읽기 트랜지스터(RDT2) 및 제3 읽기 트랜지스터(RD3)에 로직 '1'을 입력하면, 제1 기준셀 영역(RA1)의 기준셀(RFC1)을 이용해서 제2 메모리셀 역역(MA2)의 데이터를 읽을 수 있다.
아래의 표 2는 도 8a 내지 도 8e를 참조하여 설명한 동작법법에서, 구동 조건에 따라 트랜지스터 및 워드라인에 입력하는 논리 신호 값을 정리한 것이다.
RDB1
RDB2		 RDT1
RDT2		 RD3 WRL1
WRL2		 WRH1
WRH2		 WLBL WLBH WLTL WLTH
RA1
RL 쓰기		 0 0 0 1 0 1 0 0 0
RA1
RH 쓰기		 0 0 0 0 1 0 1 0 0
RA2
RL 쓰기		 0 0 0 1 0 0 0 1 0
RA2
RH 쓰기		 0 0 0 0 1 0 0 0 1
MA1
읽기		 1 0 1 0 0 0 0 1 1
MA2
읽기		 0 1 1 0 0 1 1 0 0
본 발명의 다른 실시예에 따르면, 도 5 및 도 7의 구조에 적어도 하나의 디코더(decoder)를 적용할 수 있다. 그 일례가 도 9에 도시되어 있다. 도 9는 도 5에 디코더를 적용한 예이다.
도 9를 참조하면, 제어회로부(CA1')와 메모리셀 영역(MA1) 사이에 적어도 하나, 예컨대, 복수의 제1 디코더(DCR1∼DCRk)가 구비될 수 있다. 제어회로부(CA1')와 기준셀 영역(RA1) 사이에 적어도 하나, 예컨대, 복수의 제2 디코더(DCR'1∼DCR'k)가 구비될 수 있다. 복수의 제1 및 제2 디코더(DCR1∼DCRk, DCR'1∼DCR'k)는 제어회로부(CA1')에 포함된 것으로 볼 수 있다. 복수의 제1 디코더(DCR1∼DCRk) 각각에 메모리셀 영역(MA1)의 비트라인(BL1∼BLm) 중 인접한 복수의 비트라인이 공통으로 연결될 수 있다. 복수의 제1 디코더(DCR1∼DCRk) 각각은 하나의 읽기/쓰기블록(RWB1)에 연결될 수 있다. 이와 유사하게, 복수의 제2 디코더(DCR'1∼DCR'k) 각각에 기준셀 영역(RA1)의 비트라인(BL'1∼BL'm) 중 인접한 복수의 비트라인이 공통으로 연결될 수 있고, 복수의 제2 디코더(DCR'1∼DCR'k) 각각은 하나의 읽기/쓰기블록(RWB1)에 연결될 수 있다. 즉, 메모리셀 영역(MA1)의 비트라인(BL1∼BLm) 중 인접한 복수의 비트라인과 기준셀 영역(RA1)의 비트라인(BL'1∼BL'm) 중 인접한 복수의 비트라인이 하나의 읽기/쓰기블록(RWB1)을 공유하도록 할 수 있다. 제1 및 제2 디코더(DCR1∼DCRk, DCR'1∼DCR'k)를 이용해서, 메모리셀 영역(MA1)의 비트라인(BL1∼BLm) 중 하나와 기준셀 영역(RA1)의 비트라인(BL'1∼BL'm) 중 하나를 선택하여 읽기/쓰기동작을 수행할 수 있다. 이와 같이 디코더(DCR1∼DCRk, DCR'1∼DCR'k)를 사용하면, 읽기/쓰기블록(RWB1)의 개수를 줄일 수 있기 때문에, 제어회로부(CA1')의 면적을 줄일 수 있다. 또한 메모리셀 영역(MA1)의 비트라인(BL1∼BLm)의 개수는 그대로 유지하면서, 기준셀 영역(RA1)의 비트라인(BL'1∼BL'm)의 수를 줄일 수도 있다. 이렇게 하면, 기준셀 영역(RA1)의 면적까지 줄일 수 있다. 여기서, 도시하지는 않았지만, 도 7의 구조에도 디코더를 적용할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상 및 원리는 STT-MRAM뿐 아니라 그 밖의 다른 메모리소자에도 적용될 수 있음을 알 수 있을 것이다. 인가 전류의 방향에 따라 저항이 바뀌는 스토리지 요소라면 어느 것이든 MTJ 요소 대신에 적용될 수 있다. 따라서 MTJ 요소가 아닌 다른 스토리지 요소를 사용하는 메모리소자에 본 발명의 사상을 적용할 수 있다. 그 밖에도, 본 발명의 실시예에 따른 메모리소자의 구조는 다양하게 변형될 수 있다. 도 3a 내지 도 3c, 도 6a 내지 도 6e 및 도 8a 내지 도 8e의 동작방법 또한 다양하게 변화될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 STT-MRAM을 보여주는 회로도이다.
도 2는 도 1의 MTJ 요소를 보여주는 사시도이다.
도 3a 내지 도 3c는 도 1의 STT-MRAM의 동작방법을 보여주는 회로도이다.
도 4는 도 1에 도시한 STT-MRAM의 메모리셀에 구비된 MTJ 요소와 기준셀에 구비된 MTJ 요소의 전압-저항 특성을 보여주는 그래프이다.
도 5는 본 발명의 실시예에 따른 STT-MRAM의 전체적인 어레이 구성(array architecture)을 보여주는 회로도이다.
도 6a 내지 도 6e는 도 5의 STT-MRAM의 동작방법을 보여주는 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 STT-MRAM의 전체적인 어레이 구성을 보여주는 회로도이다.
도 8a 내지 도 8e는 도 7의 STT-MRAM의 동작방법을 보여주는 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 STT-MRAM의 전체적인 어레이 구성을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호설명 *
B1 : 제1 셀블록 B2 : 제2 셀블록
BL1∼BLm, BL'1∼BL'm : 비트라인 BLB1∼BLBm, BLT1∼BLTm : 비트라인
C1, CR1, CR2 : 배선 CA1, CA1', CA2 : 제어회로부
DCR1∼DCRk : 제1 디코더 DCR'1∼DCR'k : 제2 디코더
E1, E2 : 전극 M1 : 제1 MTJ 요소
MA1, MA2 : 메모리셀 영역 MC1 : 메모리셀
RL : 제2 MTJ 요소 RH : 제2 MTJ 요소
RA1, RA2 : 기준셀 영역 RC1, RC2 : 읽기전류
RCS1, RCS2 : 읽기전류원 RCS10, RCS10' : 읽기전류원
RCS20, RCS20' : 읽기전류원 RD1∼RD3 : 읽기 트랜지스터
RDB1, RDB2 : 읽기 트랜지스터 RDT1, RDT2 : 읽기 트랜지스터
RFC1 : 기준셀 RB1, RB2 : 읽기회로부
RWB1, RWB2 : 읽기/쓰기블록 S/A : 감지회로
SL1∼SLi : 소오스라인 SL', SL'B, SL'T : 기준셀 소오스라인
SLB1∼SLBi : 소오스라인 SLT1∼SLTi : 소오스라인
T1∼T3 : 트랜지스터 WB1, WB2 : 쓰기회로부
WC1, WC2 : 쓰기전류 WCS1 : 쓰기전류원
WL1∼WLn : 워드라인 WLL, WLH : 기준셀 워드라인
WLB1∼WLBn : 워드라인 WLBL, WLBH : 기준셀 워드라인
WLT1∼WLTn : 워드라인 WLTL, WLTH : 기준셀 워드라인
WLD1∼WLD4 : 워드라인 드라이버 WRH1, WRH2 : 쓰기 트랜지스터
WRL1, WRL2 : 쓰기 트랜지스터 WRT, WRB : 선택 트랜지스터
10 : 고정층 15 : 터널층
20 : 자유층

Claims (31)

  1. 제1 MTJ 요소와 그에 연결된 제1 트랜지스터를 포함하는 메모리셀;
    상기 메모리셀에 저장된 데이터를 읽을 때 기준이 되는 것으로, 병렬로 연결된 제2 및 제3 MTJ 요소와 상기 제2 및 제3 MTJ 요소에 각각 연결된 제2 및 제3 트랜지스터를 포함하는 기준셀; 및
    상기 제2 및 제3 MTJ 요소에 서로 반대 방향의 쓰기전류를 인가하도록 구성된 제어회로부;를 포함하는 스핀전달토크(spin transfer torque)(STT) 자기 램(MRAM).
  2. 제 1 항에 있어서,
    상기 제2 및 제3 MTJ 요소 중 하나는 상기 제1 MTJ 요소의 제1 데이터에 대응하는 저저항을 갖고, 다른 하나는 상기 제1 MTJ 요소의 제2 데이터에 대응하는 고저항을 갖는 STT-MRAM.
  3. 제 1 항에 있어서, 상기 제어회로부는 쓰기회로부를 포함하고,
    상기 쓰기회로부는,
    쓰기전류원;
    상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터;
    상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및
    상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함하고,
    상기 제1 및 제4 쓰기 트랜지스터는 상기 제2 및 제3 MTJ 요소의 일단에 연결되고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제2 및 제3 트랜지스터의 일단에 연결되며, 상기 제3 및 제4 쓰기 트랜지스터는 접지된 STT-MRAM.
  4. 제 3 항에 있어서,
    상기 쓰기회로부는 상기 메모리셀에 연결된 STT-MRAM.
  5. 제 4 항에 있어서,
    상기 제1 및 제4 쓰기 트랜지스터는 상기 제1 MTJ 요소의 일단에 연결되고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 트랜지스터의 일단에 연결된 STT-MRAM.
  6. 제 5 항에 있어서,
    상기 쓰기회로부와 상기 메모리셀 사이에 제1 선택 트랜지스터가 구비되고,
    상기 쓰기회로부와 상기 기준셀 사이에 제2 선택 트랜지스터가 구비된 STT-MRAM.
  7. 제 1 내지 6 항 중 어느 한 항에 있어서,
    상기 제어회로부는 읽기회로부를 포함하고,
    상기 읽기회로부는 상기 메모리셀에 제1 읽기전류를 인가하고, 상기 기준셀에 상기 제1 읽기전류의 두 배에 해당하는 제2 읽기전류를 인가하도록 구성된 STT-MRAM.
  8. 제 1 내지 6 항 중 어느 한 항에 있어서, 상기 제어회로부는 읽기회로부를 포함하고, 상기 읽기회로부는,
    상기 메모리셀에 연결된 제1 읽기전류원;
    상기 메모리셀과 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터;
    상기 기준셀에 연결된 제2 읽기전류원;
    상기 기준셀과 상기 제2 읽기전류원 사이에 연결된 제2 읽기 트랜지스터;
    상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및
    상기 제1 내지 제3 트랜지스터에 연결된 일단과 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함하는 STT-MRAM.
  9. 제 1 항에 있어서,
    상기 메모리셀을 복수 개 포함하는 메모리셀 영역;
    상기 기준셀을 복수 개 포함하는 기준셀 영역; 및
    상기 메모리셀 영역과 상기 기준셀 영역 사이에 상기 제어회로부;를 포함하는 STT-MRAM.
  10. 제 9 항에 있어서,
    상기 메모리셀 영역은,
    복수의 제1 워드라인; 상기 복수의 제1 워드라인과 교차하는 복수의 제1 비트라인; 상기 복수의 제1 워드라인과 상기 복수의 제1 비트라인의 교차부에 구비된 상기 메모리셀; 및 상기 복수의 제1 워드라인 중 인접한 두 개 사이에 구비된 제1 소오스라인;을 포함하고,
    상기 기준셀 영역은,
    상기 복수의 제1 워드라인과 평행한 제1 및 제2 기준셀 워드라인; 상기 제1 및 제2 기준셀 워드라인과 교차하는 복수의 제2 비트라인; 및 상기 복수의 제2 비트라인 각각과 상기 제1 및 제2 기준셀 워드라인의 교차부에 구비된 상기 기준셀; 및 상기 제1 및 제2 기준셀 워드라인 사이에 구비된 제2 소오스라인;을 포함하는 STT-MRAM.
  11. 제 10 항에 있어서,
    상기 제어회로부는 상기 기준셀 영역과 상기 메모리셀 영역에 연결된 적어도 하나의 읽기/쓰기블록을 포함하고,
    상기 읽기/쓰기블록은 쓰기회로부 및 읽기회로부를 포함하는 STT-MRAM.
  12. 제 11 항에 있어서, 상기 쓰기회로부는,
    쓰기전류원;
    상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터;
    상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및
    상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함하고,
    상기 제1 및 제4 쓰기 트랜지스터는 상기 복수의 제1 비트라인 중 하나 및 상기 복수의 제2 비트라인 중 하나에 연결되고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 및 제2 소오스라인에 연결되며, 상기 제3 및 제4 쓰기 트랜지스터는 접지된 STT-MRAM.
  13. 제 12 항에 있어서,
    상기 복수의 제1 비트라인 중 하나와 상기 쓰기회로부 사이에 제1 선택 트랜지스터가 구비되고,
    상기 복수의 제2 비트라인 중 하나와 상기 쓰기회로부 사이에 제2 선택 트랜지스터가 구비된 STT-MRAM.
  14. 제 11 항에 있어서, 상기 읽기회로부는,
    상기 복수의 제1 비트라인 중 하나에 연결된 제1 읽기전류원;
    상기 복수의 제1 비트라인 중 하나와 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터;
    상기 복수의 제2 비트라인 중 하나에 연결된 제2 읽기전류원;
    상기 복수의 제2 비트라인 중 하나와 상기 제2 읽기전류원 사이에 연결된 제 2 읽기 트랜지스터;
    상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및
    상기 제1 및 제2 소오스라인에 연결된 일단 및 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함하는 STT-MRAM.
  15. 제 9 항에 있어서,
    상기 메모리셀 영역과 상기 제어회로부 사이 및/또는 상기 기준셀 영역과 상기 제어회로부 사이에 적어도 하나의 디코더(decoder)가 구비된 STT-MRAM.
  16. 제 9 항에 있어서,
    상기 메모리셀 영역과 등가한 별도의 메모리셀 영역; 및
    상기 기준셀 영역과 등가한 별도의 기준셀 영역;을 더 포함하고,
    상기 메모리셀 영역(이하, 제1 메모리셀 영역)과 상기 별도의 기준셀 영역(이하, 제1 기준셀 영역)이 제1 셀블록을 구성하고,
    상기 별도의 메모리셀 영역(이하, 제2 메모리셀 영역)과 상기 기준셀 영역(이하, 제2 기준셀 영역)이 제2 셀블록을 구성하며,
    상기 제1 및 제2 셀블록 사이에 상기 제어회로부가 구비된 STT-MRAM.
  17. 제 16 항에 있어서,
    상기 제어회로부는 적어도 하나의 읽기회로부를 포함하고,
    상기 읽기회로부는 상기 제1 기준셀 영역의 기준셀을 이용해서 상기 제2 메모리셀 영역의 데이터를 읽고, 상기 제2 기준셀 영역의 기준셀을 이용해서 상기 제1 메모리셀 영역의 데이터를 읽도록 구성된 STT-MRAM.
  18. 제 16 항에 있어서,
    상기 제1 셀블록은 복수의 제1 워드라인, 상기 복수의 제1 워드라인과 교차하는 복수의 제1 비트라인 및 상기 복수의 제1 워드라인 중 인접한 두 개 사이에 구비된 제1 소오스라인을 포함하고,
    상기 제2 셀블록은 복수의 제2 워드라인, 상기 복수의 제2 워드라인과 교차하는 복수의 제2 비트라인 및 상기 복수의 제2 워드라인 중 인접한 두 개 사이에 구비된 제2 소오스라인을 포함하는 STT-MRAM.
  19. 제 18 항에 있어서, 상기 제어회로부는 적어도 하나의 읽기회로부를 포함하고, 상기 읽기회로부는,
    감지회로;
    상기 감지회로에 병렬로 연결되고 각각 상기 제1 및 제2 셀블록의 비트라인에 연결되는 제1 및 제2 읽기배선;
    상기 제1 읽기배선에 병렬로 연결된 제1 메모리셀용 읽기전류원과 제1 기준셀용 읽기전류원;
    상기 제2 읽기배선에 병렬로 연결된 제2 기준셀용 읽기전류원과 제2 메모리 셀용 읽기전류원;
    상기 제1 읽기배선과 상기 제1 메모리셀용 읽기전류원 사이 및 상기 제2 읽기배선과 상기 제2 기준셀용 읽기전류원 사이에 각각 구비된 제1 읽기 트랜지스터;
    상기 제1 읽기배선과 상기 제1 기준셀용 읽기전류원 사이 및 상기 제2 읽기배선과 상기 제2 메모리셀용 읽기전류원 사이에 각각 구비된 제2 읽기 트랜지스터;
    상기 제1 및 제2 소오스라인에 연결된 일단 및 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함하는 STT-MRAM.
  20. 제 18 항 또는 제 19 항에 있어서, 상기 제어회로부는 적어도 하나의 쓰기회로부를 포함하고, 상기 쓰기회로부는,
    상기 쓰기전류원에 병렬로 연결된 제1 및 제2 쓰기 트랜지스터;
    상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 및
    상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터;를 포함하고,
    상기 제1 및 제4 쓰기 트랜지스터는 상기 복수의 제1 비트라인 중 하나 및 상기 복수의 제2 비트라인 중 하나에 연결되고, 상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 및 제2 소오스라인에 연결되며, 상기 제3 및 제4 쓰기 트랜지스터는 접지된 STT-MRAM.
  21. 제 20 항에 있어서,
    상기 복수의 제1 비트라인 중 하나와 상기 쓰기회로부 사이에 제1 선택 트랜 지스터가 구비되고,
    상기 복수의 제2 비트라인 중 하나와 상기 쓰기회로부 사이에 제2 선택 트랜지스터가 구비된 STT-MRAM.
  22. 제 16 항에 있어서,
    상기 제1 설블록과 상기 제어회로부 사이 및/또는 상기 제2 셀블록과 상기 제어회로부 사이에 적어도 하나의 디코더(decoder)가 구비된 STT-MRAM.
  23. 청구항 1에 기재된 STT-MRAM의 동작방법에 있어서,
    상기 제2 MTJ 요소에 제1 쓰기전류를 인가하는 단계;
    상기 제3 MTJ 요소에 상기 제1 쓰기전류와 방향이 반대인 제2 쓰기전류를 인가하는 단계;
    상기 메모리셀에 제3 쓰기전류를 인가하는 단계; 및
    상기 메모리셀에 제1 읽기전류를 인가하면서 상기 기준셀에는 상기 제1 읽기전류의 두 배에 해당하는 제2 읽기전류를 인가하는 단계;를 포함하는 STT-MRAM의 동작방법.
  24. 제 23 항에 있어서,
    상기 제어회로부는 쓰기회로부를 포함하고,
    상기 쓰기회로부는 쓰기전류원; 상기 쓰기전류원에 병렬로 연결된 제1 및 제 2 쓰기 트랜지스터; 상기 제2 쓰기 트랜지스터에 연결된 제3 쓰기 트랜지스터; 상기 제1 쓰기 트랜지스터에 연결된 제4 쓰기 트랜지스터; 상기 제1 및 제4 쓰기 트랜지스터와 상기 제1 MTJ 요소의 일단 사이에 연결된 제1 선택 트랜지스터; 및 상기 제1 및 제4 쓰기 트랜지스터와 상기 제2 및 제3 MTJ 요소의 일단 사이에 연결된 제2 선택 트랜지스터;를 포함하고,
    상기 제2 및 제3 쓰기 트랜지스터는 상기 제1 내지 제3 트랜지스터의 일단에 연결되고, 상기 제3 및 제4 쓰기 트랜지스터는 접지된 STT-MRAM의 동작방법.
  25. 제 24 항에 있어서,
    상기 제2 MTJ 요소에 상기 제1 쓰기전류를 인가하는 단계는,
    상기 제1 및 제3 쓰기 트랜지스터와 상기 제2 선택 트랜지스터, 그리고, 상기 제2 트랜지스터를 턴-온(turn-on)시키는 단계를 포함하는 STT-MRAM의 동작방법.
  26. 제 24 항에 있어서,
    상기 제3 MTJ 요소에 상기 제2 쓰기전류를 인가하는 단계는,
    상기 제2 및 제4 쓰기 트랜지스터와 상기 제2 선택 트랜지스터, 그리고, 상기 제3 트랜지스터를 턴-온(turn-on)시키는 단계를 포함하는 STT-MRAM의 동작방법.
  27. 제 24 항에 있어서,
    상기 제1 MTJ 요소에 상기 제3 쓰기전류를 인가하는 단계는,
    상기 제1 및 제3 쓰기 트랜지스터와 상기 제1 선택 트랜지스터, 그리고, 상기 제1 트랜지스터를 턴-온(turn-on)시키는 단계, 또는,
    상기 제2 및 제4 쓰기 트랜지스터와 상기 제1 선택 트랜지스터, 그리고, 상기 제1 트랜지스터를 턴-온(turn-on)시키는 단계를 포함하는 STT-MRAM의 동작방법.
  28. 제 23 항 또는 제 24 항에 있어서,
    상기 제어회로부는 읽기회로부를 포함하고,
    상기 읽기회로부는 상기 메모리셀에 연결된 제1 읽기전류원; 상기 메모리셀과 상기 제1 읽기전류원 사이에 연결된 제1 읽기 트랜지스터; 상기 기준셀에 연결된 제2 읽기전류원; 상기 기준셀과 상기 제2 읽기전류원 사이에 연결된 제2 읽기 트랜지스터; 상기 제1 및 제2 읽기 트랜지스터가 병렬로 연결되는 감지회로; 및 상기 제1 내지 제3 트랜지스터에 연결된 일단과 접지된 타단을 갖는 제3 읽기 트랜지스터;를 포함하는 STT-MRAM의 동작방법.
  29. 제 28 항에 있어서,
    상기 제1 및 제2 읽기전류를 인가하는 단계는,
    상기 제1 내지 제3 읽기 트랜지스터 및 상기 제1 내지 제3 트랜지스터를 턴-온(turn-on)시키는 단계를 포함하는 STT-MRAM의 동작방법.
  30. 제 23 항에 있어서,
    상기 STT-MRAM은 상기 메모리셀을 복수 개 포함하는 제1 및 제2 메모리셀 영역, 그리고 상기 기준셀을 복수 개 포함하는 제1 및 제2 기준셀 영역을 포함하고,
    상기 제1 메모리셀 영역과 상기 제1 기준셀 영역이 제1 셀블록을 구성하고, 상기 제2 메모리셀 영역과 상기 제2 기준셀 영역이 제2 셀블록을 구성하며, 상기 제1 및 제2 셀블록 사이에 상기 제어회로부가 구비된 STT-MRAM의 동작방법.
  31. 제 30 항에 있어서,
    상기 제1 메모리셀 영역의 메모리셀에 상기 제1 읽기전류를 인가하면서 상기 제1 기준셀 영역의 기준셀에 상기 제2 읽기전류를 인가하는 단계; 및
    상기 제2 메모리셀 영역의 메모리셀에 상기 제1 읽기전류를 인가하면서 상기 제2 기준셀 영역의 기준셀에 상기 제2 읽기전류를 인가하는 단계;를 포함하는 STT-MRAM의 동작방법.
KR1020090134923A 2009-12-30 2009-12-30 자기 메모리 및 그 동작방법 Active KR101604042B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090134923A KR101604042B1 (ko) 2009-12-30 2009-12-30 자기 메모리 및 그 동작방법
US12/923,376 US8194439B2 (en) 2009-12-30 2010-09-17 Magnetic random access memories and methods of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090134923A KR101604042B1 (ko) 2009-12-30 2009-12-30 자기 메모리 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20110078181A true KR20110078181A (ko) 2011-07-07
KR101604042B1 KR101604042B1 (ko) 2016-03-16

Family

ID=44187386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090134923A Active KR101604042B1 (ko) 2009-12-30 2009-12-30 자기 메모리 및 그 동작방법

Country Status (2)

Country Link
US (1) US8194439B2 (ko)
KR (1) KR101604042B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687412B2 (en) 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
KR101452040B1 (ko) * 2012-04-10 2014-10-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｍｒａｍ 저항 상태의 결정에서의 기준 저항의 조정
KR101487062B1 (ko) * 2012-04-13 2015-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 ｍｒａｍ 구조물
US9165629B2 (en) 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
KR20190123735A (ko) * 2017-03-03 2019-11-01 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 기억 장치 및 정보 처리 장치
KR20190142754A (ko) * 2018-06-18 2019-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Mram 기준 전류
US12354635B2 (en) 2019-06-04 2025-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US9183911B2 (en) * 2011-11-17 2015-11-10 Everspin Technologies, Inc. Hybrid read scheme for spin torque MRAM
KR102049306B1 (ko) * 2011-12-12 2019-11-27 삼성전자주식회사 메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템
KR20130093394A (ko) 2012-02-14 2013-08-22 삼성전자주식회사 멀티 모드 스위칭 전류를 사용하여 기입 동작을 수행하는 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 기입 방법
US20130258750A1 (en) * 2012-03-30 2013-10-03 International Business Machines Corporation Dual-cell mtj structure with individual access and logical combination ability
US8644060B2 (en) * 2012-06-07 2014-02-04 Avalanche Technology, Inc. Method of sensing data of a magnetic random access memories (MRAM)
US9270277B2 (en) * 2012-06-28 2016-02-23 Northwestern University Emitter-coupled spin-transistor logic
US9632551B2 (en) * 2012-09-27 2017-04-25 Hewlett-Packard Development Company, L.P. Circuitry and methods for switching power
US9162021B2 (en) 2012-10-22 2015-10-20 Baxter International Inc. Integrated water testing system and method for ultra-low total chlorine detection
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
US9105342B2 (en) 2013-01-31 2015-08-11 International Business Machines Corporation Read circuit for memory
KR102011138B1 (ko) 2013-04-25 2019-10-21 삼성전자주식회사 전류 생성기를 포함하는 불휘발성 메모리 장치 및 그것의 동작 전류 보정 방법
KR102020975B1 (ko) 2013-07-30 2019-10-18 삼성전자주식회사 반도체 메모리 장치의 전류 센스앰프 회로
US9153307B2 (en) * 2013-09-09 2015-10-06 Qualcomm Incorporated System and method to provide a reference cell
US9142293B2 (en) * 2013-09-10 2015-09-22 Kabushiki Kaisha Toshiba Resistance change type memory
US8891326B1 (en) * 2013-09-11 2014-11-18 Avalanche Technology, Inc. Method of sensing data in magnetic random access memory with overlap of high and low resistance distributions
US9431083B2 (en) 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
US9336847B2 (en) * 2014-04-21 2016-05-10 Qualcomm Incorporated Method and apparatus for generating a reference for use with a magnetic tunnel junction
KR102212755B1 (ko) * 2014-07-31 2021-02-05 삼성전자주식회사 전압 발생기 및 이를 포함하는 메모리 장치
US9767875B2 (en) 2015-08-11 2017-09-19 Nxp Usa, Inc. Capacitive sensing and reference voltage scheme for random access memory
US9659622B1 (en) * 2016-01-22 2017-05-23 Nxp Usa, Inc. Sense amplifier
US9514810B1 (en) 2016-02-08 2016-12-06 Freescale Semiconductor, Inc. Resistive non-volatile memory cell and method for programming same
US9520173B1 (en) * 2016-02-29 2016-12-13 Freescale Semiconductor, Inc. Magnetic random access memory (MRAM) and method of operation
US9659623B1 (en) 2016-03-28 2017-05-23 Nxp Usa, Inc. Memory having a plurality of resistive non-volatile memory cells
US9923553B2 (en) 2016-07-18 2018-03-20 Nxp Usa, Inc. Systems and methods for non-volatile flip flops
US9847127B1 (en) 2016-11-21 2017-12-19 Nxp Usa, Inc. Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
US10319423B2 (en) * 2016-11-28 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Memory device with a low-current reference circuit
US10510393B2 (en) 2017-09-15 2019-12-17 Samsung Electronics Co., Ltd Resistive memory device including reference cell and operating method thereof
CN108133725B (zh) * 2017-12-19 2021-06-29 上海磁宇信息科技有限公司 一种使用低压脉冲的mram读出电路
CN110097903B (zh) * 2018-01-30 2021-11-23 上海磁宇信息科技有限公司 使用字内参考单元的mram芯片及其读写方法
US10600465B1 (en) * 2018-12-17 2020-03-24 Spin Memory, Inc. Spin-orbit torque (SOT) magnetic memory with voltage or current assisted switching
US10658021B1 (en) 2018-12-17 2020-05-19 Spin Memory, Inc. Scalable spin-orbit torque (SOT) magnetic memory
US10930843B2 (en) * 2018-12-17 2021-02-23 Spin Memory, Inc. Process for manufacturing scalable spin-orbit torque (SOT) magnetic memory
US11139012B2 (en) 2019-03-28 2021-10-05 Samsung Electronics Co., Ltd. Resistive memory device having read currents for a memory cell and a reference cell in opposite directions
CN110223725B (zh) * 2019-05-22 2022-03-22 北京航空航天大学 一种非易失性随机存储器数据读取电路、存储器及方法
CN110968544B (zh) * 2019-11-22 2021-10-08 华中科技大学 一种基于嵌入式自旋转移力矩磁随机存储器的SoC存储系统
CN112927736B (zh) * 2019-12-05 2023-12-29 上海磁宇信息科技有限公司 磁性随机存储器之读写电路
TWI852976B (zh) 2020-01-07 2024-08-21 聯華電子股份有限公司 記憶體
CN114566199A (zh) * 2020-11-27 2022-05-31 中芯国际集成电路制造（天津）有限公司 读参考电路、读操作电路及存储单元

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111783A (en) 1999-06-16 2000-08-29 Hewlett-Packard Company MRAM device including write circuit for supplying word and bit line current having unequal magnitudes
US6693826B1 (en) 2001-07-30 2004-02-17 Iowa State University Research Foundation, Inc. Magnetic memory sensing method and apparatus
US7433253B2 (en) 2002-12-20 2008-10-07 Qimonda Ag Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module
JP2004280892A (ja) 2003-03-13 2004-10-07 Toshiba Corp 半導体記憶装置及びその制御方法
KR100528341B1 (ko) 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
US7321507B2 (en) 2005-11-21 2008-01-22 Magic Technologies, Inc. Reference cell scheme for MRAM
US7362644B2 (en) 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
US7345912B2 (en) 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US7742329B2 (en) 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US8116122B2 (en) * 2008-06-27 2012-02-14 Seagate Technology Llc Spin-transfer torque memory self-reference read method
US7826260B2 (en) * 2008-10-27 2010-11-02 Seagate Technology Llc Spin-transfer torque memory self-reference read and write assist methods
US8027206B2 (en) * 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687412B2 (en) 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
KR101424330B1 (ko) * 2012-04-03 2014-07-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｍｒａｍ 비트 셀의 저항 상태를 검지하는 저항 셀 구성
KR101452040B1 (ko) * 2012-04-10 2014-10-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｍｒａｍ 저항 상태의 결정에서의 기준 저항의 조정
US8902641B2 (en) 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
KR101487062B1 (ko) * 2012-04-13 2015-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 동일 극성 전류를 이용하여 기록을 가능하게 하는 상대적으로 반전된 자기 터널 접합 엘리먼트들을 갖는 차동 ｍｒａｍ 구조물
US8964458B2 (en) 2012-04-13 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Differential MRAM structure with relatively reversed magnetic tunnel junction elements enabling writing using same polarity current
US9165629B2 (en) 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US9406367B2 (en) 2013-03-12 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
KR20190123735A (ko) * 2017-03-03 2019-11-01 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 기억 장치 및 정보 처리 장치
KR20190142754A (ko) * 2018-06-18 2019-12-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Mram 기준 전류
US11081155B2 (en) 2018-06-18 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current
US11961546B2 (en) 2018-06-18 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current
US12354635B2 (en) 2019-06-04 2025-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM reference current

Also Published As

Publication number Publication date
KR101604042B1 (ko) 2016-03-16
US20110157971A1 (en) 2011-06-30
US8194439B2 (en) 2012-06-05

Similar Documents

Publication Publication Date Title
KR101604042B1 (ko) 자기 메모리 및 그 동작방법
US6839269B2 (en) Magnetic random access memory
JP5019681B2 (ja) 薄膜磁性体記憶装置
US8009466B2 (en) Semiconductor storage device
US7573767B2 (en) Semiconductor memory device
US8902644B2 (en) Semiconductor storage device and its manufacturing method
US20090268515A1 (en) Twin-Cell Semiconductor Memory Devices
US9741434B2 (en) Resistance change memory
JP5045672B2 (ja) ２ｔ２ｍｔｊセルを用いたｍｒａｍ
WO2006095389A1 (ja) 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7471549B2 (en) Semiconductor memory device
JP3866621B2 (ja) 磁気ランダムアクセスメモリ
JP5565704B2 (ja) 半導体記憶装置
JP2007213639A (ja) 不揮発性半導体記憶装置
US7142447B2 (en) Nonvolatile memory device with variable resistance element
JP5076182B2 (ja) 不揮発性半導体記憶装置
US7269060B2 (en) Magnetic random access memory
WO2011055420A1 (ja) 半導体装置
CN115762594A (zh) 磁存储器
JP2008085349A (ja) 磁気ランダムアクセスメモリ

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20091230

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20141127

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20091230

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20160215

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20160310

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20160311

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20190228

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20200228

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20220223

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230222

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20240227

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 10

End annual number: 10