KR20110077108A

KR20110077108A - 쉬프트 레지스터와 이를 이용한 표시장치

Info

Publication number: KR20110077108A
Application number: KR1020090133571A
Authority: KR
Inventors: 정상훈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2011-07-07
Anticipated expiration: 2029-12-30
Also published as: KR101642992B1

Abstract

본 발명은 쉬프트 레지스터에 관한 것으로, 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들, 게이트 스타트 펄스, 게이트 하이 전압, 및 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이 입력되고 종속적으로 접속된 다수의 스테이지들을 구비한다. 상기 스테이지들 각각은 제1 출력 노드를 통해 캐리신호를 출력하고 제2 출력 노드를 통해 스캔펄스를 출력한다.

Description

쉬프트 레지스터와 이를 이용한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.

스캔 구동회로의 쉬프트 레지스터는 도 1과 같이 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들(STn-1~STn+2)을 포함한다. 스테이지들은 종속적(cascade)으로 접속되어 출력(Vout(n-1)~Vout(n+2))을 순차적으로 발생한다. 도 1에서 "C1~C4"는 스테이지들에 공급되는 4 상(phase) 클럭들이다.

스테이지들(STn-1~STn+2) 각각은 풀업 트랜지스터(Pull-up transistor)를 제 어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들(STn-1~STn+2) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(C1~C4)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

쉬프트 레지스터의 스테이지들(STn-1~STn+2)의 출력(Vout(n-1)~Vout(n+2))은 표시장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호(carry signal) 역할을 겸한다. 따라서, 도 1과 같이 공정 중에 혼입된 도전성 파티클(CP)이나 패턴 불량에 의해 스테이지들(STn-1~STn+2)의 출력 노드에 연결된 스캔라인이 다른 스캔라인이나 직류 전압원(VDD, VSS)에 단락(short)되면, 캐리신호들이 전달되지 못하므로 쉬프트 레지스터가 오동작한다. 예컨대, 도 1과 같이 제n(n은 양의 정수) 스테이지(STn)의 출력 노드에 연결된 제n 스캔라인과, 제n+1 스테이지의 출력 노드에 연결된 제n+1 스캔라인이 단락되면, 제n 스테이지(STn) 이후의 스테이지들이 정상적으로 동작할 수 없다.

본 발명은 표시장치의 스캔라인들이 단락되어도 스테이지들 간의 캐리신호 전달 오류를 방지할 수 있도록 한 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.

본 발명의 일 양상으로서, 본 발명의 쉬프트 레지스터는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들, 게이트 스타트 펄스, 게이트 하이 전압, 및 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이 입력되고 종속적으로 접속된 다수의 스테이지들을 구비한다.

제n(n은 양의 정수) 스테이지는 제n 스캔라인과 연결되어 제n 스캔펄스가 출력되는 제1 출력 노드; 제n-2 스테이지의 리셋단자와 제n+1 스테이지의 스타트단자에 입력될 제n 캐리신호가 출력되는 제2 출력 노드; 제1 Q 노드의 전압에 따라 턴-온되어 제n 게이트 쉬프트 클럭을 상기 제1 출력 노드에 공급하여 상기 제1 출력 노드를 충전시키는 제1 풀업 트랜지스터; 제2 Q 노드의 전압에 따라 턴-온되어 상기 제n 게이트 쉬프트 클럭을 상기 제2 출력 노드에 공급하여 상기 제2 출력 노드를 충전시키는 제2 풀업 트랜지스터; 제n+1 게이트 쉬프트 클럭이 인가되는 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제1 출력 노드에 공급하여 상기 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터; 상기 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제2 출력 노드에 공급하여 상기 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터; 및 제n-1 게이트 쉬프트 클럭과, 제n-1 스테이지로부터 입력되는 제n-1 캐리신호에 응답하여 상기 Q 노드들을 충전시키고, 제n+1 게이트 쉬프트 클럭과, 제n+2 스테이지로부터 입력되는 제n-2 캐리신호에 응답하여 상기 Q 노드들을 방전시키는 스위치 회로를 구비한다.

본 발명의 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 쉬프트 레지스터를 통해 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비한다.

본 발명은 스테이지들 각각에서 캐리신호와 스캔펄스를 분리하여 출력하도록 하여 표시장치의 스캔라인들이 단락되어도 쉬프트 레지스터의 오동작을 방지할 수 있다.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다. 도 3은 도 2에 도시된 제n 스테이지의 회로 구성을 상세히 보여 주는 회로도이다.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST(n-2)~ST(n+2))을 구비한다.

스테이지들(ST(n-2)~ST(n+2))에는 소정의 위상차만큼 쉬프트되고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 4 상 게이트 쉬프트 클럭들(clk1~clk4) 중에 3 개의 게이트 쉬프트 클럭들이 입력된다. 또한, 스테이지들(ST(n-2)~ST(n+2))에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -5V 정도로 설정될 수 있다.

스테이지들(ST(n-2)~ST(n+2)) 각각은 캐리신호(Cout)와 스캔펄스(또는 게이트펄스, Gout)를 분리하여 출력한다. 즉, 스테이지들(ST(n-2)~ST(n+2))의 출력 노드들은 스캔펄스(Gout)가 출력되는 제1 출력 노드와, 캐리신호(Cout)가 출력되는 제2 출력 노드로 나뉘어진다.

제n 스테이지(ST(n))의 스타트 단자(start)에는 게이트 스타트 펄스(GSP), 또는 제n-1 스테이지(ST(n-1))로부터 출력되는 제n-1 캐리신호(Cout(n-1))가 입력된다. 제n 스테이지(ST(n))의 리셋 단자(reset)에는 게이트 스타트 펄스(GSP), 및/또는 제n+2 스테이지(ST(n+2))로부터 출력되는 제n-1 캐리신호(Cout(n+2)가 입력 된다. 제n 스테이지(ST(n))로부터 출력되는 제n 캐리신호(Cout(n))는 제n-2 스테이지(ST(n-2))의 리셋단자 단자와, 제n+1 스테이지(ST(n-1))의 스타트 단자로 전송된다. 도 2에서 제n 스테이지(ST(n))으로 입력되는 캐리신호들(Cout(n-1), Cout(n+2)) 이외의 다른 캐리신호들과, 게이트 스타트 펄스(GSP)는 생략되었다. 스테이지들(ST(n-2)~ST(n+2))들의 캐리신호 전송과 게이트 스타트 펄스(GSP)는 도 5a 내지 도 6과 같다.

제n 스테이지(ST(n))의 회로 구성은 도 3과 같다. 스테이지들(ST(n-2)~ST(n+2)) 각각의 회로 구성은 도 3과 실질적으로 동일하다. 제n 스테이지(ST(n))의 클럭 단자들에는 제n-1 내지 제n+1 게이트 쉬프트 클럭(clk(n-1)~clk(n+1))이 입력된다.

제n 스테이지(ST(n))는 제n 스캔라인과 연결되어 제n 스캔펄스(Gout(n))가 출력되는 제1 출력 노드, 제n-2 스테이지(ST(n-2)의 리셋단자(reset)와 제n+1 스테이지(ST(n+1))의 스타트단자(start)에 입력될 제n 캐리신호가 출력되는 제2 출력 노드, 제1 Q 노드(q)의 전압에 따라 턴-온되어 제n 게이트 쉬프트 클럭(clk(n))을 제1 출력 노드에 공급하여 제1 출력 노드를 충전시키는 제1 풀업 트랜지스터(T4), 제2 Q 노드(qc)의 전압에 따라 턴-온되어 제n 게이트 쉬프트 클럭(clk(n))을 제2 출력 노드에 공급하여 제2 출력 노드를 충전시키는 제2 풀업 트랜지스터(T4C), 제n+1 게이트 쉬프트 클럭(clk(n+1))이 인가되는 QB 노드(qb)의 전압에 따라 턴-온되어 게이트 로우 전압(VGL)을 제1 출력 노드에 공급하여 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터(T5), QB 노드(qb)의 전압에 따라 턴-온되어 게이트 로우 전압(VGL)을 제2 출력 노드에 공급하여 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터(T5C), 및 제n-1 게이트 쉬프트 클럭(clk(n-1))과 제n-1 스테이지(ST(n-1))로부터 입력되는 제n-1 캐리신호(Cout(n-1))에 응답하여 Q 노드들(q, qc)을 충전시키고, 제n+1 게이트 쉬프트 클럭(clk(n+1))과 제n+2 스테이지(ST(n+2)로부터 입력되는 제n+2 캐리신호(Cout(n+2))에 응답하여 Q 노드들(q, qc)을 방전시키는 스위치 회로를 구비한다. 스위치 회로는 제n-1 캐리신호(Cout(n-1))와 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제1 Q 노드(q)를 충전시키는 제1 Q 노드 충전회로, 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제2 Q 노드(qc)를 충전시키는 제2 Q 노드 충전회로; 및 제n+2 캐리신호(Cout(n+2))에 응답하여 Q 노드들(q, qc)을 방전시키는 Q 노드 방전회로를 포함한다. 도 3에 예시된 TFT들(T1~T5C)는 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현된다. TFT들(T1~T5C)은 n 타입 MOS TFT로 한정되지 않고 p 타입 MOS TFT로 구현될 수 있다.

제1 Q 노드 충전회로는 제1 및 제2 TFT(T1, T2)를 포함한다. 제1 및 제2 TFT(T1, T2)는 제n-1 캐리신호(Cout(n-1))과 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제1 Q 노드(q)를 충전시킨다. 제1 TFT(T1)는 제n-1 캐리신호(Cout(n-1))에 응답하여 게이트 하이 전압(VGH)으로 제1 Q 노드(q)를 충전시킨다. 제1 TFT(T1)의 게이트전극에는 제n-1 캐리신호(Cout(n-1))가 인가되고, 제1 TFT(T1)의 소스전극에는 게이트 하이 전압(VGH)이 인가된다. 제1 TFT(T1)의 드레인전극은 제1 Q 노드(q)에 접속된다. 제2 TFT(T2)는 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 게이트 스타트 펄스(GSP) 혹은 제n-1 캐리신호(Cout(n-1))로 제1 Q 노 드(q)를 충전한다. 제2 TFT(T2)의 게이트전극에는 qk 노드를 경유하여 제n-1 게이트 쉬프트 클럭(clk(n-1))이 인가되고, 제2 TFT(T2)의 소스전극에는 게이트 스타트 펄스(GSP) 혹은 제n-1 캐리신호(Cout(n-1))이 인가된다. 제2 TFT(T2)의 드레인전극은 제1 Q 노드(q)에 접속된다.

제2 Q 노드 충전회로는 제2C TFT(T2C)를 포함한다. 제2C TFT(T2C)는 제n-1 게이트 쉬프트 클럭(clk(n-1))에 응답하여 제1 Q 노드(q)를 경유하여 공급되는 제n-1 캐리신호(Cout(n-1))로 제2 Q 노드(qc)를 충전한다. 제2C TFT(T2C)의 게이트전극에는 qk 노드를 경유하여 제n-1 게이트 쉬프트 클럭(clk(n-1))이 인가된다. 제2 TFT(T2)의 소스전극은 제1 Q 노드(q)에 접속되고, 제2 TFT(T2)의 드레인전극은 제2 Q 노드(qc)에 접속된다. 제2 출력 노드에 연결된 제n 스캔라인이 다른 스캔라인과 단락되면 제1 Q 노드(q)의 부트스트래핑(bootstrapping)되지 않는다. 제2C TFT(T2C)는 제n 스캔라인의 단락으로 인하여 제1 Q 노드(q)가 부트스트래핑되지 않더라도 제2 Q 노드(qc)의 부트스트래핑에 영향을 주지 않도록 제n-1 게이트 쉬프트 클럭(clk(n-1)의 펄스가 입력되는 시간 이외의 시간 동안에 제1 Q 노드(q)와 제2 제2 Q 노드(qc)를 분리한다.

Q 노드 방전회로는 제3 및 제3C TFT(T3, T3C)를 포함한다. 제3 TFT(T3)는 제n+2 캐리신호(Cout(n+2))에 응답하여 제1 Q 노드(q)를 방전시킨다. 제3 TFT(T3)의 게이트전극에는 제n+2 캐리신호(Cout(n+2))가 인가된다. 제3 TFT(T3)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제3 TFT(T3)의 드레인전극은 제1 Q 노드(q)에 접속된다. 제3C TFT(T3C)는 제n+2 캐리신호(Cout(n+2))에 응답하여 제2 Q 노드(qc)를 방전시킨다. 제3C TFT(T3C)의 게이트전극에는 제n+2 캐리신호(Cout(n+2))가 인가된다. 제3C TFT(T3C)의 소스전극에는 게이트 로우 전압(VGL)이 인가된다. 제3C TFT(T3C)의 드레인전극은 제2 Q 노드(qc)에 접속된다.

풀업 트랜지스터는 제4 및 제4C TFT(T4, T4C)를 포함한다. 제4 TFT(T4)는 제n 게이트 쉬프트 클럭(clk(n))과 제1 Q 노드(q)의 부트스트래핑으로 제n 게이트 쉬프트 클럭(clk(n))으로 제1 출력 노드를 충전하여 제n 스캔펄스(Gout(n))를 라이징시킨다. 제4 TFT(T4)의 게이트전극은 제1 Q 노드(q)에 접속된다. 제4 TFT(T4)의 소스전극은 제1 출력 노드에 접속된다. 제4 TFT(T4)의 드레인전극에는 제n 게이트 쉬프트 클럭(clk(n))이 인가된다. 제4C TFT(T4C)는 제n 게이트 쉬프트 클럭(clk(n))과 제2 Q 노드(qc)의 부트스트래핑으로 제n 게이트 쉬프트 클럭(clk(n))으로 제2 출력 노드를 충전하여 제n 캐리신호(Cout(n))를 라이징시킨다. 제4C TFT(T4C)의 게이트전극은 제2 Q 노드(qc)에 접속된다. 제4C TFT(T4C)의 소스전극은 제2 출력 노드에 접속된다. 제4C TFT(T4C)의 드레인전극에는 제n 게이트 쉬프트 클럭(clk(n))이 인가된다.

풀다운 트랜지스터는 제5 및 제5C TFT(T5, T5C)를 포함한다. QB 노드(qb)에는 제n+1 게이트 쉬프트 클럭(clk4)이 직접 인가된다. 제5 TFT(T5)는 QB 노드(qb)의 전압에 응답하여 제1 출력 노드를 방전시킨다. 제5 TFT(T5)의 게이트전극은 QB 노드(qb)에 접속되고, 제5 TFT(T5)의 드레인전극은 제1 출력 노드에 접속된다. 제5 TFT(T5)의 소스전극에는 게이트 로우 전압(VGL)이 공급된다. 제5C TFT(T5C)는 QB 노드(qb)의 전압에 응답하여 제2 출력 노드를 방전시킨다. 제5C TFT(T5C)의 게 이트전극은 QB 노드(qb)에 접속되고, 제5C TFT(T5C)의 드레인전극은 제2 출력 노드에 접속된다. 제5C TFT(T5C)의 소스전극에는 게이트 로우 전압(VGL)이 공급된다.

제n 스테이지(ST(n))의 동작을 도 4의 파형도를 결부하여 단계적으로 설명하면 다음과 같다.

도 3 및 도 4를 참조하면, T1 시간에 제n+2 게이트 쉬프트 클럭(clk(n+2))이 발생된다. Q 노드 방전회로는 제3 및 제3C TFT(T3, T3C)는 T1 시간에 제n+2 게이트 쉬프트 클럭(clk(n+2))에 응답하여 제1 및 제2 Q 노드(q, qc)를 방전시켜 제1 및 제2 Q 노드(q, qc)의 전압을 풀업 트랜지스터들(T4, T4C)을 오프 상태로 유지시킨다.

T2 시간 동안, 제n-1 게이트 쉬프트 클럭(clk(n-1))가 발생되고, 제n-1 스테이지(n-1)로부터 제n-1 캐리신호(Cout(n-1))이 스타트 신호로서 제n 스테이지(ST(n))의 스타트 단자(start)에 입력된다. T2 시간 동안, 제1 TFT(T1)는 제n-1 캐리신호(Cout(n-1))에 응답하여 턴-온되고, 제2 및 제2C TFT들(T2, T2C)은 제n-1 게이트 쉬프트 클럭(clk(n-1))의 게이트 하이 전압(VGH)으로 상승한 qk 노드의 전압에 응답하여 턴-온된다. 따라서, 제1 및 제2 Q 노드들(q, qc)의 전압은 T2 기간 동안 게이트 하이 전압(VGH)까지 상승하여 풀업 트랜지스터들(T4, T4C)을 턴-온시킨다. T2 기간 동안, 제n 게이트 쉬프트 클럭 신호라인의 전압이 게이트 로우 전압(VGL)을 유지하고 있다. 따라서, T2 시간에 풀업 트랜지스터들(T4, T4C)이 턴-온되지만 출력 노드들의 전압은 게이트 로우 전압(VGL)을 유지한다.

T3 시간 동안, 제n 게이트 쉬프트 클럭(clk(n))이 발생된다. T3 시간 동안, 풀업 트랜지스터들(T4, T4C)의 드레인전극에는 제n 게이트 쉬프트 클럭(clk(n))이 인가되고, 풀업 트랜지스터들(T4, T4C)의 게이트-드레인전극들 사이의 기생용량을 통해 제1 및 제2 Q 노드들(q, qc)을 부트스트래핑시켜 제1 및 제2 Q 노드들(q, qc)의 전압을 더 상승시킨다. 따라서, T3 시간에 제1 출력 노드의 전압은 게이트 하이 전압(VGH)까지 상승하여 제n 스캔펄스(Gout(n))를 라이징시키고, 제2 출력 노드의 전압은 게이트 하이 전압(VGH)까지 상승하여 제n 캐리신호(Cout(n))를 라이징시킨다. 제n 캐리신호(Cout(n))는 T3 시간에 제n-2 스테이지(ST(n-2)의 리셋단자(reset)와 제n+1 스테이지(ST(n+1)의 스타트단자(start)에 입력된다.

T4 시간 동안, 제n+1 게이트 쉬프트 클럭(clk(n+1))이 발생된다. T4 시간 동안, QB 노드(qb)의 전압은 제n+1 게이트 쉬프트 클럭(clk(n+1))의 게이트 하이 전압(VGH)으로 상승한다. T4 시간 동안, 풀업 트랜지스터들(T4, T4C)의 드레인전극에는 게이트 로우 전압(VGL)이 인가된다. 풀다운 트랜지스터들(T5, T5C)은 QB 노드(qb)의 전압에 응답하여 턴-온되어 제1 및 제2 출력 노드들의 전압을 방전시킨다. 따라서, T4 시간에 제1 출력 노드의 전압은 게이트 로우 전압(VGL까지 하강하여 제n 스캔펄스(Gout(n))를 폴링시키고, 제2 출력 노드의 전압은 게이트 로우 전압(VGL)까지 하강하여 제n 캐리신호(Cout(n))를 폴링시킨다.

T5 시간 동안, 제n+2 게이트 쉬프트 클럭(clk(n+2))이 발생된다. 이와 동시에, 제n+2 스테이지(ST(n+2))로부터 발생된 제n+2 캐리신호(Cout(n+2))가 제n 스테이지(ST(n))의 리셋단자(reset)에 입력된다. T5 시간 동안, 제3 및 제3C TFT들(T3, T3C)은 제n+2 캐리신호(Cout(n+2))에 응답하여 턴-온되어 제1 및 제2 Q 노 드(q, qc)의 전압을 게이트 로우 전압(VGL)까지 방전시킨다. QB 노드(qb)의 전압은 T5 시간 동안 게이트 로우 전압을 유지한다. 풀업 트랜지스터들(T4, T4C)과 풀다운 트랜지스터들(T5, T5C)은 T5 시간 동안 Q 노드들(q, qc)과 QB 노드(qb)의 전압이 게이트 로우 전압(VGL)까지 방전되므로 오프 상태를 유지하여 제1 및 제2 출력 노드를 플로팅(floating) 시킨다. 따라서, 제1 및 제2 출력 노드들의 전압은 T5 시간 동안 게이트 로우 전압(VGL)을 유지한다.

본 발명의 쉬프트 레지스터는 m 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 m 개의 스테이지들과, 스캔라인들에 연결되지 않는 2 개의 더미 스테이지들로 구성된다. 도 5a 및 도 5b는 'm'이 640일 때 쉬프트 레지스터의 스테이지 구성을 보여 주는 도면들이다. 도 6은 도 5a 및 도 5b에 도시된 쉬프트 레지스터의 입력 및 출력 신호들을 보여 주는 파형도이다.

도 5a 내지 도 6을 참조하면, 본 발명의 쉬프트 레지스터는 640 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 640 개의 스테이지들(ST1~ST640)과, 스캔라인들에 연결되지 않는 2 개의 더미 스테이지들(DST641, DST642)로 구성된다.

스테이지들(ST1~ST642) 각각은 제n-1 내지 제n+3 게이트 쉬프트 클럭들(clk(n-1), clk(n), clk(n+1))이 입력되는 3 개의 클럭단자들, 제1 출력 노드에 연결되어 스캔펄스(Gout(n))를 출력하는 제1 출력 단자, 및 제2 출력 노드에 연결되어 캐리신호(Cout(n))를 출력하는 제2 출력 단자를 구비한다. 또한, 스테이지들(ST1~ST642) 각각은 게이트 스타트 펄스(GSP) 혹은 제n-1 캐리신호(Cout(n-1)이 스타트펄스로서 입력되는 스타트단자(start)와, 게이트 스타트 펄스(GSP) 및/또는 제n+2 캐리신호(Cout(n+2))가 리셋신호로써 입력되는 리셋단자(reset)를 구비한다.

제1 스테이지(ST1)의 스타트단자(start)에는 게이트 스타트 펄스(GSP)가 입력된다. 제2 내지 제642 스테이지(ST2~DST642)의 스타트단자(start)에는 제n-1 캐리신호(Cout(n-1))이 입력된다. 스테이지들(ST1~ST642)의 스타트단자(start)는 도 3과 같이 제1 TFT(T1)의 게이트전극과 제2 TFT(T2)의 소스전극에 접속된다.

제1 스테이지(ST1)의 리셋단자(reset)에는 제3 캐리신호 즉, 제n+2 캐리신호(Cout(n+2))가 입력된다. 제2 내지 제640 스테이지(ST2~ST640)의 리셋단자(reset)에는 OR 게이트를 통해 게이트 스타트 펄스(GSP)와 제n+2 캐리신호(Cout(n+2))가 입력된다. 더미 스테이지들(DST641, DST642)의 리셋단자(reset)에는 게이트 스타트 펄스(GSP)가 입력된다. 스테이지들(ST1~DST642)의 리셋단자(reset)는 도 3과 같이 제3 및 제3c TFT들(T3, T3C)의 게이트전극들에 접속된다. 따라서, 제1 스테이지(ST1)는 제n+2 캐리신호(Cout(n+2))에 의해 리셋되고, 제2 내지 제640 스테이지(ST2~ST640)는 게이트 스타트 펄스(GSP)와 제n+2 캐리신호(Cout(n+2))에 의해 리셋된다. 더미 스테이지들(ST641, ST642)는 게이트 스타트 펄스(GSP)에 의해 입력된다. 게이트 스타트 펄스(GSP)는 1 프레임기간 동안 프레임기간의 스타트 시점에 1 회 발생된다. 게이트 스타트 펄스(GSP)가 발생되면 제1 스테이지(ST1)의 Q 노드들(q, qc)은 게이트 하이 전압(VGH)으로 충전되고, 나머지 스테이지들(ST2~ST642)의 Q 노드들(q, qc)은 방전되어 초기화된다.

본 발명의 표시장치는 스캔펄스를 스캔라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나일 수 있다.

도 7은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.

도 7을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.

표시패널(10)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(10)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.

데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.

스캔 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(15), 및 쉬프트 레지스터(13)를 구비한다.

레벨 쉬프터(15)는 도 8과 같이 타이밍 콘트롤러(11)로부터 입력되는 4 상 게이트 쉬프트 클럭들(clk1~clk4)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터(15)는 타이밍 콘트롤러(11)로부터 입력되는 FLK 신호에 응답하여 게이트 쉬프트 클럭들(clk1~clk4)의 폴링에지에서 게이트 하이 전압(VGH)을 하향 변조할 수 있다. 도 8에서 "GPM"은 FLK 신호에 따라 게이트 하이 전압(VGH)이 변조된 게이트 쉬프트 클럭(clk1~clk4)이다. 게이트 쉬프트 클럭들(clk1~clk4)의 폴링 에지에서 게이트 하이 전압(VGH)이 하향 변조되면, 쉬프트 레지스터(13)를 통해 표시패널(10)의 스캔라인들에 공급되는 스캔펄스의 파형도 게이트 쉬프트 클럭(clk1~clk4)과 같은 형태로 변조된다. 스캔라인들에 공급되는 스캔펄스의 폴링에지에서 게이트 하이 전압이 낮아지면 액정표시장치에서 킥백전압(△Vp)을 줄여 플리커, 잔상, 색편차 등이 개선될 수 있다.

쉬프트 레지스터(13)는 전술한 바와 같이 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(clk1~clk4)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout(n))와 스캔펄스(Gout(n))를 출력하는 스테이지들로 구성된다.

스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(10)의 게이트라인들과 타이밍 콘트롤러(11) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(15)는 PCB(14) 상에 실장되고, 쉬프트 레지스터(13)는 표시패널(10)의 하부기판 상에 형성될 수 있다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.

타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

스캔 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(clk1~clk4), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 쉬프트 레지스터(13)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(clk1~clk4)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(13)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터(13)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래의 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면이다.

도 3은 도 2에 도시된 제n 스테이지의 회로 구성을 상세히 보여 주는 회로도이다.

도 4는 도 2에 도시된 스테이지들의 입력 및 출력 신호들을 보여 주는 파형도이다.

도 5a 및 도 5b는 640 개의 스캔라인들에 스캔펄스를 순차적으로 공급하기 위한 쉬프트 레지스터의 스테이지 구성을 보여 주는 도면들이다.

도 6은 도 5a 및 도 5b에 도시된 쉬프트 레지스터의 입력 및 출력 신호들을 보여 주는 파형도이다.

도 8은 도 7에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 표시패널 12 : 소스 드라이브 IC

13 : 쉬프트 레지스터 14 : PCB

15 : 레벨 쉬프터

Claims

순차적으로 지연되는 다수의 게이트 쉬프트 클럭들, 게이트 스타트 펄스, 게이트 하이 전압, 및 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이 입력되고 종속적으로 접속된 다수의 스테이지들을 구비하고,

제n(n은 양의 정수) 스테이지는,

제n 스캔라인과 연결되어 제n 스캔펄스가 출력되는 제1 출력 노드;

제n-2 스테이지의 리셋단자와 제n+1 스테이지의 스타트단자에 입력될 제n 캐리신호가 출력되는 제2 출력 노드;

제1 Q 노드의 전압에 따라 턴-온되어 제n 게이트 쉬프트 클럭을 상기 제1 출력 노드에 공급하여 상기 제1 출력 노드를 충전시키는 제1 풀업 트랜지스터;

제2 Q 노드의 전압에 따라 턴-온되어 상기 제n 게이트 쉬프트 클럭을 상기 제2 출력 노드에 공급하여 상기 제2 출력 노드를 충전시키는 제2 풀업 트랜지스터;

제n+1 게이트 쉬프트 클럭이 인가되는 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제1 출력 노드에 공급하여 상기 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터;

상기 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제2 출력 노드에 공급하여 상기 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터; 및

제n-1 게이트 쉬프트 클럭과, 제n-1 스테이지로부터 입력되는 제n-1 캐리신호에 응답하여 상기 Q 노드들을 충전시키고, 제n+1 게이트 쉬프트 클럭과, 제n+2 스테이지로부터 입력되는 제n-2 캐리신호에 응답하여 상기 Q 노드들을 방전시키는 스위치 회로를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 게이트 쉬프트 클럭들은,

상기 제n-1 게이트 쉬프트 클럭, 상기 제n 게이트 쉬프트 클럭, 상기 제n+1 게이트 쉬프트 클럭 및 제n+2 게이트 쉬프트 클럭을 포함한 4 상 게이트 쉬프트 클럭들로 발생되는 것을 특징으로 하는 쉬프트 레지스터.
제 1 항에 있어서,

상기 스위치 회로는,

상기 제n-1 캐리신호와 상기 제n-1 게이트 쉬프트 클럭에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전회로;

상기 제n-1 게이트 쉬프트 클럭에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전회로; 및

상기 제n+2 캐리신호에 응답하여 상기 Q 노드들을 방전시키는 Q 노드 방전회로를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제1 Q 노드 충전회로는,

상기 제n 스테이지의 스타트단자를 통해 상기 게이트 스타트 펄스와 상기 제n-1 캐리신호 중 어느 하나가 인가되는 게이트전극, 상기 게이트 하이 전압이 인가되는 소스전극, 및 상기 제1 Q 노드에 접속된 드레인전극을 포함하는 제1 TFT; 및

상기 제n-1 게이트 쉬프트 클럭이 인가되는 게이트전극, 상기 제n 스테이지의 스타트단자를 통해 상기 게이트 스타트 펄스와 제n-1 캐리신호 중 어느 하나가 인가되는 소스전극, 및 상기 제1 Q 노드에 접속된 드레인전극을 포함하는 제2 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제2 Q 노드 충전회로는,

제n-1 게이트 쉬프트 클럭이 인가되는 게이트전극, 상기 제1 Q 노드에 접속된 소스전극, 및 상기 제2 Q 노드에 접속된 드레인 전극을 포함하는 제2C TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 Q 노드 방전회로는,

상기 제n 스테이지의 리셋단자를 통해 상기 게이트 스타트 펄스와 상기 제n+2 캐리신호 중 적어도 어느 하나가 인가되는 게이트전극, 상기 게이트 로우 전압이 인가되는 소스전극, 및 상기 제1 Q 노드에 접속된 드레인전극을 포함하는 제3 TFT; 및

상기 제n 스테이지의 리셋단자를 통해 상기 게이트 스타트 펄스와 상기 제n+2 캐리신호 중 적어도 어느 하나가 인가되는 게이트전극, 상기 게이트 로우 전압이 인가되는 소스전극, 상기 제2 Q 노드에 접속된 드레인전극을 포함하는 제3C TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제1 풀업 트랜지스터는,

상기 제1 Q 노드에 접속된 게이트전극, 상기 제1 출력 노드에 접속된 소스전극, 및 상기 제n 게이트 쉬프트 클럭이 인가되는 드레인전극을 포함하는 제4 TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제1 풀업 트랜지스터는,

상기 제2 Q 노드에 접속된 게이트전극, 상기 제2 출력 노드에 접속된 소스전극, 및 상기 제n 게이트 쉬프트 클럭이 인가되는 드레인전극을 포함하는 제4C TFT를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제1 풀다운 트랜지스터는,

상기 QB 노드에 접속된 게이트전극, 상기 제1 출력 노드에 접속된 드레인전 극, 및 상기 게이트 로우 전압이 인가되는 드레인전극을 포함하는 제5 TFT구비하는 것을 특징으로 하는 쉬프트 레지스터.
제 3 항에 있어서,

상기 제2 풀다운 트랜지스터는,

상기 QB 노드에 접속된 게이트전, 상기 제2 출력 노드에 접속된 드레인전극, 및 상기 게이트 로우 전압이 인가되는 드레인전극을 포함하는 제5 TFT구비하는 것을 특징으로 하는 쉬프트 레지스터.
데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;

상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및

상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,

상기 스캔 구동회로는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들, 게이트 스타트 펄스, 게이트 하이 전압, 및 상기 게이트 하이 전압보다 낮은 게이트 로우 전압이 입력되고 종속적으로 접속된 다수의 스테이지들을 포함한 쉬프트 레지스터를 이용하여 상기 스캔펄스를 순차적으로 출력하고,

상기 쉬프트 레지스터의 제n(n은 양의 정수) 스테이지는,

제n 스캔라인과 연결되어 제n 스캔펄스가 출력되는 제1 출력 노드;

제n-2 스테이지의 리셋단자와 제n+1 스테이지의 스타트단자에 입력될 제n 캐리신호가 출력되는 제2 출력 노드;

제1 Q 노드의 전압에 따라 턴-온되어 제n 게이트 쉬프트 클럭을 상기 제1 출력 노드에 공급하여 상기 제1 출력 노드를 충전시키는 제1 풀업 트랜지스터;

제2 Q 노드의 전압에 따라 턴-온되어 상기 제n 게이트 쉬프트 클럭을 상기 제2 출력 노드에 공급하여 상기 제2 출력 노드를 충전시키는 제2 풀업 트랜지스터;

제n+1 게이트 쉬프트 클럭이 인가되는 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제1 출력 노드에 공급하여 상기 제1 출력 노드를 방전시키는 제1 풀다운 트랜지스터;

상기 QB 노드의 전압에 따라 턴-온되어 상기 게이트 로우 전압을 제2 출력 노드에 공급하여 상기 제2 출력 노드를 방전시키는 제2 풀다운 트랜지스터; 및

제n-1 게이트 쉬프트 클럭과, 제n-1 스테이지로부터 입력되는 제n-1 캐리신호에 응답하여 상기 Q 노드들을 충전시키고, 제n+1 게이트 쉬프트 클럭과, 제n+2 스테이지로부터 입력되는 제n-2 캐리신호에 응답하여 상기 Q 노드들을 방전시키는 스위치 회로를 구비하는 것을 특징으로 하는 표시장치.
제 11 항에 있어서,

상기 표시패널은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널인 것을 특징으로 하는 표시장치.