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KR20110071698A - 평판 표시 장치 - Google Patents

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KR20110071698A
KR20110071698A KR1020090128329A KR20090128329A KR20110071698A KR 20110071698 A KR20110071698 A KR 20110071698A KR 1020090128329 A KR1020090128329 A KR 1020090128329A KR 20090128329 A KR20090128329 A KR 20090128329A KR 20110071698 A KR20110071698 A KR 20110071698A
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South Korea
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pixel
electrode
area
thin film
substrate
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Application number
KR1020090128329A
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English (en)
Inventor
김은아
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은, 수명이 긴 평판 표시장치를 제공하기 위한 것으로, 투과 영역과 상기 투과 영역을 사이에 두고 서로 이격된 복수의 제1화소 영역들이 구획된 기판과, 상기 기판의 제1면 상에 형성되고 상기 각 제1화소 영역 내에 위치하는 복수의 박막 트랜지스터와, 상기 복수의 박막 트랜지스터를 덮고, 상기 투과 영역 및 화소 영역들 모두에 형성되는 패시베이션막과, 상기 패시베이션막 상에 상기 각 박막 트랜지스터와 전기적으로 연결되도록 형성되고, 상기 각 화소 영역 내에 위치하며, 상기 각 박막 트랜지스터를 가릴 수 있도록 상기 박막 트랜지스터와 중첩되도록 배치된 복수의 제1화소 전극과, 상기 복수의 제1화소 전극과 대향되고 광투과가 가능하도록 형성되며, 상기 투과 영역 및 제1화소 영역들에 걸쳐 위치하는 대향 전극과, 상기 제1화소 전극과 대향 전극의 사이에 개재되어 발광하는 유기 발광층과, 상기 기판의 제2면 상에 형성되고 상기 투과 영역 중 적어도 일부에 대응되는 위치에 복수의 제2화소 전극을 구비한 액정 디스플레이 유닛과, 상기 대향 전극 상부에 상기 유기 발광층을 외기로부터 밀봉하도록 구비된 밀봉부와, 상기 밀봉부 상에 형성된 편광판을 포함하는 평판 표시장치에 관한 것이다.

Description

평판 표시 장치{Flat panel display device}
본 발명은 평판 표시 장치에 관한 것으로, 보다 상세하게는 수명이 개선된 평판 표시장치에 관한 것이다.
평판 표시장치는 유기 발광 표시장치 및 액정 표시장치 등 다양하게 나오고 있다.
이 중, 액정 표시장치는 응답속도가 떨어지고, 외부광에 대해 휘도가 저하되는 등의 한계가 있다.
그리고 유기 발광 표시 장치는 시야각, 콘트라스트(contrast), 응답속도, 소비전력 등의 측면에서 특성이 우수하기 때문에 액정 표시장치를 대체할 차세대 디스플레이로서 그 연구와 이용 범위가 확대되고 있다.
그러나, 이러한 유기 발광 표시장치는 수분과 산소에 쉽게 열화되기 때문에 현재까지 수명이 충분히 확보되지 못한 단점이 있다.
본 발명은, 상기와 같은 유기 발광 표시 장치의 한계를 극복하기 위한 것으 로서, 수명이 긴 평판 표시장치를 제공하는 데에 목적이 있다.
본 발명의 다른 목적은, 액정 표시장치와 유기 발광 표시장치의 단점 및/또는 한계를 상호 보완할 수 있는 평판 표시 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 투과 영역과 상기 투과 영역을 사이에 두고 서로 이격된 복수의 제1화소 영역들이 구획된 기판과, 상기 기판의 제1면 상에 형성되고 상기 각 제1화소 영역 내에 위치하는 복수의 박막 트랜지스터와, 상기 복수의 박막 트랜지스터를 덮고, 상기 투과 영역 및 화소 영역들 모두에 형성되는 패시베이션막과, 상기 패시베이션막 상에 상기 각 박막 트랜지스터와 전기적으로 연결되도록 형성되고, 상기 각 화소 영역 내에 위치하며, 상기 각 박막 트랜지스터를 가릴 수 있도록 상기 박막 트랜지스터와 중첩되도록 배치된 복수의 제1화소 전극과, 상기 복수의 제1화소 전극과 대향되고 광투과가 가능하도록 형성되며, 상기 투과 영역 및 제1화소 영역들에 걸쳐 위치하는 대향 전극과, 상기 제1화소 전극과 대향 전극의 사이에 개재되어 발광하는 유기 발광층과, 상기 기판의 제2면 상에 형성되고 상기 투과 영역 중 적어도 일부에 대응되는 위치에 복수의 제2화소 전극을 구비한 액정 디스플레이 유닛과, 상기 대향 전극 상부에 상기 유기 발광층을 외기로부터 밀봉하도록 구비된 밀봉부와, 상기 밀봉부 상에 형성된 편광판을 포함하는 평판 표시장치를 제공한다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 투과 영역과 상기 투과 영역을 사이에 두고 서로 이격된 복수의 제1화소 영역들이 구획된 기판과, 상기 기판 의 제1면 상에 형성되고 박막 트랜지스터를 포함하며, 상기 제1화소 영역 내에 위치하는 제1화소 회로부와, 상기 제1화소 회로부를 덮는 제1절연막과, 상기 제1절연막 상에 상기 제1화소 회로부와 전기적으로 연결되도록 형성되고 상기 제1화소 회로부를 가릴 수 있도록 상기 제1화소 회로부와 중첩되도록 배치된 제1화소 전극과, 상기 제1화소 전극과 대향된 대향 전극과, 상기 제1화소 전극과 대향 전극의 사이에 개재되어 발광하는 유기 발광층과, 상기 기판의 제2면 상에 형성되고 상기 투과 영역 중 적어도 일부에 대응되는 위치에 복수의 제2화소 전극을 구비한 액정 디스플레이 유닛과, 상기 대향 전극 상부에 상기 유기 발광층을 외기로부터 밀봉하도록 구비된 밀봉부와, 상기 밀봉부 상에 형성된 편광판을 포함하는 평판 표시장치를 제공한다.
상기한 바와 같은 본 발명에 따르면, 고휘도를 필요로 할 때에는 유기 발광장치로 구동하고, 저휘도로서도 충분할 때에는 액정 발광장치로 구동해 각 발광장치의 상호 단점을 극복할 수 있는 새로운 평판 표시장치를 제공할 수 있다.
이에 따라 유기 발광 표시장치의 한계인 저수명의 문제를 해결할 수 있게 된다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 평판 표시장치를 도시한 단면 도이다.
도 1을 참조하면, 본 발명의 바람직한 일 실시예에 따른 평판 표시장치는 제1기판(1)의 제1면(11)에 유기 발광 디스플레이 유닛(2)이 구비되고, 제2면(12)에는 액정 디스플레이 유닛(3)이 구비된다. 상기 제1기판(1)은 투명한 글라스 또는 투명한 플라스틱과 같이 투명한 부재로 형성되며, 상기 제1면(11)과 제2면(12)은 서로 대향된 면이 된다.
이러한 유기 발광 디스플레이 유닛(2) 상면에는 편광판(4)이 부착되어 있다.
본 발명에 있어 상기 평판 표시장치는 상기 제1기판(1)이 복수의 제1화소 영역(PA1)과 각 제1화소 영역(PA1)의 사이에 투과 영역(TA)을 갖는다. 이 투과 영역(TA)에는 또는 투과 영역(TA)과 대응되는 위치에 복수의 제2화소 영역(PA2)이 구비된다. 후술하겠지만, 상기 제1화소 영역(PA1)으로는 유기 발광 디스플레이 유닛(2)의 발광이 이뤄지고, 제2화소 영역(PA2)으로는 액정 디스플레이 유닛(3)의 발광이 이뤄진다.
각 디스플레이 유닛(2)(3)의 화상은 도 1의 화살표 방향인 편광판(4)의 방향으로 이뤄진다. 상기 편광판(4)은 유기 발광 디스플레이 유닛(2)에 대해서는 콘트라스트를 향상시키는 기능을 하고, 액정 디스플레이 유닛(3)에 대해 편광축이 맞도록 설계되어 액정 디스플레이 유닛(3)의 화상 구현이 가능하도록 한다.
도 2는 도 1의 평판 표시장치를 보다 구체적으로 나타낸 일 실시예로서, 상기 유기 발광 디스플레이 유닛(2)은 제1기판(1)의 제1면(11)에 형성된 유기 발광부(21)와 이 유기 발광부(21)를 밀봉하는 밀봉기판(23)을 포함한다.
상기 밀봉기판(23)은 투명한 부재로 형성되어 유기 발광부(21)로부터의 화상이 구현될 수 있도록 하고, 유기 발광부(21)로 외기 및 수분이 침투하는 것을 차단한다.
상기 밀봉기판(23)과 유기 발광부(21)는 가장자리가 실런트(미도시)에 의해 밀봉된 구조를 취하며, 이에 따라 상기 밀봉기판(23)과 유기 발광부(21)의 사이에 공간(25)을 형성한다. 이 공간(25)에는 흡습제나 충진재 등이 위치할 수 있다.
상기 밀봉기판(23) 대신에 도 3에서 볼 수 있듯이 박막 밀봉필름(24)을 유기 발광부(21) 상에 형성함으로써 유기 발광부(21)를 외기로부터 보호할 수 있다. 상기 밀봉필름(24)은 실리콘옥사이드 또는 실리콘나이트라이드와 같은 무기물로 이루어진 막과 에폭시, 폴리이미드와 같은 유기물로 이루어진 막이 교대로 성막된 구조를 취할 수 있는 데, 반드시 이에 한정되는 것은 아니며, 투명한 박막 상의 밀봉구조이면 어떠한 것이든 적용 가능하다.
상기 액정 디스플레이 유닛(3)은 제1기판(1)의 제2면(12)에 형성된 액정 표시부(31)와 백라이트부(32)를 포함할 수 있다. 상기 제1기판(1)은 단일의 기판으로 형성된 것을 나타내었으나 반드시 이에 한정되는 것은 아니며, 별도의 기판에 액정 표시부(31)를 형성한 후, 이를 부착할 수도 있다.
상기 액정 표시부(31)는 반사형 혹은 투과형 액정 표시부(31)가 사용될 수 있는 데, 상기 액정 표시부(31)가 반사형 액정 표시부일 경우에는 백라이트부(32)가 반드시 필요한 것은 아니다. 상기 액정 표시부(31)의 화소 구조에 대해서는 후술한다.
도 4는 도 2 또는 도 3의 유기 발광부(21)의 개략적인 구성을 나타내는 개략도다. 도 2 내지 도 4에서 볼 때, 본 발명의 바람직한 일 실시예에 따르면, 상기 유기 발광부(21)는 외광이 투과되도록 구비된 투과 영역(TA)과, 이 투과 영역(TA)을 사이에 두고 서로 이격된 복수의 제1화소 영역들(PA1)로 구획된 제1기판(1) 상에 형성된 것이다.
각 제1화소 영역(PA1) 내에는 제1화소 회로부(PC1)가 구비되어 있으며, 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V)과 같은 복수의 도전 라인이 이 제1화소 회로부(PC)에 전기적으로 연결된다. 도면에 도시하지는 않았지만 상기 제1화소 회로부(PC)의 구성에 따라 상기 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V) 외에도 더 다양한 도전 라인들이 구비되어 있을 수 있다.
상기 투과 영역(TA) 중 적어도 일부에 대응되는 위치에는 전술한 액정 디스플레이 유닛(3)의 제2화소 영역(PA2)이 위치한다.
도 5는 상기 제1화소 회로부(PC1)의 일 예를 도시한 것으로, 스캔 라인(S)과 데이터 라인(D)에 연결된 제1박막 트랜지스터(TR1)와, 제1박막 트랜지스터(TR1)와 구동 전원 라인(V)에 연결된 제2박막 트랜지스터(TR2)와, 제1박막 트랜지스터(TR1)와 제2박막 트랜지스터(TR2)에 연결된 커패시터(Cst)를 포함한다. 이 때, 제1박막 트랜지스터(TR1)는 스위칭 트랜지스터가 되고, 제2박막 트랜지스터(TR2)는 구동 트랜지스터가 된다. 상기 제2박막 트랜지스터(TR2)는 화소 전극(221)과 전기적으로 연결되어 있다. 도 5에서 제1박막 트랜지스터(TR1)와 제2박막 트랜지스터(TR2)는 P형으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니며 적어도 하나가 N형으 로 형성될 수도 있다. 도 5에 도시된 회로는 제1화소 회로부(PC1)의 일 예로서, 복수의 박막 트랜지스터 및/또는 커패시터를 더 포함할 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V)을 포함하는 도전 라인들은 모두 상기 제1화소 영역(PA1)을 가로지르도록 배치되며, 투과 영역(TA)만을 가로지르는 도전 라인들이 존재하지 않는다.
상기 각 제1화소 영역(PA1)은 발광이 이뤄지는 영역이 되는 데, 이렇게 발광이 이뤄지는 영역 내에 제1화소 회로부(PC1)가 위치하고 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V)을 포함하는 도전 라인들이 가로지르기 때문에 사용자는 발광이 이뤄지는 영역만을 인식하게 되고, 투과 영역(TA)을 통해 외부를 볼 수 있고, 투과되는 광이 제1화소 회로부(PC1) 내의 소자들의 패턴과 관련하여 산란함으로써 투과되는 광의 이미지를 왜곡하거나 광투과도가 저하되는 것을 최소화한다.
비록 제1화소 영역(PA1)과 제1화소 영역(PA1) 사이의 투과 영역(TA)에도 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V)을 포함하는 도전 라인들이 가로지르도록 배치되어 있기는 하나 이 도전 라인들은 매우 얇게 형성되기 때문에 이는 사용자의 세밀한 관찰에 의해서만 발견될 뿐, 유기 발광부(21)를 통과하는 광의 전체 투과도에는 영향을 미치지 않게 되며, 특히 투명 디스플레이를 구현하는 데에는 전혀 문제가 없다. 또 사용자가 상기 제1화소 영역(PA1)에 가리워진 영역만큼 외부 이미지를 볼 수 없다 하더라도 디스플레이 영역 전체를 놓고 봤을 때에 상기 제1화소 영역(PA1)은 마치 투명 글라스의 표면에 복수의 점들이 규칙적으로 배열되어 있 는 것과 같은 것이므로, 사용자가 외부 이미지를 관찰하는 데에는 큰 무리가 없게 된다. 즉, 이는 마치 투명 글라스에 선텐을 한 것과 같은 효과를 얻게 되는 것이다.
이러한 제1화소 영역(PA1)과 투과 영역(TA)의 전체 면적 대비 투과 영역(TA)의 면적의 비율이 20% 내지 90% 범위에 속하도록 제1화소 영역(PA1)과 투과 영역(TA)이 형성된다.
제1화소 영역(PA1)과 투과 영역(TA)의 전체 면적 대비 투과 영역(TA)의 면적의 비율이 20% 보다 작으면, 도 1에서 유기 발광 디스플레이 유닛(2)이 스위치 오프 상태일 때 유기 발광 디스플레이 유닛(2)을 투과할 수 있는 빛이 적어 사용자가 반대 측에 위치한 사물 또는 이미지를 보기 어렵다. 즉, 유기 발광 디스플레이 유닛(2)이 투명하다고 할 수 없게 된다. 투과 영역(TA)의 면적이 제1화소 영역(PA1)과 투과 영역(TA)의 전체 면적 대비 20% 정도라 하더라도 제1화소 영역(PA1)이 전체 투과 영역(TA)에 대하여 아일랜드 형태로 존재하는 것이고, 제1화소 영역(PA1) 내에 가능한 한 모든 도전 패턴들이 배치되어 있어 투과광의 산란도 및/또는 투과율 저하를 최소화시키므로, 사용자는 투명 디스플레이로서 인식이 가능하게 된다. 그리고, 후술하는 바와 같이 제1화소 회로부(PC1)에 구비되는 박막 트랜지스터를 산화물 반도체와 같이 투명 박막 트랜지스터로 형성하고, 유기 발광 소자도 투명 소자로 형성할 경우에는 더욱 투명 디스플레이로서의 인식이 커질 수 있다. 이 경우에도 기존의 투명 디스플레이와는 달리 제1화소 영역(PA1) 내에 가능한 한 모든 도전 패턴들이 배치되어 있어 투과 광에 의한 산란을 최대한 억제할 수 있으며, 빛 의 투과율이 높게 된다.
제1화소 영역(PA1)과 투명 영역(TA)의 전체 면적 대비 투명 영역(TA)의 면적의 비율이 90% 보다 크면 유기 발광 디스플레이 유닛(2)의 화소 집적도가 지나치게 낮아져 제1화소 영역(PA1)에서의 발광을 통해 안정적인 화상을 구현하기 어렵다. 즉, 제1화소 영역(PA1)의 면적이 작아질수록, 화상을 구현하기 위해서는 유기 발광막에서 발광하는 빛의 휘도가 높아져야 한다. 이와 같이, 유기 발광 소자를 고휘도 상태로 작동시키면 수명이 급격히 저하되는 문제점이 생긴다. 또한, 하나의 제1화소 영역(PA1)의 크기를 적정한 크기로 유지하면서 투과 영역(TA)의 면적 비율을 90%보다 크게 하면, 제1화소 영역(PA1)의 수가 줄어 해상도가 저하되는 문제점이 생긴다.
상기 제1화소 영역(PA1)과 투과 영역(TA)의 전체 면적 대비 투과 영역(TA)의 면적의 비율은 40% 내지 70%의 범위에 속하도록 하는 것이 바람직하다.
40% 미만에서는 투과 영역(TA)에 비해 상기 제1화소 영역(PA1)의 면적이 지나치게 크므로, 사용자가 투과 영역(TA)을 통한 광 투과도에 한계가 있다. 70%를 초과할 경우 제1화소 영역(PA1) 내에 배치할 제1화소 회로부(PC1) 설계에 많은 제약이 따르게 된다.
상기 제1화소 영역(PA1)에는 이 제1화소 영역(PA1)에 대응되는 면적으로 제1화소 회로부(PC1)와 전기적으로 연결된 제1화소 전극(221)이 구비되며, 상기 제1화소 회로부(PC)는 상기 제1화소 전극(221)에 가리워지도록 상기 제1화소 전극(221)과 중첩된다. 그리고, 전술한 스캔 라인(S), 데이터 라인(D) 및 구동전원 라인(V) 을 포함하는 도전 라인들도 모두 이 제1화소 전극(221)을 지나가도록 배치된다. 본 발명의 바람직한 일 실시예에 따르면, 상기 제1화소 전극(221)은 화소 영역(PA)의 면적과 동일하거나 이보다 약간 정도 작도록 하는 것이 바람직하다. 따라서, 도 6에서 볼 수 있듯이, 사용자가 볼 때 제1화소 전극(221)에 의해 전술한 제1화소 회로부(PC1)가 가리워진 상태가 되며, 도전 라인들의 상당 부분도 가리워진 상태가 된다. 이에 따라 사용자는 투과 영역(TA)을 통해서는 도전 라인들의 일부만을 볼 수 있어 전술한 바와 같이 투과되는 광의 산란을 최대한 억제할 수 있고, 투과되는 광의 투과율 저하를 최대한 줄일 수 있다.
도 7은 상기 유기 발광부(21)를 보다 상세히 설명하기 위한 일 실시예를 도시한 평면도이고, 도 8은 그 단면도로서, 도 5에 나타낸 화소 회로부(PC)를 구현한 것이다.
도 7 및 도 8에 따른 본 발명의 바람직한 일 실시예에 따르면, 상기 제1기판(1) 의 제1면(11) 상에 버퍼막(211)이 형성되고, 이 버퍼막(211) 상에 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)가 형성된다.
먼저, 상기 버퍼막(211) 상에는 제1반도체 활성층(212a) 및 제2반도체 활성층(212b)이 형성된다.
상기 버퍼막(211)은 불순 원소의 침투를 방지하며 제1기판(1)의 표면을 평탄화하는 역할을 하는 것으로, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 일례로, 상기 버퍼막(211)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물 또는 이들의 적층체로 형성될 수 있다. 상기 버퍼막(211)은 필수 구성요소는 아니며, 필요에 따라서는 구비되지 않을 수도 있다.
상기 제1반도체 활성층(212a) 및 제2반도체 활성층(212b)은 다결정 실리콘으로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 산화물 반도체로 형성될 수 있다. 예를 들면 G-I-Z-O층[a(In2O3)b(Ga2O3)c(ZnO)층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다. 이렇게 제1반도체 활성층(212a) 및 제2반도체 활성층(212b)을 산화물 반도체로 형성할 경우에는 광투과도가 더욱 높아질 수 있다.
상기 제1반도체 활성층(212a) 및 제2반도체 활성층(212b)을 덮도록 게이트 절연막(213)이 버퍼막(211) 상에 형성되고, 게이트 절연막(213) 상에 제1게이트 전극(214a) 및 제2게이트 전극(214b)이 형성된다.
제1게이트 전극(214a) 및 제2게이트 전극(214b)을 덮도록 게이트 절연막(213) 상에 층간 절연막(215)이 형성되고, 이 층간 절연막(215) 상에 제1소스 전극(216a)과 제1드레인 전극(217a) 및 제2소스 전극(216b)과 제2드레인 전극(217b)이 형성되어 각각 제1반도체 활성층(212a) 및 제2반도체 활성층(212b)과 콘택 홀을 통해 콘택된다.
도 8에서 볼 때, 상기 스캔 라인(S)은 제1게이트 전극(214a) 및 제2게이트 전극(214b)의 형성과 동시에 형성될 수 있다. 그리고, 데이터 라인(D)은 제1소스 전극(216a)과 동시에 제1소스 전극(216a)과 연결되도록 형성되며, 구동전원 라 인(V)은 제2소스 전극(216b)과 동시에 제2소스 전극(216b)과 연결되도록 형성된다.
커패시터(Cst)는 제1게이트 전극(214a) 및 제2게이트 전극(214b)의 형성과 동시에 하부 전극(220a)이, 제1드레인 전극(217a)과 동시에 상부 전극(220b)이 형성된다.
상기와 같은 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)의 구조는 반드시 이에 한정되는 것은 아니며, 다양한 형태의 박막 트랜지스터 및 커패시터의 구조가 적용 가능함은 물론이다.
이러한 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)를 덮도록 패시베이션막(218)이 형성된다. 상기 패시베이션막(218)은 상면이 평탄화된 단일 또는 복수층의 절연막이 될 수 있다. 이 패시베이션막(218)은 무기물 및/또는 유기물로 형성될 수 있다.
상기 패시베이션막(218) 상에는 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)를 가리도록 제1화소 전극(221)이 형성되고, 이 제1화소 전극(221)은 패시베이션막(218)에 형성된 비아 홀에 의해 제2박막 트랜지스터(TR2)의 드레인 전극(217b)에 연결된다. 상기 각 제1화소 전극(221)은 도 6에서 볼 수 있듯이 서로 독립된 아일랜드 형태로 형성된다.
상기 패시베이션막(218) 상에는 상기 제1화소 전극(221)의 가장자리를 덮도록 화소 정의막(219)이 형성되며, 화소 전극(221) 상에는 유기 발광층(223)과 대향 전극(222)이 순차로 적층된다. 상기 대향 전극(222)은 전체 제1화소 영역(PA1)들과 투과 영역(TA)에 걸쳐 형성된다.
상기 유기 발광층(223)은 저분자 또는 고분자 유기막이 사용될 수 있다. 저분자 유기막을 사용할 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성될 수 있다. 이 때, 홀 주입층, 홀 수송층, 전자 수송층, 및 전자 주입층 등은 공통층으로서, 적, 녹, 청색의 픽셀에 공통으로 적용될 수 있다. 따라서, 도 8과는 달리, 이들 공통층들은 대향전극(222)과 같이, 전체 제1화소 영역(PA1)들 및 투과 영역(TA)을 덮도록 형성될 수 있다.
상기 제1화소 전극(221)은 애노우드 전극의 기능을 하고, 상기 대향 전극(222)은 캐소오드 전극의 기능을 할 수 있는 데, 물론, 이들 제1화소 전극(221)과 대향 전극(222)의 극성은 서로 반대로 되어도 무방하다.
본 발명의 일 실시예에 따르면, 상기 제1화소 전극(221)은 반사전극이 될 수 있고, 상기 대향 전극(222)은 투명 전극이 될 수 있다. 상기 제1화소 전극(221)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등으로 형성된 반사막과, 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 포함하여 구비될 수 있 다. 그리고 상기 대향 전극(222)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등으로 형성될 수 있다. 따라서, 상기 유기 발광부(21)는 대향 전극(222)의 방향으로 화상을 구현하는 전면 발광형(top emission type)이 된다.
이렇게 제1화소 전극(221)이 반사전극으로 구비될 경우, 그 하부에 배치된 제1화소 회로부는 제1화소 전극(221)에 의해 가리워진 상태가 되며, 이에 따라 도 8에서 볼 때, 대향 전극(222)의 상부 외측에서 사용자는 제1화소 전극(221) 하부의 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)의 각 패턴과 스캔 라인(S), 데이터 라인(D) 및 구동 전원 라인(V)의 일부를 관찰할 수 없게 되고, 따라서 이들을 구성하는 각 도전 패턴으로 인해 외부 이미지의 왜곡 및 투과도의 저하를 줄일 수 있게 된다.
한편, 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제1화소 전극(221)도 투명 전극으로 구비될 수 있다. 이 경우, 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등으로 구비된다. 이렇게 제1화소 전극(221)이 투명할 경우 사용자가 대향 전극(222)의 상부 외측에서 제1화소 전극(221) 하부의 제1박막 트랜지스터(TR1), 커패시터(Cst) 및 제2박막 트랜지스터(TR2)의 각 패턴과 스캔 라인(S), 데이터 라인(D) 및 구동 전원 라인(V)의 일부를 볼 수 있게 된다. 그러나 이 때에도 투과 영역을 통해 제2화소 영역(PA2)의 액정 디스플레이 유닛(3)의 발광이 이뤄질 수 있으므로, 액정 디스플레이 유닛(3)의 발광이 이뤄지는 동안에는 제1화소 전극(221) 하부의 패턴으로 인한 영향을 안 받게 될 수 있다.
한편, 상기 제1기판(1)의 제2면(12)에는 액정 발광부(31)가 형성되는 데, 도 8에서 볼 수 있듯이, 상기 제1기판(1)과 대향되게 제2기판(311)이 구비되고, 이 제2기판(311)은 실런트(미도시)에 의해 상기 제1기판(1)과 서로 소정 간격 이격되게 배치될 수 있다.
상기 제2기판(311)의 제1기판(1)을 향한 면에는 제3박막 트랜지스터(TR3)가 형성된다.
먼저, 상기 제2기판(311) 상에는 제3반도체 활성층(312)이 형성되는 데, 상기 제3반도체 활성층(312)은 비정질 또는 다결정 실리콘으로 형성될 수 있다.
상기 제3반도체 활성층(312)을 덮도록 게이트 절연막(313)이 형성되고, 게이트 절연막(313) 상에 제3게이트 전극(314)이 형성된다.
제3게이트 전극(314)을 덮도록 게이트 절연막(313) 상에 층간 절연막(315)이 형성되고, 이 층간 절연막(315) 상에 제3소스 전극(316)과 제3드레인 전극(317) 이 형성되어 각각 제3반도체 활성층(312)과 콘택 홀을 통해 콘택된다.
상기 제3드레인 전극(317)은 제2화소 영역(PA2)까지 연장되어 제2화소 전극(321)을 형성할 수 있다. 상기 제2화소 전극(321)은 별도의 투명 전도체로 형성되어 제3드레인 전극(317)에 콘택될 수 있다.
상기 제2화소 전극(321)을 덮도록 제1배향막(318)이 형성된다.
한편, 제1기판(1)의 제2면(12)에는 칼라 필터(320)와 블랙 매트릭스(325)가 형성되고, 이 칼라 필터(320)와 블랙 매트릭스(325)를 덮도록 절연막(324)이 형성되고 절연막(324) 상에 공통전극(322)이 형성된다. 공통전극(322)은 상기 절연 막(324) 없이 칼라 필터(320)와 블랙 매트릭스(325)를 덮도록 형성될 수도 있다. 그리고 공통전극(322)을 덮도록 제2배향막(319)이 형성된다.
제1배향막(318)과 제2배향막(319)의 사이에는 액정(323)이 주입되어 있을 수 있다.
이러한 액정 발광부(31)에서 상기 제2화소 전극(321)과 공통 전극(322)은 ITO, IZO, ZnO와 같은 투명한 금속 산화물로 형성될 수 있어 백라이트 유닛(32)의 빛을 투과할 수 있다.
그리고, 상기 제2화소 전극(321)은 제2화소 영역(PA2)에 대응되는 위치에 형성된다. 상기 제2화소 영역(PA2)은 도 6에서 볼 수 있듯이 모든 투과 영역(TA)에 형성되는 것이 아니라, 투과 영역(TA) 중 일부에 형성된다. 이들 제2화소 영역(PA2)은 제1화소 영역(PA1)과 중첩되지 않으며, 제2화소 영역(PA2)은 제1화소 영역(PA1)은 서로 번갈아 배치되도록 하는 것이 바람직하다. 즉, 제1화소 영역(PA1)의 R, G, B 각 화소 사이를 제2화소 영역(PA2)의 R, G, B 각 화소가 배치되도록 하는 것이 바람직하다.
이에 따라 제1화소 영역(PA1)을 통해 유기 발광부(21)의 발광이 이뤄지도록 하던가, 제2화소 영역(PA2)을 통해 액정 발광부(31)의 발광이 이뤄지도록 할 수 있다. 제1화소 영역(PA1)과 제2화소 영역(PA2)의 발광은 동일한 이미지를 제1화소 영역(PA1)과 제2화소 영역(PA2)에서 모드에 따라 선택적으로 구현토록 할 수도 있다. 따라서, 유기 발광부(21)의 지속적인 발광을 줄일 수 있고, 이에 따라, 평판 표시장치 전체의 수명이 향상될 수 있다.
예컨대, 응답속도가 작아도 무방한 화상의 경우에는 제2화소 영역(PA2)을 통해 화상을 구현하고, 응답속도가 커야 되는 화상의 경우에는 제1화소 영역(PA1)을 통해 화상을 구현하도록 제어함으로써, 유기 발광부(21)의 열화를 최대한 지연시킬 수 있다.
제1화소 영역(PA1)과 제2화소 영역(PA2)의 발광은 동시에 다른 화상을 구현하도록 제어될 수도 있다. 이에 따라 사용자는 다양한 입체적 영상을 얻을 수도 있다.
한편, 본 발명에 있어, 투과 영역(TA)의 광투과율을 더욱 높여 이를 통한 제2화소 영역(PA2)의 화상이 사용자에게 더욱 잘 인식될 수 있도록 상기 패시베이션막(218), 게이트 절연막(213), 층간 절연막(215) 및 화소 정의막(219)은 투명한 절연막으로 형성하는 것이 바람직하다. 이 때, 상기 제1기판(1)은 상기 절연막들이 갖는 전체적인 투과율보다 크거나 같은 투과율을 갖는다.
상기 패시베이션막(218)은 특허청구범위의 제1절연막에 대응된다. 그리고, 전술한 게이트 절연막(213), 층간 절연막(215) 및 화소 정의막(219)은 특허청구범위의 제2절연막이 된다.
도 9는 본 발명의 다른 일 실시예를 도시한 것으로, 투과 영역(TA)의 절연막들에 일정한 형상의 개구(229)를 형성한 것이다.
도 9에서 볼 때, 화소 회로부(PC)를 덮는 패시베이션막(218)에 제1개구(224)를 형성하고, 패시베이션막(218) 상의 화소 정의막(219)에 제2개구(225)를 형성한다. 그리고, 층간절연막(215)에는 제3개구(226)를, 게이트 절연막(213)에는 제4개 구(227)를 각각 형성한다. 상기 제1개구(224) 내지 제4개구(227)는 서로 연결되도록 해 개구(229)를 형성하는 것이 바람직하다.
이러한 개구(229)는 각 절연막의 형성 시 마스크를 이용하여 형성함으로써 절연막이 형성되지 않도록 하여 형성할 수도 있고, 습식 에칭 공정이나 기타 다른 패터닝 방법에 의해 제거하여 형성할 수 있다.
상기 개구(229)는 스캔 라인(S), 데이터 라인(D) 및 구동 전원 라인(V)에 저촉되지 않는 범위 내에서 가능한 한 넓게 형성되는 것이 바람직하다.
도 9에서 버퍼막(211)에는 개구를 연장하지 않았는 데, 이는 기판(1) 외측으로부터 침투되는 불순물을 차단하기 위한 것으로, 도 10에서 볼 수 있듯이, 경우에 따라서는 버퍼막(211)에 제5개구(228)를 형성해 제4개구(227)와 연결되도록 할 수 있다.
상기 개구(229)는 반드시 도 9 및 도 10에 도시된 예로 한정되는 것은 아니며, 투과 영역(TA)의 절연막들, 즉, 화소 정의막(219), 패시베이션막(218), 층간절연막(215), 게이트 절연막(213) 및 버퍼막(211) 중 적어도 하나에 형성된 개구로 구성될 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 평판 표시장치를 도시한 단면도,
도 2는 도 1의 일 실시예를 보다 상세히 도시한 단면도,
도 3은 도 1의 다른 일 실시예를 보다 상세히 도시한 단면도,
도 4는 도 2 또는 도 3의 유기 발광부의 일 예를 개략적으로 도시한 개략도,
도 5는 도 4의 화소 회로부의 일 예를 포함한 유기 발광부를 도시한 개략도,
도 6은 도 5의 유기 발광부의 일 예를 보다 구체적으로 도시한 평면도,
도 7은 도 5의 유기 발광부의 일 예를 보다 구체적으로 도시한 평면도,
도 8은 본 발명의 평판 표시장치의 일 예를 보다 구체적으로 도시한 단면도,
도 9는 본 발명의 평판 표시장치의 다른 일 예를 보다 구체적으로 도시한 단면도,
도 10은 본 발명의 평판 표시장치의 또 다른 일 예를 보다 구체적으로 도시한 단면도.

Claims (20)

  1. 투과 영역과 상기 투과 영역을 사이에 두고 서로 이격된 복수의 제1화소 영역들이 구획된 기판;
    상기 기판의 제1면 상에 형성되고 상기 각 제1화소 영역 내에 위치하는 복수의 박막 트랜지스터;
    상기 복수의 박막 트랜지스터를 덮고, 상기 투과 영역 및 화소 영역들 모두에 형성되는 패시베이션막;
    상기 패시베이션막 상에 상기 각 박막 트랜지스터와 전기적으로 연결되도록 형성되고, 상기 각 화소 영역 내에 위치하며, 상기 각 박막 트랜지스터를 가릴 수 있도록 상기 박막 트랜지스터와 중첩되도록 배치된 복수의 제1화소 전극;
    상기 복수의 제1화소 전극과 대향되고 광투과가 가능하도록 형성되며, 상기 투과 영역 및 제1화소 영역들에 걸쳐 위치하는 대향 전극;
    상기 제1화소 전극과 대향 전극의 사이에 개재되어 발광하는 유기 발광층;
    상기 기판의 제2면 상에 형성되고 상기 투과 영역 중 적어도 일부에 대응되는 위치에 복수의 제2화소 전극을 구비한 액정 디스플레이 유닛;
    상기 대향 전극 상부에 상기 유기 발광층을 외기로부터 밀봉하도록 구비된 밀봉부; 및
    상기 밀봉부 상에 형성된 편광판;을 포함하는 평판 표시장치.
  2. 제1항에 있어서,
    상기 제1화소 전극과 상기 제2화소 전극은 서로 중첩되지 않는 것을 특징으로 하는 평판 표시장치.
  3. 제1항에 있어서,
    상기 편광판은 상기 액정 디스플레이 유닛의 편광축에 맞도록 구비된 것을 특징으로 하는 평판 표시장치.
  4. 제1항에 있어서,
    상기 제1화소 전극은 상기 제1화소 영역과 동일한 영역에 형성된 것을 특징으로 하는 평판 표시장치.
  5. 제1항에 있어서,
    상기 각 박막 트랜지스터와 전기적으로 연결된 복수의 도전 라인들을 더 포함하고, 상기 도전 라인들은 모두 상기 각 화소 전극과 중첩되도록 배열된 것을 특징으로 하는 평판 표시장치.
  6. 제1항에 있어서,
    상기 투과 영역의 면적은 상기 제1화소 영역과 상기 투과 영역의 면적의 합에 대해 20% 내지 90%의 범위 내인 것을 특징으로 하는 평판 표시장치.
  7. 제1항에 있어서,
    상기 패시베이션막은 투명한 물질로 구비된 것을 특징으로 하는 평판 표시장치.
  8. 제7항에 있어서,
    상기 기판이 갖는 투과율은 상기 패시베이션막의 투과율보다 크거나 같은 것을 특징으로 하는 평판 표시장치.
  9. 제1항에 있어서,
    상기 투과 영역에 대응되는 위치에 복수의 절연막들이 구비되고, 상기 절연막들 중 적어도 하나는 상기 투과 영역 중 적어도 일부에 대응되는 위치에 개구를 구비한 것을 특징으로 하는 평판 표시장치.
  10. 제1항에 있어서,
    상기 제1전극 및 제2전극 중 적어도 하나는 투명 전극인 것을 특징으로 하는 평판 표시장치.
  11. 투과 영역과 상기 투과 영역을 사이에 두고 서로 이격된 복수의 제1화소 영역들이 구획된 기판;
    상기 기판의 제1면 상에 형성되고 박막 트랜지스터를 포함하며, 상기 제1화소 영역 내에 위치하는 제1화소 회로부;
    상기 제1화소 회로부를 덮는 제1절연막;
    상기 제1절연막 상에 상기 제1화소 회로부와 전기적으로 연결되도록 형성되고 상기 제1화소 회로부를 가릴 수 있도록 상기 제1화소 회로부와 중첩되도록 배치된 제1화소 전극;
    상기 제1화소 전극과 대향된 대향 전극;
    상기 제1화소 전극과 대향 전극의 사이에 개재되어 발광하는 유기 발광층;
    상기 기판의 제2면 상에 형성되고 상기 투과 영역 중 적어도 일부에 대응되는 위치에 복수의 제2화소 전극을 구비한 액정 디스플레이 유닛;
    상기 대향 전극 상부에 상기 유기 발광층을 외기로부터 밀봉하도록 구비된 밀봉부; 및
    상기 밀봉부 상에 형성된 편광판;을 포함하는 평판 표시장치.
  12. 제11항에 있어서,
    상기 제1화소 전극과 상기 제2화소 전극은 서로 중첩되지 않는 것을 특징으로 하는 평판 표시장치.
  13. 제11항에 있어서,
    상기 편광판은 상기 액정 디스플레이 유닛의 편광축에 맞도록 구비된 것을 특징으로 하는 평판 표시장치.
  14. 제11항에 있어서,
    상기 제1화소 전극은 상기 제1화소 영역과 동일한 영역에 형성된 것을 특징으로 하는 평판 표시장치.
  15. 제11항에 있어서,
    상기 제1화소 회로부와 전기적으로 연결된 복수의 도전 라인들을 더 포함하고, 상기 도전 라인들은 모두 상기 제1화소 영역을 지나도록 배열된 것을 특징으로 하는 평판 표시장치.
  16. 제11항에 있어서,
    상기 투과 영역의 면적은 상기 제1화소 영역과 상기 투과 영역의 면적의 합에 대해 20% 내지 90%의 범위 내인 것을 특징으로 하는 평판 표시장치.
  17. 제11항에 있어서,
    상기 투과 영역 및 제1화소 영역에는 상기 제1절연막 및 복수의 제2절연막들이 배치되고, 상기 제1절연막 및 제2절연막들은 투명한 물질로 구비된 것을 특징으로 하는 평판 표시장치.
  18. 제17항에 있어서,
    상기 기판이 갖는 투과율은 상기 제1절연막 및 제2절연막들의 투과율보다 크거나 같은 것을 특징으로 하는 평판 표시장치.
  19. 제11항에 있어서,
    상기 투과 영역 및 제1화소 영역에는 상기 제1절연막 및 복수의 제2절연막들이 배치되고, 상기 제1절연막 및 제2절연막들 중 적어도 하나는 상기 투과 영역에 대응되도록 개구를 구비한 것을 특징으로 하는 평판 표시장치.
  20. 제11항에 있어서,
    상기 제1전극 및 제2전극 중 적어도 하나는 투명 전극인 것을 특징으로 하는 평판 표시장치.
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