KR20110060753A

KR20110060753A - Control circuit of memory device

Info

Publication number: KR20110060753A
Application number: KR1020090117440A
Authority: KR
Inventors: 노영규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-11-30
Filing date: 2009-11-30
Publication date: 2011-06-08

Abstract

본 발명은 전력소비를 감소시킬 수 있는 메모리장치의 제어회로에 관한 것이다. 본 발명에 따른 메모리장치의 제어회로는, 입력신호를 일정시간만큼 지연시키는 다수개의 지연소자들; 상기 다수개의 지연소자들 중에서 입력된 지연신호에 해당하는 지연소자를 인에이블시키기 위한 인에이블제어수단; 상기 인에이블제어수단의 제어하에 동작된 지연소자의 출력신호를 통과시키는 스위칭수단을 포함하는 것을 특징으로 한다. 본 발명은 신호 출력이 이루어지는 해당 플립플롭만이 동작되도록 제어하므로서 불필요한 플립플롭의 동작에 따른 전력 소비를 방지한다. The present invention relates to a control circuit of a memory device that can reduce power consumption. A control circuit of a memory device according to the present invention includes: a plurality of delay elements for delaying an input signal by a predetermined time; Enable control means for enabling a delay element corresponding to an input delay signal among the plurality of delay elements; And switching means for passing an output signal of a delay element operated under the control of said enable control means. The present invention prevents unnecessary power consumption due to unnecessary flip-flop operation by controlling only the corresponding flip-flop to which the signal output is performed.

Description

CONTROL CIRCUIT FOR MEMORY DEVICE}

본 발명은 메모리장치의 제어회로에 관한 것으로, 더욱 상세하게는 카스 라이트 레이턴시(CAS WRITE LATENCY ; CWL) 제어회로에 관한 것이다.The present invention relates to a control circuit of a memory device, and more particularly, to a CAS WRITE LATENCY (CWL) control circuit.

반도체장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다. The semiconductor device is used in various fields, but one of them is used to store various kinds of data. Since such semiconductor memory devices are used in various portable devices, including desktop computers and notebook computers, large capacity, high speed, small size, and low power are required.

최근 메모리장치는 로우 파워(LOW POWER) 설계를 기본으로 하여 제품이 생산되고 있다. 이러한 저전력화에서 가장 요구되는 점은 불필요한 전력의 사용을 차단하는 것이다.Recently, memory devices have been produced based on a low power design. The most demanding in such a low power is to block the use of unnecessary power.

카스 라이트 레이턴시(CAS WRITE LATENCY ; CWL) 제어회로는, 외부의 라이트 명령에서 데이터를 받기까지의 시간을 지연시키기 위한 역할을 수행한다. 따라서 외부 명령을 제공하는 모드 레지스터 세트(MRS)에서 지원하는 최대 CWL 갯수까지 클럭신호에 동기되는 플립플롭을 사용하여 외부 라이트를 지연동작시키고 있다.The CAS WRITE LATENCY (CWL) control circuit serves to delay the time from receiving an external write command to receiving data. Therefore, the external write is delayed by using a flip-flop synchronized with the clock signal up to the maximum number of CWLs supported by the mode register set (MRS) providing the external command.

도 1은 종래 메모리장치의 제어회로, 카스 라이트 레이턴시 제어회로의 구성도를 나타내고 있다.Fig. 1 shows the configuration of the control circuit and the caslight latency control circuit of the conventional memory device.

즉, 종래 회로는 모드 레지스터 세트(MRS)에서 카스 라이트 레이턴시 신호(CWL)에 대한 레이턴시 딜레이값을 입력받는다. 이때 정해진 MRS 값은 라이트신호가 외부에서 들어오는 시간부터 CWL의 지연시간 값까지 데이터의 입력을 지연시키는 역할을 수행한다.That is, the conventional circuit receives a latency delay value for the cas light latency signal CWL from the mode register set MRS. At this time, the determined MRS value delays the input of data from the time when the write signal is input from the outside to the delay time value of the CWL.

그러나 종래 카스 라이트 레이턴시 제어회로는, 클럭신호에 의해 동기되어 동작하는 플립플롭(10~16)을 모두 동작시킨다. 이후 모드 레지스터 세트에서 제공되어지는 CML의 값에 따라서 트랜스미션게이트(패스게이트;20~26) 중의 어느 하나의 패스게이트가 턴-온 되면서 해당 플립플롭의 신호가 출력되어 사용된다.However, the conventional CAS write latency control circuit operates all of the flip-flops 10 to 16 that operate in synchronization with the clock signal. After that, any one of the transmission gates (passgates 20 to 26) is turned on according to the value of the CML provided from the mode register set, and the corresponding flip-flop signal is output and used.

즉, 종래 메모리장치의 제어회로는, 회로 구성 상에 최대 8개의 플립플롭이 구성되어 있는 경우, 모든 플립플롭이 동작되도록 구성되어 있다. 그리고 모든 플립플롭이 동작된 이후, CWL 값에 따라서 해당 플립플롭의 신호만이 출력되도록 구성된다.That is, the control circuit of the conventional memory device is configured such that all flip-flops are operated when up to eight flip-flops are configured on the circuit configuration. After all the flip-flops are operated, only the signals of the corresponding flip-flops are output according to the CWL value.

이와 같이 종래 메모리장치의 제어회로는, CWL 회로에 구성된 모든 플립플롭이 항상 동작되도록 제어되어, 신호 출력을 위한 해당 플립플롭 외 나머지 플립플롭의 동작에 따른 전류 소비를 유발하는 문제점이 있다. 또한 종래 메모리장치의 제어회로는, 각각의 플립플롭에서 출력된 라이트 지연시간을 CWL 값에 따라서 출력 되는 구성으로서, 많은 패스게이트들의 사용으로 인한 캐패시턴스양 증가로 신호 왜곡이 발생할 우려가 있다.As described above, the control circuit of the conventional memory device has a problem that all the flip-flops configured in the CWL circuit are controlled to operate at all times, causing current consumption according to the operation of the other flip-flops other than the corresponding flip-flop for signal output. In addition, the control circuit of the conventional memory device is configured to output the write delay time output from each flip-flop according to the CWL value, which may cause signal distortion due to an increase in capacitance due to the use of many passgates.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 전력소비를 감소시킬 수 있는 메모리장치의 제어회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a control circuit of a memory device capable of reducing power consumption.

상기 목적을 달성하기 위한 본 발명에 따른 메모리장치의 제어회로는, 입력신호를 일정시간만큼 지연시키는 다수개의 지연소자들; 상기 다수개의 지연소자들 중에서 입력된 지연신호에 해당하는 지연소자를 인에이블시키기 위한 인에이블제어수단; 상기 인에이블제어수단의 제어하에 동작된 지연소자의 출력신호를 통과시키는 스위칭수단을 포함하는 것을 특징으로 한다.The control circuit of the memory device according to the present invention for achieving the above object comprises a plurality of delay elements for delaying the input signal by a predetermined time; Enable control means for enabling a delay element corresponding to an input delay signal among the plurality of delay elements; And switching means for passing an output signal of a delay element operated under the control of said enable control means.

본 발명은 CWL 회로 구성 중에서, 신호 출력이 이루어지는 해당 플립플롭만이 동작되도록 제어하므로서 불필요한 플립플롭의 동작에 따른 전력 소비를 방지한다. 또한 본 발명의 메모리장치의 제어회로는, 동작 중인 플립플롭에 연결된 패스게이트만의 동작이 이루어지도록 제어하여 불필요한 패스게이트의 동작에 따른 캐패시턴스양 증가 및 신호 왜곡을 미연에 방지하는 효과를 얻는다.The present invention prevents unnecessary power consumption due to unnecessary flip-flop operation by controlling only the corresponding flip-flop to which a signal output is made in the CWL circuit configuration. In addition, the control circuit of the memory device of the present invention controls the operation of only the passgate connected to the flip-flop in operation to obtain an effect of preventing an increase in capacitance amount and signal distortion due to unnecessary passgate operation.

이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 2는 본 발명의 일 실시예에 따른 메모리장치의 제어회로도를 도시하고 있다.2 shows a control circuit diagram of a memory device according to an embodiment of the present invention.

도시하고 있는 바와 같이 본 발명은, 외부에서 입력된 CWL 값에 대하여 MRS(도시하지 않음)에서 해당하는 레이턴시 딜레이값을 출력하고, 이를 입력해서 반전시키는 인버터부(63~66)를 포함한다. 상기 MRS 값은 라이트신호가 외부에서 들어오는 시간부터 CWL의 지연시간값까지 데이터의 입력을 지연시키는 역할을 한다. 상기 인버터부(63~66)는, 제공되는 CWL 값을 입력해서 인에이블신호가 전달되는 플립플롭만을 동작시키기 위한 구성이다. 상기 인버터부(63~66)의 출력은 다음 단의 플립플롭으로 전달된다.As shown, the present invention includes inverters 63 to 66 that output a corresponding latency delay value from an MRS (not shown) with respect to an externally input CWL value, and invert it by inputting it. The MRS value delays the input of data from the time when the write signal is input from the outside to the delay time value of the CWL. The inverters 63 to 66 are configured to operate only a flip-flop to which an enable signal is transmitted by inputting a provided CWL value. The outputs of the inverters 63 to 66 are transferred to the flip-flop of the next stage.

상기 플립플롭(40~44)은, 입력신호를 일정시간만큼 지연시키기 위한 구성으로, 상기 일정시간의 지연은 상기 MRS에서 출력되는 CWL 신호만큼 이루어진다. 따라서 상기 플립플롭(40~44)은 입력신호와 클럭신호를 입력하고, 상기 입력된 입력신호를 CWL 개수만큼 지연시키기 위한 개수로 구성된다.The flip-flops 40 to 44 are configured to delay the input signal by a predetermined time, and the predetermined time delay is made by the CWL signal output from the MRS. Accordingly, the flip-flops 40 to 44 are configured to input an input signal and a clock signal and delay the input input signal by the number of CWLs.

상기 플립플롭(40~44)의 다음 단에는 상기 플립플롭의 신호를 출력하기 위한 트랜스미션게이트(또는 패스게이트;50~52)가 구성된다. 상기 패스게이트는, CWL 신호에 의해서 턴-온 또는 턴-오프 되고, 턴-온 동작시에 상기 플립플롭의 신호를 전달한다. 상기 패스게이트(50~52)의 제어 동작을 위해서 상기 CWL 신호, 그리고 상기 CWL 신호를 반전시키는 인버터부(60~62)가 구성된다.A transmission gate (or pass gate) 50 to 52 for outputting the signal of the flip flop is configured at the next stage of the flip-flops 40 to 44. The passgate is turned on or off by the CWL signal and transmits the flip-flop signal during the turn-on operation. Inverters 60 to 62 are configured to invert the CWL signal and the CWL signal for the control operation of the passgates 50 to 52.

그리고 상기 패스게이트(50~52)의 다음 단에는 출력신호의 시간 조절을 위한 플립플롭(45~46) 등이 구성되어진다.In the next stage of the pass gates 50 to 52, flip-flops 45 to 46 for controlling the time of the output signal are configured.

도 3은 본 발명에 도시되고 있는 플립플롭(41~44)의 상세 구성을 도시하고 있다.3 shows a detailed configuration of the flip-flops 41 to 44 shown in the present invention.

도시되고 있는 바와 같이, 본 발명의 플립플롭(41~44)은, 리셋신호(RESET)에 의해서 래치부(74,75)의 출력을 초기화시키도록 구성된다. 상기 플립플롭은, 입력신호(IN)를 입력하고, 제어신호에 의해서 턴-온 또는 턴-오프 되어, 상기 입력된 신호를 상기 래치부로 전달하는 패스게이트(80)를 포함한다. 그리고 상기 래치부를 통과한 신호는 또 하나의 패스게이트(81)를 통해서 래치부(76,77)로 전달되어 출력된다. 상기 플립플롭은, 클럭신호에 의해서 동기되고, CWL 신호에 의해서 상기 패스게이트(80,81)의 동작이 조절되도록 구성된다.As shown, the flip-flops 41 to 44 of the present invention are configured to initialize the output of the latch portions 74 and 75 by the reset signal RESET. The flip-flop includes a pass gate 80 that inputs an input signal IN and is turned on or off by a control signal to transfer the input signal to the latch unit. The signal passing through the latch unit is transferred to the latch units 76 and 77 through another pass gate 81 and output. The flip-flop is configured to be synchronized with a clock signal and to control the operation of the pass gates 80 and 81 by the CWL signal.

상기 구성에 따른 본 발명의 메모리장치의 제어회로는 다음과 같이 동작된다.The control circuit of the memory device of the present invention according to the above arrangement is operated as follows.

먼저 외부로부터 CWL값이 입력되면, MRS는 입력된 CWL값에 해당하는 레이턴시 딜레이값을 출력한다. 이때 MRS에서 출력된 CWL 신호는, 선택된 CWL 신호만이 하이상태를 유지하고 나머지 CWL 신호들은 로우상태를 갖는다. 이때의 출력신호가 인버터부(63~66)를 경유해서 플립플롭(41~44)에 제공된다.First, when a CWL value is input from the outside, the MRS outputs a latency delay value corresponding to the input CWL value. At this time, in the CWL signal output from the MRS, only the selected CWL signal is kept high and the remaining CWL signals are low. The output signal at this time is provided to the flip-flops 41-44 via the inverter parts 63-66.

상기 플립플롭(41~44) 중에서, 하이신호 상태의 CWL 신호를 입력한 플립플롭은 패스게이트(81)가 턴-오프 상태로 제어되면서 클럭신호(CLK)의 출력을 차단하여 로우레벨의 신호를 출력한다. 즉, 상기 하이신호 상태의 CWL 신호를 입력한 플립플롭의 다음단부터는 동작이 차단되는 제어가 이루어진다. 그리고 상기 하이신호 상태의 CWL 신호를 입력한 플립플롭의 이전단까지는 지연동작이 이루어져서 CWL 제어에 의해 패스게이트를 통과한 EWL 신호를 출력한다.Among the flip-flops 41 to 44, the flip-flop that inputs the CWL signal having the high signal state cuts off the output of the clock signal CLK while the pass gate 81 is controlled to be turned off to provide a low level signal. Output That is, the control is performed to stop the operation from the next stage of the flip-flop which inputs the CWL signal in the high signal state. A delay operation is performed to the previous stage of the flip-flop which inputs the CWL signal in the high signal state, and outputs the EWL signal passing through the passgate by CWL control.

따라서 본 발명은 각각의 플립플롭에 입력되는 CWL 신호는 필요한 지연시간보다 한개 더 밀려있는 형태로서 해당 CWL 신호가 입력되면, 이에 연결된 플립플롭부터 동작이 중단되도록 구성되어진다. 일 예로 CWL 값이 CWL<6> 인경우, CWL<7> 신호가 입력되는 플립플롭의 출력을 로우상태로 만들어서 그 플립플롭부터의 동작을 차단하고, CWL<6> 신호가 입력되는 플립플롭까지는 하이신호를 출력하도록 하여 원하는 신호를 발생시킨다.Therefore, the present invention is configured such that the CWL signal input to each flip-flop is one more than the required delay time, and when the corresponding CWL signal is input, the operation is stopped from the flip-flop connected thereto. For example, if the CWL value is CWL <6>, the output of the flip-flop to which the CWL <7> signal is input is made low to block operation from the flip-flop, and to the flip-flop to which the CWL <6> signal is input. Output the high signal to generate the desired signal.

그리고 본 발명은 최종 출력이 이루어지는 패스게이트(50~52)의 다음 단에 두개의 플립플롭을 더 연결해서, 보다 정형화된 신호를 얻을 수 있도록 제어하므로서 많은 패스게이트의 연결에 의한 신호왜곡을 감소시킨다.In addition, the present invention reduces the signal distortion due to the connection of many passgates by connecting two flip-flops further to the next stage of the passgates 50 to 52 where the final output is made, thereby controlling to obtain a more formalized signal. .

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, CWL 제어회로에서 필요한 지연시간을 얻을 수 있도록 연결된 플립플롭만 동작을 하도록 제어하여, 불필요한 소자들의 동작은 방지하도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.The above-described preferred embodiment of the present invention is disclosed for the purpose of illustration, and controls to operate only the flip-flop connected to obtain the required delay time in the CWL control circuit, thereby controlling the operation of unnecessary elements. Can be applied to Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 종래 메모리장치의 제어회로의 구성도,1 is a block diagram of a control circuit of a conventional memory device;

도 2는 본 발명의 일 실시예에 따른 메모리장치의 제어회로의 구성도,2 is a block diagram of a control circuit of a memory device according to an embodiment of the present invention;

도 3은 본 발명의 플립플롭의 상세 구성도.3 is a detailed block diagram of a flip-flop of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

40~46 : 플립플롭 60~66,72~77 : 인버터40 ~ 46: Flip-flop 60 ~ 66,72 ~ 77: Inverter

50~52,80,81 : 패스게이트 70 : PMOS 트랜지스터 50 to 52,80,81 Passgate 70 PMOS transistor

Claims

A plurality of delay elements for delaying the input signal by a predetermined time;

Enable control means for enabling a delay element corresponding to an input delay signal among the plurality of delay elements;

And switching means for passing an output signal of a delay element operated under the control of said enable control means.

The method of claim 1,

And said enable control means comprises an inverter for inputting, inverting and outputting a mode register set signal for a delay value.

The method of claim 1,

And the delay elements use a flip-flop.

The method of claim 1,

And said switching means is turned on / off by a mode register set signal for a delay value.

The method of claim 1,

And a flip-flop for inputting an output signal of the switching means and outputting the signal distortion by reducing the signal distortion.

The method of claim 5,

The flip flop is a control circuit of the memory device, characterized in that configured by connecting two flip-flops.