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KR20110035517A - 액정표시장치 - Google Patents

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KR20110035517A
KR20110035517A KR1020090093274A KR20090093274A KR20110035517A KR 20110035517 A KR20110035517 A KR 20110035517A KR 1020090093274 A KR1020090093274 A KR 1020090093274A KR 20090093274 A KR20090093274 A KR 20090093274A KR 20110035517 A KR20110035517 A KR 20110035517A
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gate
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liquid crystal
pull
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김하중
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엘지디스플레이 주식회사
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Abstract

본 발명은 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지하도록 한 액정표시장치에 관한 것이다.
이 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역에 화소들이 매트릭스 형태로 배치된 액정표시패널; 및 상기 게이트라인들에 각각 접속되는 다수의 스테이지들을 포함하여 게이트신호를 순차적으로 발생하는 게이트 쉬프트 레지스터를 구비하고; 상기 스테이지들 각각은, 제1 및 제2 클럭신호 중 어느 하나의 입력단과 게이트신호의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT와, 저전위 전압의 입력단과 상기 게이트신호의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT와, 상기 Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로를 포함하고; 구동 전원이 인가된 직후의 초기 프레임에서 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안, 상기 제1 및 제2 클럭신호에 의한 상기 노드 제어회로의 동작을 통해, 상기 Q 노드의 전위는 상기 풀업 TFT를 턴 오프 시킬 수 있는 레벨로 초기화되고, 상기 QB 노드의 전위는 상기 풀다운 TFT를 턴 온 시킬 수 있는 레벨로 초기화된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지하도록 한 액정표시장치에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널의 화소 어레이에는 도 1과 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라 한다)가 형성된다. 또한, 액정표시패널에는 액정셀(Clc)의 전압을 유지하기 위한 스토리지 커패시터(Cst)가 형성된다. 액정셀(Clc)은 화소전극, 공통전극 및 액정층을 포함한다. 화소전극에 인가되는 데이터전압과, 공통전극에 인가되는 공통전압(Vcom)에 의해 액정셀(Clc)들의 액정층에는 전계가 걸린다. 이 전계에 의해 액정층을 투과 하는 광량이 조절됨으로써 화상이 구현된다.
구동회로는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 구동회로와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 구동회로를 포함한다. 데이터 구동회로는 데이터라인들을 구동시켜 액정셀(Clc)들에 데이터전압을 공급한다. 게이트 구동회로는 게이트라인들을 순차적으로 구동시켜 데이터전압이 공급될 표시패널의 액정셀(Clc)들을 1 수평라인 분씩 선택한다.
게이트 구동회로는 게이트신호들을 순차적으로 발생하기 위해, 다수의 스테이지들로 구성된 게이트 쉬프트 레지스터를 포함한다. 스테이지는 도 2와 같이, Q 노드의 전위에 따라 스위칭되는 풀업(Pull-Up) TFT(Tpu)와, QB 노드의 전위에 따라 스위칭되는 풀다운(Pull-Down) TFT(Tpd)와, Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로(10)를 구비한다.
Q 노드 및 QB 노드는 서로 교번적으로 충전 및 방전된다. 즉, Q 노드가 충전될 때 QB 노드는 방전되고, Q 노드가 방전될 때 QB 노드는 충전된다. Q 노드가 충전되면 풀업 TFT(Tpu)가 턴 온 되고, 그 결과 클럭신호(CLK)가 제1 레벨의 게이트신호(Vout)로서 출력된다. QB 노드가 충전되면 풀다운 TFT(Tpd)가 턴 온 되고, 그 결과 저전위 전압(VSS)이 제2 레벨의 게이트신호(Vout)로서 출력된다. 여기서, 제1 레벨은 화소 어레이의 TFT를 턴 온 시킬 수 있는 전압 레벨을 지시하고, 제2 레벨은 화소 어레이의 TFT를 턴 오프 시킬 수 있는 전압 레벨을 지시한다.
스테이지들의 출력단들 각각은 게이트라인들에 일 대 일로 연결된다. 스테 이지들로부터 제1 레벨의 게이트신호는 한 프레임에 한 번씩 순차적으로 발생되어 해당 게이트라인에 공급된다. 이를 위해, 스테이지들 각각의 Q 노드는 방전 상태를 유지하다가 클럭신호(CLK)의 입력에 동기하여 한 프레임에 한 번 풀업 TFT(Tpu)를 턴 온 시킬 수 있는 레벨로 충전되어야 한다. 그리고, 클럭신호(CLK)가 게이트신호(Vout)로서 출력되고 나면, 각각의 Q 노드는 풀업 TFT(Tpu)를 턴 오프 시킬 수 있는 레벨로 방전되어야 한다.
그런데, 스테이지들 각각에서, Q 노드의 전위가 클럭신호(CLK)의 입력 전에 이미 풀업 TFT(Tpu)를 턴 온 시킬 수 있는 레벨 즉, 풀업 TFT(Tpu)의 문턱 전압보다 높은 레벨로 유지될 수 있다. 이는 기생 용량 등의 영향에 기인한 것으로, 장 시간 만에 액정표시장치를 구동시키는 경우 구동 초기에 쉽게 일어난다. 그 결과, 구동 전원이 인가된 직후의 초기 프레임 동안, 클럭신호(CLK)의 입력 전에 다수의 스테이지들의 풀업 TFT(Tpu)들이 멀티 턴 온 되어, 클럭신호(CLK) 입력시 특정 스테이지들로부터 동시에 제1 레벨의 게이트신호가 발생될 수 있다. 풀업 TFT(Tpu)들의 멀티 턴 온 현상은, 과소비 전류를 야기하여 액정표시장치 내의 모듈 전원부의 동작을 마비시킬 수 있다. 또한 다수의 게이트라인들을 동시에 구동시킴으로써 표시화상의 품위를 저하시킬 수 있다.
따라서, 본 발명의 목적은 구동 초기에 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있도록 한 액정표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역에 화소들이 매트릭스 형태로 배치된 액정표시패널; 및 상기 게이트라인들에 각각 접속되는 다수의 스테이지들을 포함하여 게이트신호를 순차적으로 발생하는 게이트 쉬프트 레지스터를 구비하고; 상기 스테이지들 각각은, 제1 및 제2 클럭신호 중 어느 하나의 입력단과 게이트신호의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT와, 저전위 전압의 입력단과 상기 게이트신호의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT와, 상기 Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로를 포함하고; 구동 전원이 인가된 직후의 초기 프레임에서 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안, 상기 제1 및 제2 클럭신호에 의한 상기 노드 제어회로의 동작을 통해, 상기 Q 노드의 전위는 상기 풀업 TFT를 턴 오프 시킬 수 있는 레벨로 초기화되고, 상기 QB 노드의 전위는 상기 풀다운 TFT를 턴 온 시킬 수 있는 레벨로 초기화된다.
상기 제1 및 제2 클럭신호는, 상기 초기화 기간 동안 동일한 전압 레벨로 동 기되고, 상기 초기화 기간 이후의 정상 동작기간에서 소정 기간만큼 위상차를 갖는다.
상기 노드 제어회로는, 상기 제1 및 제2 클럭신호와 상기 게이트 스타트 펄스에 따라 제1 노드의 전위를 제어하는 제1, 제8, 및 제9 스위치 TFT; 상기 제1 및 제2 클럭신호 중 나머지 하나와 상기 제1 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 QB 노드의 전위를 제어하는 제2, 제5, 제6 및 제7 스위치 TFT; 및 상기 QB 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 Q 노드의 전위를 제어하는 제3 및 제4 스위치 TFT를 구비한다.
상기 초기화 기간 동안, 상기 제2 및 제5 스위치 TFT는 턴 온 되어, 상기 제1 및 제2 클럭신호 중 나머지 하나의 입력단과 상기 QB 노드를 연결시키고; 상기 제3 스위치 TFT는 턴 온 되어, 상기 저전위 전압의 입력단과 상기 Q 노드를 연결시킨다.
상기 액정표시패널은 상기 화소들이 형성되는 표시영역과, 상기 표시영역 바깥의 비 표시영역을 구비하고; 상기 게이트 쉬프트 레지스터는 상기 비 표시영역에 형성된다.
본 발명에 따른 액정표시장치는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동시에 발생되는 두 개의 클럭신호들을 이용하여 게이트 쉬프트 레지스터의 모든 스테 이지들을 초기화함으로써, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 액정표시장치를 나타낸다.
도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13), 모듈 전원부(15), 액정표시패널(16), 및 백라이트 유닛(17)을 포함하는 액정모듈과, 시스템 보드(14)를 구비한다.
타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 액정표시패널(16)의 해상도에 맞게 정렬한 후 mini-LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 데이터가 60×i(i는 2 이상의 양의 정수) Hz의 프레임 주파수로 액정표시패널(16)의 화소 어레이에서 표시될 수 있도록 게이트 제어신 호(GDC)와 데이터 제어신호(SDC)의 주파수를 60×i Hz로 체배할 수 있다.
데이터 제어신호(SDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12)의 소스 드라이브 IC들 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동회로(12)로부터 출력되는 데이터전압의 극성을 N(N은 양의 정수) 수평기간의 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로의 출력 타이밍을 제어한다. 소스 드라이브 IC들 각각은 데이터라인들(D1~Dm)에 공급되는 데이터전압의 극성이 바뀔 때 소스 출력 인에이블신호(SOE)의 펄스에 응답하여 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 데이터라인들(D1~Dm)에 공급하고, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 데이터전압을 데이터라인들에 공급한다. 차지쉐어전압은 서로 상반된 극성의 데이터전압들이 공급되는 이웃한 데이터라인들의 평균전압일 수 있다.
게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)를 포함한다. 게이트 제어신호(GDC)는 게이트 출력 인에이블신호(Gate Output Enable, GOE)를 더 포함할 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호의 출력 타이밍을 제어한다. 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 제1 레벨과 제2 레벨 사이에서 스윙되어 게이트 신호의 출력 레벨을 제어한다. 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동기된다. 그리고, 상기 초기화 기간 이후의 정상 동작기간에서, 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)는 소정 기간만큼 위상차를 갖도록 발생된다. 즉, 정상 동작기간 동안, 제1 클럭신호(CLK1)가 기수 수평기간들에 대응하여 제1 레벨로 발생되고 우수 수평기간들에 대응하여 제2 레벨로 발생되는 데 반해, 제2 클럭신호(CLK2)는 기수 수평기간들에 대응하여 제2 레벨로 발생되고 우수 수평기간들에 대응하여 제1 레벨로 발생된다. 여기서, 제1 레벨은, 게이트 구동회로(13) 및 화소 어레이의 TFT들이 N-type인 경우 하이 레벨로 선택될 수 있으며, 상기 TFT들이 P-type인 경우 로우 레벨로 선택될 수 있다. 반대로, 제2 레벨은, 게이트 구동회로(13) 및 화소 어레이의 TFT들이 N-type인 경우 로우 레벨로 선택될 수 있으며, 상기 TFT들이 P-type인 경우 하이 레벨로 선택될 수 있다. 이하에서는, 설명의 편의상 상기 TFT들이 N-type인 경우로 한정하여 제1 레벨을 하이 레벨로, 제2 레벨을 로우 레벨로 설명한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(13)의 출력을 제어한다.
시스템 보드(14)는 방송 수신회로와 외부 비디오 소스 인터페이스 회로에 접속되어 그 소스 회로로부터 입력된 화상 데이터(DATA_RGB)를 LVDS(Low Voltage Differential Signaling) 인터페이스 또는 TMDS(Transition Minimized Differential Signaling) 인터페이스 송신회로를 통해 타이밍 콘트롤러(11)에 전송 한다. 그리고 시스템 보드(14)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 타이밍 콘트롤러(11)에 전송한다.
데이터 구동회로(12)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(11)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC들 각각은 병렬 데이터 전송 체계로 변환된 데이터를 모듈 전원부(15)로부터의 정극성/부극성 감마기준전압들(VGMAO1~VGMAO10)을 이용하여 아날로그 감마보상전압으로 변환하여 액정셀들에 충전될 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(11)의 제어 하에 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시키면서 그 데이터전압을 데이터라인들(D1~Dm)에 공급한다.
게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함한다. 게이트 드라이브 IC들 각각은 타이밍 콘트롤러(11)로부터의 게이트 제어신호(GDC)에 응답하여 동작하는 게이트 쉬프트 레지스터를 포함하여 게이트라인들에 게이트신호를 순차적으로 공급한다. 특히, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지하기 위해, 게이트 쉬프트 레지스터를 구성하는 스테이지들은 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)에 응답하여, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안 동시에 리셋 된다.
액정표시패널(16)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널(16)은 화상 데이터(DATA_RGB)를 표시하는 화소 어레이를 포함한다. 화소 어레이는 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극(1)을 포함한다. 화소 어레이는 R 액정셀, G 액정셀, 및 B 액정셀을 각각 포함하는 다수의 픽셀들을 구비한다. 액정셀(Clc)은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 백라이트 유닛(17)으로부터 입사되는 빛의 투과량을 조정하여 화상 데이터(DATA_RGB)에 대응되는 표시화상을 표시한다.
액정표시패널(16)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(16)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명에서 적용 가능한 액정표시패널(16)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정 표시장치에서는 백라이트 유닛(17)이 필요하다. 백라이트 유닛(17)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
모듈 전원부(15)는 시스템 보드(14)의 전원회로로부터 입력되는 전압(Vin)을 조정하여 액정표시패널(16)의 구동 전압들을 발생한다. 액정표시패널(16)의 구동 전압들은 8V 이하의 고전위 전원전압(Vdd), 약 3.3V의 로직 전원전압(Vcc), 15V 이상의 게이트 하이전압(VGH), -3V 이하의 게이트 로우전압(VGL), 7V~8V 사이의 공통전압(Vcom), 정극성/부극성 감마기준전압들(VGMA1∼VGMA10) 등을 발생한다.
도 4는 도 3의 게이트 구동회로(13)를 구성하는 게이트 쉬프트 레지스터를 보여준다. 도 5는 게이트 쉬프트 레지스터에 입력되는 제어신호들과, 게이트 쉬프트 레지스터로부터 출력되는 게이트 출력신호를 보여준다.
도 4 및 도 5를 참조하면, 게이트 쉬프트 레지스터는 종속적으로 접속된 n개의 스테이지들 (ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn)의 출력단들 각각은 게이트라인들(G1 내지 Gn)에 일 대 일로 연결된다. 게이트 쉬프트 레지스터는 GIP(Gate-drive In Panel) 방식으로 화소 어레이 내의 TFT들과 동일한 공정으로 액정표시패널(16) 상에 형성된다. 화소 어레이가 액정표시패널(16)의 표시영역에 형성되는 데 반해, 게이트 쉬프트 레지스터는 액정표시패널(16)의 비 표시영역에 형성된다.
쉬프터 레지스터에서, 스테이지들(ST1 내지 STn)은 구동 전원이 인가된 직후 의 초기 프레임에서, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안, 동일한 하이 레벨(H)로 입력되는 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동시에 리셋된다. 이 초기화 기간 동안, 하이 레벨(H)의 클럭신호들(CLK1,CLK2)은 게이트 출력신호가 하이 레벨로 출력되지 않도록, 각 스테이지의 Q 노드 전위를 로우 레벨(L)로, 각 스테이지의 QB 노드 전위를 하이 레벨(H)로 초기화한다.
초기화 기간 이후의 정상 동작기간 동안, 제1 스테이지(ST1)는 게이트 스타트펄스(GSP)에 응답하여 동작되고, 제2 내지 제n 스테이지(ST2 내지 STn)는 각각 전단 스테이지의 출력신호(Vg1 내지 Vgn-1)에 응답하여 동작된다. 이 정상 구동기간 동안, 스테이지들(ST1 내지 STn)은 위상차를 갖는 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 일정 기간씩 위상이 쉬프트되는 게이트 출력신호(Vg1 내지 Vgn)를 순차적으로 발생한다. 구체적으로, 기수번째 스테이지들(ST1,ST3,...,STn-1)은 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 기수번째 게이트 출력신호(Vg1,Vg3,...,Vgn-1)를 순차적으로 발생한다. 기수번째 게이트 출력신호(Vg1,Vg3,...,Vgn-1)는 제1 클럭신호(CLK1)에 동기된다. 우수번째 스테이지들(ST2,ST4,...,STn)은 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 우수번째 게이트 출력신호(Vg2,Vg4,...,Vgn)를 순차적으로 발생한다. 우수번째 게이트 출력신호(Vg2,Vg4,...,Vgn)는 제2 클럭신호(CLK2)에 동기된다.
도 6은 도 4에 도시된 스테이지들 중 제1 스테이지(ST1)의 회로 구성을 상세히 보여준다. 그리고, 도 7a 내지 도 7d는 구동 전원이 인가된 직후의 초기 프레임에서, 제1 스테이지(ST1) 내의 Q 노드 및 QB 노드의 전위 변화를 보여준다.
도 6을 참조하면, 제1 스테이지(ST1)는 Q 노드의 전위에 따라 스위칭되는 풀업 TFT(Tpu)와, QB 노드의 전위에 따라 스위칭되는 풀다운 TFT(Tpd)와, Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로(100)를 구비한다. 여기서, Q 노드는 제1 게이트 출력신호(Vg1)를 하이 레벨로 발생하기 위한 인에이블용 제어 노드이며, QB 노드는 제1 게이트 출력신호(Vg1)를 로우 레벨로 발생하기 위한 디스인에이블용 제어 노드를 지시한다.
풀업 TFT(Tpu)는 제1 클럭신호(CLK1)의 입력단과 제1 게이트신호(Vg1)의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭된다. 풀업 TFT(Tpu)의 게이트-소스 간에는 부스트 커패시터(Cb)가 접속된다. 풀다운 TFT(Tpd)는 저전위 전압(VSS)의 입력단과 제1 게이트신호(Vg1)의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭된다. Q 노드 및 QB 노드는 서로 교번적으로 충전 및 방전된다. 즉, Q 노드가 하이 레벨(H)로 충전될 때 QB 노드는 로우 레벨(L)로 방전되고, Q 노드가 로우 레벨(L)로 방전될 때 QB 노드는 하이 레벨(H)로 충전된다. Q 노드가 충전되면 풀업 TFT(Tpu)가 턴 온 되어, 제1 클럭신호(CLK1)가 하이 레벨(H)의 제1 게이트신호(Vg1)로서 출력된다. QB 노드가 충전되면 풀다운 TFT(Tpd)가 턴 온 되어, 저전위 전압(VSS)이 로우 레벨(L)의 제1 게이트신호(Vg1)로서 출력된다.
노드 제어회로(100)는 제1 내지 제9 스위치 TFT(T1 내지 T9)와, 제1 내지 제3 커패시터(C1 내지 C3)를 구비한다.
제1 스위치 TFT(T1)는 제1 클럭신호(CLK1)의 입력단과 제1 노드(N1) 사이에 접속되며, 제1 클럭신호(CLK1)에 응답하여 스위칭된다. 제8 스위치 TFT(T8)와 제9 스위치 TFT(T9)는 제1 노드(N1)와 저전위 전압(VSS)의 입력단 사이에 직렬 접속된다. 제8 스위치 TFT(T8)는 게이트 스타트 펄스(GSP)에 응답하여 스위칭되며, 제9 스위치 TFT(T9)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 이러한, 제1, 제8 및 제9 스위치 TFT(T1,T8,T9)는 제1 노드(N1)의 전위를 제어한다. 제1 노드(N1)의 전위는, 제1 노드(N1)와 저전위 전압(VSS)의 입력단 사이에 접속된 제1 커패시터(C1)에 의해 안정화된다.
제3 스위치 TFT(T3)는 Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭된다. 제4 스위치 TFT(T4)는 게이트 스타트 펄스(GSP)의 입력단과 Q 노드 사이에 접속되며, 게이트 스타트 펄스(GSP)에 응답하여 스위칭된다. 이러한, 제3 및 제4 스위치 TFT(T3,T4)는 Q 노드의 전위를 제어한다. Q 노드의 전위는, Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 제2 커패시터(C2)에 의해 안정화된다.
제2 스위치 TFT(T2)와 제5 스위치 TFT(T5)는 제2 클럭신호(CLK2)의 입력단과 QB 노드 사이에 직렬 접속된다. 제2 스위치 TFT(T2)는 제1 노드(N1)의 전위에 따라 스위칭되며, 제5 스위치 TFT(T5)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 제6 스위치 TFT(T6)와 제7 스위치 TFT(T7)는 QB 노드와 저전위 전압(VSS)의 입력단 사이에 직렬 접속된다. 제6 스위치 TFT(T6)는 게이트 스타트 펄스(GSP)에 응답하여 스위칭되며, 제7 스위치 TFT(T7)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 이러한, 제2, 제5, 제6 및 제7 스위치 TFT(T2,T5,T6,T7)는 QB 노드의 전위를 제어한다. QB 노드의 전위는, QB 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 제 3 커패시터(C3)에 의해 안정화된다.
노드 제어회로(100)의 스위칭 동작을 통해, 초기 프레임에서 Q 노드 및 QB 노드의 전위가 제어되는 것을 도 5를 결부하여 순차적으로 설명하면 다음과 같다.
도 5 및 도 7a를 참조하면, 초기화 기간(Pr) 동안 제1 및 제2 클럭신호(CLK1,CLK2)는 하이 레벨(H)로 입력되는 반면, 게이트 스타트 펄스(GSP)는 입력되지 않는다.
하이 레벨(H)의 제1 클럭신호(CLK1)에 따라 제1 스위치 TFT(T1)가 턴 온 되어, 제1 노드(N1)가 하이 레벨(H)로 충전된다. 이 하이 레벨(H)의 제1 노드(N1) 전위에 따라 제2 스위치 TFT(T2)가 턴 온 되고, 하이 레벨(H)의 제2 클럭신호(CLK2)에 따라 제5 스위치 TFT(T5)가 턴 온 된다. 그 결과, QB 노드가 하이 레벨(H)로 충전된다.
이어서, 하이 레벨(H)의 QB 노드 전위에 따라 제3 스위치 TFT(T3)가 턴 온 된다. 그 결과, Q 노드가 로우 레벨(L)로 방전된다. 따라서, Q 노드에 쌓여 있던 전하들이 이 초기화 기간(Pr) 동안 완전히 제거됨으로써, 종래와 같이 비 정상적인 타이밍에 풀업 TFT(Tpu)가 턴 온 되는 현상은 발생되지 않는다.
도 5 및 도 7b를 참조하면, 제1 정상 동작기간(Pa) 동안 제1 클럭신호(CLK1)는 로우 레벨(L)로 입력되고, 제2 클럭신호(CLK2) 및 게이트 스타트 펄스(GSP)는 하이 레벨(H)로 입력된다.
하이 레벨(H)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제6 및 제7 스위치 TFT(T6,T7)가 턴 온 되어, QB 노드는 로우 레벨(L)로 방전된 다. 그 결과, 풀다운 TFT(Tpd)가 턴 오프 된다.
하이 레벨(H)의 게이트 스타트 펄스(GSP)에 따라 제4 스위치 TFT(T4)가 턴 온 되어, Q 노드가 하이 레벨(H)로 충전된다. 그 결과, 풀업 TFT(Tpu)가 턴 온 되어, 로우 레벨(L)의 제1 클럭신호(CLK1)가 게이트 출력신호(Vg1)로 출력된다.
한편, 하이 레벨(H)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제8 및 제9 스위치 TFT(T8,T9)가 턴 온 되어, 제1 노드(N1)는 로우 레벨(L)로 방전된다.
도 5 및 도 7c를 참조하면, 제2 정상 동작기간(Pb) 동안 제1 클럭신호(CLK1)는 하이 레벨(H)로 입력되고, 제2 클럭신호(CLK2) 및 게이트 스타트 펄스(GSP)는 로우 레벨(L)로 입력된다.
로우 레벨(L)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제6 및 제7 스위치 TFT(T6,T7)가 턴 오프 되어, QB 노드는 제1 정상 동작기간(Pa)의 로우 레벨(L)로 유지된다. 그 결과, 풀다운 TFT(Tpd)가 제1 정상 동작기간(Pa)에 이어 계속적으로 턴 오프 된다.
로우 레벨(L)의 게이트 스타트 펄스(GSP)에 따라 제4 스위치 TFT(T4)가 턴 오프 된다. 제4 스위치 TFT(T4)의 턴 오프 동작에 의해, Q 노드의 전위는 제1 정상 동작기간(Pa)의 하이 레벨(H)을 유지한다. 이 상태에서 하이 레벨(H)의 제1 클럭신호(CLK1)가 입력되면, 부스트 커패시터(Cb)의 부스트 스트랩핑(Boost-Strapping) 동작에 의해 Q 노드의 전위가 하이 레벨(H)보다 높은 제1 하이 레벨(H1)로 상승한다. 그 결과, 풀업 TFT(Tpu)가 제1 정상 동작기간(Pa)에 이어 계 속적으로 턴 온 되어, 하이 레벨(H)의 제1 클럭신호(CLK1)가 게이트 출력신호(Vg1)로 출력된다.
한편, 로우 레벨(L)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제8 및 제9 스위치 TFT(T8,T9)가 턴 온 되고, 하이 레벨(H)의 제1 클럭신호(CLK1)에 따라 제1 스위치 TFT(T1)가 턴 온 되어, 제1 노드(N1)는 하이 레벨(H)로 충전된다.
도 5 및 도 7d를 참조하면, 제3 정상 동작기간(Pc) 동안 제2 클럭신호(CLK2)는 하이 레벨(H)로 입력되고, 제1 클럭신호(CLK1) 및 게이트 스타트 펄스(GSP)는 로우 레벨(L)로 입력된다.
로우 레벨(L)의 제1 클럭신호(CLK1) 및 게이트 스타트 펄스(GSP)에 따라 각각 제1 및 제8 스위치 TFT(T1,T9)가 턴 오프 되어, 제1 노드(N1)의 전위는 제2 정상 동작기간(Pb) 동안의 하이 레벨(H)로 유지된다.
이 제1 노드(N1)의 전위 및 하이 레벨(H)의 제2 클럭신호(CLK2)에 따라 각각 제2 및 제5 스위치 TFT(T2,T5)가 턴 온 되어, QB 노드는 하이 레벨(H)로 충전된다. 그 결과, 풀다운 TFT(Tpd)가 턴 온 되어, 저전위 전압(VSS)이 게이트 출력신호(Vg1)로 출력된다.
하이 레벨(H)의 QB 노드 전위에 따라 제3 스위치 TFT(T3)가 턴 온 되어, Q 노드가 로우 레벨(L)로 방전된다. 그 결과, 풀업 TFT(Tpu)가 턴 오프 된다.
상술한 바와 같이, 본 발명에 따른 액정표시장치는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동기되는 두 개의 클럭신호들을 이용하여 게이트 쉬프트 레지스터의 모든 스테이지들을 초기화함으로써, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 액정표시장치 구성하는 화소의 등가회로도.
도 2는 게이트 쉬프트 레지스터를 구성하는 스테이지의 등가회로도.
도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블럭도.
도 4는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 나타내는 블럭도.
도 5는 게이트 쉬프트 레지스터에 입력되는 제어신호들과, 게이트 쉬프트 레지스터로부터 출력되는 게이트 출력신호의 파형도.
도 6은 도 4에 도시된 스테이지들 중 제1 스테이지의 상세 회로도.
도 7a 내지 도 7d는 구동 전원이 인가된 직후의 초기 프레임에서, 제1 스테이지 내의 Q 노드 및 QB 노드의 전위 변화를 설명하기 위한 회로도들.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 타이밍 콘트롤러 12 : 데이터 구동회로
13 : 게이트 구동회로 14 : 시스템 보드
15 : 모듈 전원부 16 : 액정표시패널
17 : 백라이트 유닛 100 : 노드 제어회로

Claims (5)

  1. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역에 화소들이 매트릭스 형태로 배치된 액정표시패널; 및
    상기 게이트라인들에 각각 접속되는 다수의 스테이지들을 포함하여 게이트신호를 순차적으로 발생하는 게이트 쉬프트 레지스터를 구비하고;
    상기 스테이지들 각각은, 제1 및 제2 클럭신호 중 어느 하나의 입력단과 게이트신호의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT와, 저전위 전압의 입력단과 상기 게이트신호의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT와, 상기 Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로를 포함하고;
    구동 전원이 인가된 직후의 초기 프레임에서 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안, 상기 제1 및 제2 클럭신호에 의한 상기 노드 제어회로의 동작을 통해, 상기 Q 노드의 전위는 상기 풀업 TFT를 턴 오프 시킬 수 있는 레벨로 초기화되고, 상기 QB 노드의 전위는 상기 풀다운 TFT를 턴 온 시킬 수 있는 레벨로 초기화되는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 클럭신호는, 상기 초기화 기간 동안 동일한 전압 레벨로 동기되고, 상기 초기화 기간 이후의 정상 동작기간에서 소정 기간만큼 위상차를 갖는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 노드 제어회로는,
    상기 제1 및 제2 클럭신호와 상기 게이트 스타트 펄스에 따라 제1 노드의 전위를 제어하는 제1, 제8, 및 제9 스위치 TFT;
    상기 제1 및 제2 클럭신호 중 나머지 하나와 상기 제1 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 QB 노드의 전위를 제어하는 제2, 제5, 제6 및 제7 스위치 TFT; 및
    상기 QB 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 Q 노드의 전위를 제어하는 제3 및 제4 스위치 TFT를 구비하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 초기화 기간 동안,
    상기 제2 및 제5 스위치 TFT는 턴 온 되어, 상기 제1 및 제2 클럭신호 중 나머지 하나의 입력단과 상기 QB 노드를 연결시키고;
    상기 제3 스위치 TFT는 턴 온 되어, 상기 저전위 전압의 입력단과 상기 Q 노드를 연결시키는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 액정표시패널은 상기 화소들이 형성되는 표시영역과, 상기 표시영역 바깥의 비 표시영역을 구비하고;
    상기 게이트 쉬프트 레지스터는 상기 비 표시영역에 형성되는 것을 특징으로 하는 액정표시장치.
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