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KR20110004164A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20110004164A
KR20110004164A KR1020090061826A KR20090061826A KR20110004164A KR 20110004164 A KR20110004164 A KR 20110004164A KR 1020090061826 A KR1020090061826 A KR 1020090061826A KR 20090061826 A KR20090061826 A KR 20090061826A KR 20110004164 A KR20110004164 A KR 20110004164A
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KR
South Korea
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data
internal
signal
line
address
Prior art date
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Withdrawn
Application number
KR1020090061826A
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English (en)
Inventor
이성현
강동수
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/798,644 priority patent/US8050130B2/en
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 내부 데이터 전송 동작시 외부로부터 입력되는 명령어에 응답하여 외부로부터 입력되는 소스 어드레스 및 목적 어드레스를 저장하고, 상기 소스 어드레스 및 상기 목적 어드레스를 이용하여 상기 내부 라이트 신호 및 내부 리드 신호를 포함하는 내부 제어 신호 및 내부 어드레스 신호를 출력하는 메모리 제어부, 상기 내부 데이터 전송 동작시 전송 데이터가 전송되는 데이터 라인쌍, 및 상기 내부 리드 신호에 응답하여 상기 소스 어드레스에 대응하는 영역에 저장되어 있는 상기 전송 데이터를 리드하여 상기 데이터 라인쌍으로 전송하고, 상기 내부 라이트 신호에 응답하여 상기 데이터 라인쌍으로 전송된 데이터를 라이트하는 복수개의 메모리 뱅크들을 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내부의 일정 영역에 저장된 데이터를 다른 영역으로 복사하는 메모리 복사 동작시, 효율적으로 데이터를 전송할 수 있는 반도체 메모리 장치에 관한 것이다.
최근들어 반도체 메모리 장치의 내부의 일정 영역에 저장된 데이터를 다른 영역으로 복사하는 메모리 복사 동작의 발생 빈도가 높아지고 있으며, 메모리 복사 동작시 전송되는 데이터량도 증가되고 있다. 예를 들면, 컴퓨터 시스템 상에서 복수개의 운용 체제를 이용하는 경우, 반도체 메모리 장치 내부의 일정 영역에 저장된 데이터를 반도체 메모리 장치 내부의 다른 영역으로 복사하여야 한다. 컴퓨터 시스템 상에서 복수개의 운용 체제를 이용하는 경우는 증가하는 추세에 있으며, 운용 체제의 기능이 향상됨에 따라 메모리 복사 동작시 전송되는 데이터 량도 증가하는 추세에 있다.
본 발명의 목적은 메모리 복사 동작시 데이터를 효율적으로 전송할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 데이터 전송 동작시 외부로부터 입력되는 명령어에 응답하여 외부로부터 입력되는 소스 어드레스 및 목적 어드레스를 저장하고, 상기 소스 어드레스 및 상기 목적 어드레스를 이용하여 상기 내부 라이트 신호 및 내부 리드 신호를 포함하는 내부 제어 신호 및 내부 어드레스 신호를 출력하는 메모리 제어부, 상기 내부 데이터 전송 동작시 전송 데이터가 전송되는 데이터 라인쌍, 및 상기 내부 리드 신호에 응답하여 상기 소스 어드레스에 대응하는 영역에 저장되어 있는 상기 전송 데이터를 리드하여 상기 데이터 라인쌍으로 전송하고, 상기 내부 라이트 신호에 응답하여 상기 데이터 라인쌍으로 전송된 데이터를 라이트하는 복수개의 메모리 뱅크들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 데이터 라인쌍은 글로벌 데이터 라인 및 반전 글로벌 데이터 라인 또는 내부 데이터 전송 라인 및 반전 내부 데이터 전송 라인이고, 상기 내부 데이터 전송 동작시 상기 전송 데이터가 외부로 출력되지 않고 상기 소스 어드레스에 대응하는 영역에서 상기 목적 어드레스에 대응하는 영역으로 전송되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 메모리 뱅크들 각각은 상기 내부 어드레스 신호를 디코딩하여 워드 라인들 및 컬럼 선택 신호 라인들을 구동하는 어드레스 디코더, 상기 워드 라인들과 상기 컬럼 선택 신호 라인들 각각에 의해 선택되는 비트 라인들 및 반전 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 비트 라인 또는 상기 반전 비트 라인의 하이 레벨의 신호를 감지하여 반전 로컬 데이터 입출력 라인 또는 로컬 데이터 입출력 라인의 신호를 로우 레벨로 증폭하는 NMOS 센스 증폭기 및 상기 비트 라인 또는 상기 반전 비트 라인의 로우 레벨의 신호를 감지하여 상기 반전 로컬 데이터 입출력 라인 또는 상기 로컬 데이터 입출력 데이터 라인의 신호를 하이 레벨로 증폭하는 PMOS 센스 증폭기를 구비하는 비트 라인 센스 증폭부, 및 상기 내부 리드 신호에 응답하여 상기 로컬 데이터 입출력 라인 또는 상기 반전 로컬 데이터 입출력 라인의 하이 레벨의 신호를 감지하여 상기 반전 글로벌 데이터 입출력 라인(또는 상기 반전 내부 데이터 전송 라인) 또는 상기 글로벌 데이터 입출력 라인(또는 상기 내부 데이터 전송 라인)의 신호를 로우 레벨로 증폭하고, 상기 내부 라이트 신호에 응답하여 상기 로컬 데이터 입출력 라인 및 상기 반전 로컬 데이터 입출력 라인과 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인(또는 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인)을 연결하는 로컬 센스 증폭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 메모리 제어부의 제1 형태는 상기 내부 데이터 전송 동작시 상기 소스 어드레스에 대응하는 영역의 상기 전송 데이터를 리드하여 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인(또는 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인)을 통해 전송하여 상기 소스 어드레스 또는 상기 목적 어드레스에 대응하는 영역을 구비하지 않는 상기 메모리 뱅크의 상기 비트 라인 센스 증폭부에 임시 저장한 후, 임시 저장된 상기 전송 데이터를 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인(또는 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인)을 통해 전송하여 상기 목적 어드레스에 대응하는 영역에 라이트 하도록 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인과 연결된 버퍼 메모리를 더 구비하고, 상기 메모리 제어부의 제2 형태는 상기 내부 데이터 전송 동작시 상기 소스 어드레스에 대응하는 영역의 상기 전송 데이터를 리드하여 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 버퍼 메모리에 임시 저장하고, 임시 저장된 상기 전송 데이터를 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 목적 어드레스에 대응하는 영역에 라이트 하도록 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 메모리 제어부는 상기 명령어에 응답하여 외부로부터 입력되는 어드레스 신호를 입력하여 상 기 소스 어드레스 및 상기 목적 어드레스를 저장하는 어드레스 레지스터, 및 상기 명령어에 응답하여 상기 어드레스 레지스터에 저장된 상기 소스 어드레스 및 상기 목적 어드레스를 이용하여 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 명령어 디코더를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 메모리 제어부는 상기 명령어에 응답하여 상기 어드레스 신호를 입력하여 상기 전송 데이터의 크기를 결정하는 전송 길이를 저장하는 전송 길이 레지스터, 및 상기 명령어에 응답하여 상기 어드레스 신호를 입력하여 내부 데이터 전송 기능의 사용 여부를 결정하는 모드 제어 신호를 저장하는 모드 레지스터를 추가적으로 구비하고, 상기 명령어 디코더는 상기 전송 길이 및 상기 모드 제어 신호를 추가적으로 이용하여 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치은 반도체 메모리 장치 내부의 일정 영역에 저장된 데이터를 다른 영역으로 복사하는 메모리 복사 동작시 반도체 메모리 장치 외부의 자원(예를 들면, 시스템 메모리 버스, 또는 메모리 컨트롤러 등)을 이용하지 않고 반도체 메모리 장치 내부에서 데이터를 전송하는 내부 데이터 전송 동작을 수행하여 상기 메모리 복사 동작을 수행하므로 효율적인 데이터 전송이 가능하며, 외부의 메모리 컨트롤러 등이 데이터 전송에 관여하지 않는 메모리 내부의 다른 뱅크에 대하여 라이트/리드 동작을 수행할 수도 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 제1 실시예의 구성을 나타내는 것으로, 본 발명의 반도체 메모리 장치의 제1 실시예는 메모리 제어부(10), 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n), 및 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 구비하여 구성될 수 있으며, 복수개의 메모리 뱅크들 각각은 어드레스 디코딩부(21), 메모리 셀 어레이(22), 비트 라인 센스 증폭부(23), 및 로컬 센스 증폭부(24)를 구비하여 구성될 수 있다.
도 1에 나타낸 블럭들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(10)는 외부로부터 입력되는 명령/어드레스 신호(C/A)에 응답하여 내부 제어/내부 어드레스 신호(ic/ia)를 출력한다. 메모리 제어부(10)는 반도체 메모리 장치가 내부 데이터 전송 동작을 수행하는 경우에 외부로부터 순차적으로 입력되는 소정의 명령/어드레스 신호(C/A)에 응답하여 순차적으로 내부 제어/내부 어드레스 신호(ic/ia)를 출력하도록 구성될 수도 있으며, 외부로부터 입력되는 내부 데이터 전송 명령에 응답하여 순차적으로 내부 제어/내부 어드레스 신호(ic/ia)를 출력하도록 구성될 수도 있다.
복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각은 상기 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 글로벌 데이터 입출력 라인(GIO)을 통하여 입력되는 데이터(DQ)를 저장하고, 저장된 데이터를 글로벌 데이터 입출력 라인(GIO)을 통하여 출력한다. 내부 데이터 전송 동작시 복수개의 메모리 뱅크들(20-1, 20- 2, ..., 20-n) 중 하나는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 데이터를 출력하고, 메모리 뱅크들(20-1, 20-2, ..., 20-n) 중 다른 하나는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 상기 출력된 데이터를 저장하거나, 상기 출력된 데이터를 비트 라인 센스 증폭부(23)에 임시 저장한 후 임시 저장된 데이터를 출력하도록 구성될 수 있다.
어드레스 디코더(21)는 메모리 제어부(10)로부터 출력되는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 내부 어드레스 신호를 디코딩하여 워드 라인 및/또는 컬럼 선택 신호 라인을 선택하여 구동한다.
메모리 셀 어레이(22)는 워드 라인들과 비트 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하여 구성되며, 선택된 워드 라인과 선택된 컬럼 선택 신호 라인에 의해 선택되는 비트 라인 사이에 연결된 메모리 셀들로 데이터를 저장하거나, 선택된 워드 라인과 선택된 컬럼 선택 신호 라인에 의해 선택되는 비트 라인 사이에 연결된 메모리 셀들에 저장된 데이터를 출력한다.
비트 라인 센스 증폭부(23)는 메모리 제어부(10)로부터 출력되는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 메모리 셀로부터 출력되는 데이터를 증폭하여 출력한다. 또한, 비트 라인 센스 증폭부(23)는 내부 데이터 전송 동작시 데이터를 임시 저장하는 역할을 수행할 수도 있다.
로컬 센스 증폭부(24)는 메모리 제어부(10)로부터 출력되는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 비트 라인 센스 증폭부(23)로부터 출력되는 데이터를 증폭하여 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로 전송하거나, 글로벌 데 이터 입출력 라인쌍(GIO/GIOB)으로부터 전송된 데이터를 비트 라인 센스 증폭부(23)로 전송한다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 메모리 제어부(10)의 실시예의 구성을 나타낸 것으로서, 메모리 제어부(10)는 어드레스 레지스터(11), 전송길이 레지스터(12), 모드 레지스터(13), 명령어 디코더(14), 및 어드레스 카운터(15)를 구비하여 구성될 수 있다.
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
어드레스 레지스터(11)는 외부로부터 입력되는 명령/어드레스 신호(C/A) 중 어드레스 신호(addr)를 입력하여 내부 데이터 전송 동작시 전송할 데이터가 저장된 메모리 셀 어레이의 시작 어드레스(즉, 소스 어드레스)를 저장한다. 어드레스 레지스터(11)는 명령어 디코더(14)로부터 출력되는 어드레스 레지스터 제어 신호(regs_c)에 응답하여 상기 어드레스 신호(addr)를 입력하여 상기 시작 어드레스로 저장하도록 구성될 수 있다. 또한, 어드레스 레지스터(11)는 복사할 데이터가 저장되어 있는 메모리 셀 어레이의 시작 어드레스(즉, 소스 어드레스)뿐만 아니라 데이터가 복사될 메모리 셀 어레이의 시작 어드레스(즉, 목적 어드레스)도 저장하도록 구성될 수 있다.
전송 길이 레지스터(12)는 외부로부터 입력되는 명령/어드레스 신호(C/A) 중 어드레스 신호(addr)를 입력하여 내부 데이터 전송 동작시 전송할 데이터의 전송 길이를 저장한다. 전송 길이 레지스터(12)는 명령어 디코더(14)로부터 출력되는 전송 길이 레지스터 제어 신호(regl_c)에 응답하여 상기 어드레스 신호(addr)를 입력 하여 상기 전송 길이로 저장하도록 구성될 수 있다.
모드 레지스터(13)는 외부로부터 입력되는 명령/어드레스 신호(C/A) 중 어드레스 신호(addr)를 입력하여 반도체 메모리 장치의 동작 모드를 설정한다. 모드 레지스터(13)는 명령어 디코더(14)로부터 출력되는 모드 설정 신호(mrs)에 응답하여 상기 어드레스 신호(addr)를 입력하여 모드 제어 신호로서 저장하고, 상기 모드 제어 신호를 출력하여 반도체 메모리 장치의 동작 모드를 설정하도록 구성될 수 있다. 또한, 모드 레지스터(13)는 반도체 메모리 장치가 본 발명의 내부 데이터 전송 기능을 사용할지 여부를 설정할 수 있다. 예를 들면, 모드 레지스터(13)는 모드 레지스터(13)의 특정 비트에 "1"을 저장하면 본 발명의 내부 데이터 전송 기능을 사용하고, "0"을 저장하면 본 발명의 내부 데이터 전송 기능을 사용하지 않도록 구성될 수 있다.
명령어 디코더(14)는 외부로부터 입력되는 명령/어드레스 신호(C/A) 중 명령 신호(com)를 입력하고 디코딩하여 내부 제어 신호(icon)를 출력한다. 또한, 명령어 디코더(14)는 명령 신호(com)를 디코딩하여 어드레스 레지스터 제어 신호(refs_c), 전송길이 레지스터 제어 신호(refl_c), 및 모드 설정 신호(mrs)를 출력하도록 구성될 수도 있다.
또한, 명령어 디코더(14)는 상기 명령 신호(com)에 응답하여 어드레스 레지스터(11)에 저장된 소스 어드레스 또는 목적 어드레스를 카운트 어드레스(add_c)로서 어드레스 카운터(15)로 출력하도록 구성될 수 있다. 또한, 도시하지는 않았지만, 상기 명령 신호(com) 및 전송 길이 레지스터(12)에 저장된 전송 길이에 응답하 여 상기 어드레스 카운터(15)를 제어하도록 구성될 수도 있다. 즉, 명령어 디코더(14)는 내부 데이터 전송 동작시 상기 명령 신호(com), 어드레스 레지스터(11)에 저장된 소스 어드레스 또는 목적 어드레스, 및 전송 길이 레지스터(12)에 저장된 전송 길이를 입력하여 어드레스 카운터(15)가 상기 소스 어드레스 또는 상기 목적 어드레스부터 상기 소스 어드레스 또는 상기 목적 어드레스에 상기 전송 길이를 더한 어드레스까지 순차적으로 출력하도록 상기 어드레스 카운터(15)를 제어할 수 있다.
어드레스 카운터(15)는 내부 데이터 전송 동작시 명령어 디코더(14)로부터 카운트 어드레스(add_c)를 입력하고 카운팅하여 내부 어드레스 신호(iadd)를 출력한다. 즉, 어드레스 카운터(15)는 내부 데이터 전송 동작시 카운트 어드레스(add_c)부터 순차적으로 1씩 증가되는 내부 어드레스 신호(iadd)를 출력한다.
도 2에서는 설명의 편의를 위하여 어드레스 카운터(15)를 명령어 디코더(14)와 분리하여 표시하였으나, 명령어 디코더(14)가 어드레스 카운터(15)의 기능도 수행하도록 구성될 수도 있다.
도 3은 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각의 비트 라인 센스 증폭부(23)의 실시예를 나타내는 것으로서, 비트 라인 센스 증폭부(23)는 PMOS 센스 증폭기(231), NMOS 센스 증폭기(232), 및 컬럼 선택 게이트(233)를 구비하여 구성될 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
PMOS 센스 증폭기(231)는 하이 레벨의 센스 증폭기 인에이블 신호(LA)에 응 답하여 비트 라인 또는 반전 비트 라인의 로우 레벨의 신호를 감지하여 반전 비트 라인 또는 비트 라인의 신호를 하이 레벨로 증폭한다.
NMOS 센스 증폭기(232)는 로우 레벨의 반전 센스 증폭기 인에이블 신호(LAB)에 응답하여 비트 라인 또는 반전 비트 라인의 하이 레벨의 신호를 감지하여 반전 비트 라인 또는 비트 라인의 신호를 로우 레벨로 증폭한다.
상기 센스 증폭기 인에이블 신호(LA) 및 반전 센스 증폭기 인에이블 신호(LAB)는 메모리 제어부(10)로부터 출력되도록 구성될 수 있다. 즉, 상기 내부 제어 신호(icon)는 상기 센스 증폭기 인에이블 신호(LA) 및 반전 센스 증폭기 인에이블 신호(LAB)를 포함할 수 있다.
또한, 상기 PMOS 센스 증폭기(231) 및 상기 NMOS 센스 증폭기(232)는 내부 데이터 전송 동작시 버퍼로서 동작할 수도 있다. 즉, 내부 데이터 전송 동작시 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 통해 전송된 데이터는 로컬 데이터 입출력 라인쌍(LIO/LIOB) 및 비트 라인쌍(BL/BLB)을 통해 비트 라인 센스 증폭부(23)로 전송된다. 이 때, 센스 증폭기 인에이블 신호(LA)가 하이 레벨로 활성화된 상태가 유지되고, 반전 센스 증폭기 인에이블 신호(LAB)가 로우 레벨로 활성화된 상태가 유지되면 상기 PMOS 센스 증폭기(231) 및 상기 NMOS 센스 증폭기(232)는 버퍼로서 동작할 수 있다.
컬럼 선택 게이트(233)는 컬럼 선택 신호(CSL)에 응답하여 비트 라인쌍(BL/BLB)과 로컬 데이터 입출력 라인쌍(LIO/LIOB) 사이에 데이터를 전송한다. 컬럼 선택 신호(CSL)는 어드레스 디코더(21)로부터 출력되도록 구성될 수 있다.
도 4는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각의 로컬 센스 증폭부(24)의 실시예의 구성을 나타내는 것으로서, 로컬 센스 증폭부(24)는 로컬 센스 증폭기(241) 및 로컬 글로벌 게이트(242)를 구비하여 구성될 수 있다. 또한, 로컬 센스 증폭기(241)는 접지 전압과 노드(nd) 사이에 연결되고 리드 신호(rd)가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터(N1), 상기 노드(nd)와 연결되고 로컬 데이터 입출력 라인(LIO)의 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터(N2), 상기 노드(nd)와 연결되고 반전 로컬 데이터 입출력 라인(LIOB)의 신호가 인가되는 게이트를 구비하는 제3 NMOS 트랜지스터(N3), 상기 제2 NMOS 트랜지스터와 반전 글로벌 데이터 입출력 라인(GIOB) 사이에 연결되고 상기 리드 신호(rd)가 인가되는 게이트를 구비하는 제1 NMOS 게이트 트랜지스터(NG1), 및 상기 제3 NMOS 트랜지스터(N3)와 글로벌 데이터 입출력 라인(GIO) 사이에 연결되고 상기 리드 신호(rd)가 인가되는 게이트를 구비하는 제2 NMOS 게이트 트랜지스터(NG2)를 구비하여 구성될 수 있다. 또한, 로컬 글로벌 게이트(242)는 상기 로컬 데이터 입출력 라인(LIO)과 상기 글로벌 데이터 입출력 라인(GIO) 사이에 연결되고 라이트 신호(wr)가 인가되는 게이트를 구비하는 제3 NMOS 게이트 트랜지스터(NG3), 및 상기 반전 로컬 데이터 입출력 라인(LIOB)과 상기 반전 글로벌 데이터 입출력 라인(GIOB) 사이에 연결되고 상기 라이트 신호(wr)가 인가되는 게이트를 구비하는 제4 NMOS 게이트 트랜지스터(NG4)를 구비하여 구성될 수 있다. 상기 리드 신호(rd) 및 상기 라이트 신호(wr)는 메모리 제어부(10)로부터 출력되도록 구성될 수 있다. 즉, 상기 내부 제어 신호(icon)는 상기 리드 신호(rd) 및 상기 라이트 신호(wr)를 포함할 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로컬 센스 증폭부(241)는 리드 동작시 리드 신호(rd)에 응답하여 로컬 데이터 입출력 라인(LIO) 또는 반전 로컬 데이터 입출력 라인(LIOB)의 하이 레벨의 신호를 감지하여 반전 글로벌 데이터 입출력 라인(GIOB) 또는 글로벌 데이터 입출력 라인(GIO)의 신호를 로우 레벨로 증폭한다. 도시하지는 않았지만, 본 발명의 반도체 메모리 장치는 리드 동작 전 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 하이 레벨로 프리차지하는 글로벌 데이터 입출력 라인 프리차지부(미도시)를 구비하여 구성될 수 있다.
로컬 글로벌 게이트(242)는 라이트 동작시 라이트 신호(wr)에 응답하여 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로부터 전송되는 데이터를 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송한다.
즉, 도 1 내지 도 4에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예는 내부 데이터 전송 동작시 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 통해 데이터가 전송된다. 또한, 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 중 하나의 메모리 뱅크의 비트라인 센스 증폭부(23)는 내부 데이터 전송 동작시 버퍼로서 동작할 수 있다.
하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-1)) 내에서 데이터를 전송하고자 할 경우의 동작을 설명하면 다음과 같다.
메모리 제어부(10)는 메모리 뱅크(20-1)의 메모리 셀 어레이(22)의 소스 어 드레스에 대응하는 영역에 저장된 데이터를 리드하기 위한 내부 제어/내부 어드레스 신호(ic/ia)를 출력한다. 즉, 메모리 제어부(10)는 메모리 뱅크(20-1)의 비트 라인 센스 증폭부(23)를 인에이블 시키고, 메모리 뱅크(20-1)의 로컬 센스 증폭부(24)의 로컬 센스 증폭기(241)를 인에이블 시킨다.
또한, 메모리 제어부(10)는 다른 하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-2))의 비트 라인 센스 증폭부(23)의 PMOS 센스 증폭기(231) 및 NMOS 센스 증폭기(232)에 데이터를 임시 저장하기 위한 내부 제어/내부 어드레스 신호(ic/ia)를 출력한다. 즉, 메모리 제어부(10)는 메모리 뱅크(20-2)의 로컬 센스 증폭부(24)의 로컬 글로벌 게이트(242)를 온 시키고, 메모리 뱅크(20-2)의 비트 라인 센스 증폭부(23)를 인에이블 시킨다. 따라서, 메모리 뱅크(20-1)의 메모리 셀 어레이(22)에 저장된 데이터가 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 통하여 전송되어 메모리 뱅크(20-2)의 비트 라인 센스 증폭부(23)에 임시 저장된다. 이 때, 메모리 제어부(10)는 메모리 뱅크(20-2)의 워드 라인(미도시)은 구동되지 않도록 어드레스 디코더(21)를 제어함으로써 메모리 뱅크(20-2)의 메모리 셀 어레이(22)의 데이터가 변경되는 것을 방지하도록 구성될 수 있다.
다음으로, 메모리 제어부(10)는 메모리 뱅크(20-2)의 비트 라인 센스 증폭부(23)에 임시 저장된 데이터를 메모리 뱅크(20-1)의 메모리 셀 어레이(22)의 목적 어드레스에 대응하는 영역에 라이트하도록 내부 제어/내부 어드레스 신호(ic/ia)를 출력한다. 즉, 메모리 제어부(10)는 메모리 뱅크(20-2)의 로컬 센스 증폭부(24)의 로컬 센스 증폭기(241)를 인에이블 시키고, 메모리 뱅크(20-1)의 로컬 센스 증폭 부(24)의 로컬 글로벌 게이트(242)를 온 시키고, 데이터를 복사할 메모리 뱅크(20-1)의 메모리 셀 어레이(22)의 워드 라인(미도시)을 구동한다. 따라서, 메모리 뱅크(20-2)의 비트 라인 센스 증폭부(23)에 임시 저장된 데이터가 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 통하여 전송되어 메모리 뱅크(20-1)의 메모리 셀 어레이(22)의 목적 어드레스에 대응하는 영역에 저장된다. 메모리 제어부(10)는 임시 저장된 데이터를 목적 어드레스에 대응하는 영역에 저장하기 전에, 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 하이 레벨로 프리차지 하는 글로벌 데이터 입출력 라인 프리차지부(미도시)을 동작시켜 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 하이 레벨로 프리차지 하도록 구성될 수 있다.
하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-1))에 저장된 데이터를 다른 하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-3))로 복사하는 경우의 동작도 상술한 하나의 메모리 뱅크 내에서 데이터를 복사하는 동작과 유사한 방식으로 수행될 수 있다. 이 때, 소스 어드레스 또는 목적 어드레스에 대응하는 영역을 포함하는 메모리 뱅크(예를 들면, 메모리 뱅크(20-1) 및 메모리 뱅크(20-3))를 제외한 다른 메모리 뱅크(예를 들면, 메모리 뱅크(20-2))의 비트 라인 센스 증폭부(23)가 버퍼로 이용될 수 있다.
또한, 본 발명의 반도체 메모리 장치는 하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-1))에 저장된 데이터를 다른 하나의 메모리 뱅크(예를 들면, 메모리 뱅크(20-3))로 복사하는 경우에는 데이터를 임시 저장하지 않고 직접 복사되도록 구성될 수도 있다. 즉, 메모리 제어부(10)는 메모리 뱅크(20-1)의 어드레스 디코 더(21)로 내부 어드레스 신호를 출력하여 복사할 데이터가 저장된 메모리 뱅크(20-1)의 메모리 셀 어레이(22)의 워드 라인을 구동하고, 메모리 뱅크(20-1)의 비트 라인 센스 증폭부(23)를 인에이블 시키고, 메모리 뱅크(20-1)의 로컬 센스 증폭부(24)의 로컬 센스 증폭기(241)를 인에이블시키고, 메모리 뱅크(20-2)의 로컬 센스 증폭부(24)의 로컬 글로벌 게이트(242)를 온시키고, 메모리 뱅크(20-3)의 어드레스 디코더(21)로 내부 어드레스 신호를 출력하여 데이터가 복사될 메모리 뱅크(20-3)의 메모리 셀 어레이(22)의 워드 라인을 구동하도록 구성될 수 있다.
즉, 본 발명의 반도체 메모리 장치의 제1 실시예의 경우, 내부 데이터 전송 동작시 전송 데이터는 외부로 출력되지 않고 반도체 메모리 장치 내부에서 글로벌 데이터 입출력 라인쌍을 통하여 소스 어드레스에 대응하는 영역에서 목적 어드레스에 대응하는 영역으로 복사될 수 있다.
도 5는 본 발명의 반도체 메모리 장치의 제2 실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치의 제2 실시예는 메모리 제어부(15), 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n), 글로벌 데이터 입출력 라인쌍(GIO/GIOB), 및 내부 데이터 전송 라인쌍(IDT/IDTB)을 구비하여 구성될 수 있다. 또한, 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각은 어드레스 디코더(21), 메모리 셀 어레이(22), 비트 라인 센스 증폭부(23), 및 로컬 센스 증폭부(25)를 구비하여 구성될 수 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(15), 및 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각의 기능 은 도 1을 참고로 하면 쉽게 이해될 것이다. 또한, 메모리 제어부(15)는 도 2에서 나타낸 것과 동일하게 구성될 수 있다.
또한, 어드레스 디코더(21), 메모리 셀 어레이(22), 및 비트 라인 센스 증폭부(23)의 기능은 도 1에서 설명한 것과 동일하다. 또한, 비트 라인 센스 증폭부(23)는 도 3에서 나타낸 것과 동일하게 구성될 수 있다.
로컬 센스 증폭부(25)는 리드 동작시 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송되는 데이터를 증폭하여 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로 전송하고, 라이트 동작시 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로 전송되는 데이터를 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송한다. 또한, 로컬 센스 증폭부(25)는 내부 데이터 전송 동작시 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송되는 데이터를 증폭하여 내부 데이터 전송 라인쌍(IDT/IDTB)으로 전송하거나, 내부 데이터 전송 라인쌍(IDT/IDTB)으로 전송되는 데이터를 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송한다.
도시하지는 않았지만, 본 발명의 반도체 메모리 장치는 내부 데이터 전송 동작 전후에 상기 내부 데이터 전송 라인쌍(IDT/IDTB)을 하이 레벨로 프리차지하는 내부 데이터 전송 라인 프리차지부(미도시)를 추가적으로 구비할 수 있으며, 내부 데이터 전송 라인 프리차지부(미도시)는 메모리 제어부(15)로부터 출력되는 내부 제어 신호에 응답하여 동작하도록 구성될 수 있다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 제2 실시예의 로컬 센스 증폭부(25)의 실시예의 구성을 나타내는 것으로서, 로컬 센스 증폭부(25)는 로컬 센스 증폭기(251) 및 로컬 글로벌 게이트(252)를 구비하여 구성될 수 있다. 또한, 로컬 센스 증폭기(251)는 접지 전압과 노드(nd) 사이에 연결되고 리드 신호(rd)가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터(N1), 상기 노드(nd)와 연결되고 로컬 데이터 입출력 라인(LIO)의 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터(N2), 상기 노드(nd)와 연결되고 반전 로컬 데이터 입출력 라인(LIOB)의 신호가 인가되는 게이트를 구비하는 제3 NMOS 트랜지스터(N3), 상기 제2 NMOS 트랜지스터와 반전 글로벌 데이터 입출력 라인(GIOB) 사이에 연결되고 입출력 리드 신호(io_rd)가 인가되는 게이트를 구비하는 제1 NMOS 게이트 트랜지스터(NG1), 상기 제3 NMOS 트랜지스터(N3)와 글로벌 데이터 입출력 라인(GIO) 사이에 연결되고 상기 입출력 리드 신호(io_rd)가 인가되는 게이트를 구비하는 제2 NMOS 게이트 트랜지스터(NG2), 상기 제2 NMOS 트랜지스터와 반전 내부 데이터 전송 라인(IDTB) 사이에 연결되고 내부 데이터 전송 리드 신호(idt_rd)가 인가되는 게이트를 구비하는 제5 NMOS 게이트 트랜지스터(NG5), 및 상기 제3 NMOS 트랜지스터(N3)와 내부 데이터 전송 라인(IDT) 사이에 연결되고 상기 내부 데이터 전송 리드 신호(idt_rd)가 인가되는 게이트를 구비하는 제6 NMOS 게이트 트랜지스터(NG6)를 구비하여 구성될 수 있다. 또한, 로컬 글로벌 게이트(252)는 상기 로컬 데이터 입출력 라인(LIO)과 상기 글로벌 데이터 입출력 라인(GIO) 사이에 연결되고 입출력 라이트 신호(io_wr)가 인가되는 게이트를 구비하는 제3 NMOS 게이트 트랜지스터(NG3), 상기 반전 로컬 데이터 입출력 라인(LIOB)과 상기 반전 글로벌 데이터 입출력 라인(GIOB) 사이에 연결되고 상기 입출력 라이트 신호(io_wr)가 인가되는 게 이트를 구비하는 제4 NMOS 게이트 트랜지스터(NG4), 상기 로컬 데이터 입출력 라인(LIO)과 상기 내부 데이터 전송 라인(IDT) 사이에 연결되고 내부 데이터 전송 라이트 신호(idt_wr)가 인가되는 게이트를 구비하는 제7 NMOS 게이트 트랜지스터(NG7), 및 상기 반전 로컬 데이터 입출력 라인(LIOB)과 상기 반전 글로벌 데이터 입출력 라인(GIOB) 사이에 연결되고 상기 내부 데이터 전송 라이트 신호(idt_wr)가 인가되는 게이트를 구비하는 제8 NMOS 게이트 트랜지스터(NG8)를 구비하여 구성될 수 있다. 상기 리드 신호(rd), 상기 입출력 리드 신호(io_rd), 상기 내부 데이터 전송 리드 신호(idt_rd), 상기 입출력 라이트 신호(io_wr) 및 상기 내부 데이터 전송 라이트 신호(idt_wr)는 메모리 제어부(10)로부터 출력되도록 구성될 수 있다. 또한, 상기 리드 신호(rd)는 상기 입출력 리드 신호(io_rd) 또는 상기 내부 데이터 전송 리드 신호(idt_rd) 중 어느 하나가 하이 레벨로 활성화될 때 하이 레벨로 활성화되는 신호일 수 있으며, 상기 입출력 리드 신호(io_rd) 및 상기 내부 데이터 전송 리드 신호(idt_rd)가 입력되는 논리 게이트를 이용하여 발생될 수 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로컬 센스 증폭기(251)는 리드 신호(rd) 및 입출력 리드 신호(io_rd)에 응답하여 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로부터 전송되는 데이터를 증폭하여 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로 전송한다. 또한, 리드 신호(rd) 및 내부 데이터 전송 리드 신호(idt_rd)에 응답하여 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로부터 전송되는 데이터를 증폭하여 내부 데이터 전송 라인쌍(IDT/IDTB)으로 전송한다. 데이터를 증폭하여 전송하는 동작은 도 4의 설명을 참 고로 하면 쉽게 이해될 것이다.
로컬 글로벌 게이트(252)는 입출력 라이트 신호(io_wr)에 응답하여 글로벌 데이터 입출력 라인쌍(GIO/GIOB)으로부터 전송되는 데이터를 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송하고, 내부 데이터 전송 라이트 신호(idt_wr)에 응답하여 내부 데이터 전송 라인쌍(IDT/IDTB)으로부터 전송되는 데이터를 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송한다.
즉, 도 5 및 도 6에 나타낸 본 발명의 반도체 메모리 장치의 제2 실시예의 경우, 내부 데이터 전송 동작시 글로벌 데이터 입출력 라인쌍(GIO/GIOB)이 아닌 별도의 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 데이터를 전송하는 것을 제외하면 도 1 내지 도 4에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예와 동일하게 동작하도록 구성될 수 있다. 다시 말하면, 도 5 및 도 6에 나타낸 본 발명의 반도체 메모리 장치의 제2 실시예의 메모리 제어부(15)는 내부 데이터 전송 동작시 데이터가 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송되도록 로컬 센스 증푹부(25)를 제어하는 것을 제외하면 도 1 내지 도 4에서 설명한 것과 동일하게 동작할 수 있다. 본 발명의 반도체 메모리 장치의 제2 실시예의 경우에도, 내부 데이터 전송 동작시 별도의 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송 데이터가 전송되므로, 전송 데이터는 반도체 메모리 장치의 외부로 출력되지 않는다.
본 발명의 반도체 메모리 장치의 제2 실시예의 경우, 별도의 내부 데이터 전송 라인쌍(IDT/IDTB)을 구비하고, 내부 데이터 전송 동작시 상기 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 데이터를 전송하므로, 외부의 장치가 내부 데이터 전송 에 관여하지 않는 메모리 뱅크를 억세스할 수도 있다. 이 경우, 도시하지는 않았지만, 반도체 메모리 장치가 메모리 제어부(16)로부터 출력되는 내부 어드레스를 전송하기 위한 별도의 어드레스 전송 라인을 구비하도록 구성될 수도 있다.
도 7은 본 발명의 반도체 메모리 장치의 제3 실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치의 제3 실시예는 메모리 제어부(16), 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n), 및 버퍼 메모리(30)를 구비하여 구성될 수 있으며, 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각은 어드레스 디코더(21), 메모리 셀 어레이(22), 비트 라인 센스 증폭부(23), 및 로컬 센스 증폭부(25)를 구비하여 구성될 수 있다. 또한 메모리 제어부(16)는 도 2에서 나타낸 것과 유사하게 구성될 수 있으며, 비트 라인 센스 증폭부(23) 및 로컬 센스 증폭부(25)는 각각 도 3 및 도 6에 나타낸 것과 동일하게 구성될 수 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(16) 및 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각의 기능 및 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 각각의 어드레스 디코더(21), 메모리 셀 어레이(22), 비트 라인 센스 증폭부(23), 및 로컬 센스 증폭부(25) 각각의 기능은 도 1 및 도 5의 설명을 참고로 하면 쉽게 이해될 것이다.
버퍼 메모리(30)는 내부 데이터 전송 동작시 메모리 제어부(16)로부터 출력되는 내부 제어/내부 어드레스 신호(ic/ia)에 응답하여 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송되는 데이터를 임시 저장하고, 임시 저장된 데이터를 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 출력한다.
즉, 도 7에 나타낸 본 발명의 반도체 메모리 장치의 제3 실시예의 경우, 내부 데이터 전송 동작시 메모리 뱅크들(20-1, 20-2, ..., 20-n) 중 하나의 메모리 뱅크의 비트 라인 센스 증폭부(23)를 버퍼로 사용하는 대신, 별도로 구비된 버퍼 메모리를 버퍼로 사용하는 것을 제외하면 도 5 및 도 6본 발명의 반도체 메모리 장치의 제2 실시예와 동일하게 동작한다.
도 8은 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제1 실시예를 설명하기 위한 동작 흐름도를 나타낸 것으로서, 복사할 데이터를 버퍼에 임시 저장하고, 이다.
도 8을 참고하여 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제1 실시예를 설명하면 다음과 같다.
먼저, 초기화 동작시 메모리 제어부(10, 15, 또는 16)는 외부로부터 전송할 데이터가 저장된 영역의 시작 어드레스(즉, 소스 어드레스(add_s)), 전송할 데이터의 전송 길이(len), 및 전송할 데이터가 저장될 영역의 시작 어드레스(즉, 목적 어드레스(add_d)) 등을 입력하여 저장한다. 또한, 상수 k를 0으로 리셋하는 동작을 수행할 수도 있다. (s100 단계)
다음으로, 전송할 데이터가 저장된 메모리 뱅크(즉, 소스 뱅크)의 상기 소스 어드레스(add_s)의 데이터를 리드한다. 이 때, 본 발명의 반도체 메모리 장치의 제1 실시예의 경우, 메모리 제어부(10)는 리드된 데이터가 글로벌 데이터 입출력 라인쌍(GIO/GIOB)을 통하여 전송되도록 로컬 센스 증폭부(24)를 제어하고, 본 발명의 반도체 메모리 장치의 제2 및 제3 실시예의 경우, 메모리 제어부(15 또는 16)는 리 드된 데이터가 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송되도록 소스 뱅크의 로컬 센스 증폭부(25)를 제어한다. 또한, 메모리 제어부는 데이터를 전송하기 전, 글로벌 데이터 입출력 라인쌍(GIO/GIOB) 또는 내부 데이터 전송 라인쌍(IDT/IDTB)을 하이 레벨로 프리차지할 수 있다. (s110 단계)
다음으로, 리드한 데이터를 버퍼에 임시 저장한다. 이 때, 본 발명의 반도체 메모리 장치의 제1 및 제2 실시예의 경우, 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 중 소스 어드레스에 대응하는 영역을 포함하는 메모리 뱅크(즉, 전송할 데이터가 저장된 메모리 뱅크)와 목적 어드레스에 대응하는 영역을 포함하는 메모리 뱅크(즉, 데이터가 저장될 메모리 뱅크)를 제외한 나머지 메모리 뱅크들 중 하나의 메모리 뱅크의 비트 라인 센스 증폭부(23)에 데이터를 임시 저장하고, 본 발명의 반도체 메모리 장치의 제3 실시예의 경우, 버퍼 메모리(30)에 데이터를 임시 저장한다. 복수개의 메모리 뱅크들(20-1, 20-2, ..., 20-n) 중 어떤 메모리 뱅크의 비트 라인 센스 앰프(23)에 데이터를 임시 저장할지 여부는 외부의 시스템 컨트롤러로부터 입력받을 수도 있으며, 메모리 제어부(10 또는 15)에서 결정할 수도 있다. (s130 단계)
다음으로, 상수 k에 1을 가산한다. (s140 단계)
다음으로, 상기 상수 k가 전송 길이(len)보다 작거나 같은지를 판단한다. (s150 단계)
s150 단계에서 판단한 결과, 상수 k가 전송 길이(len)보다 작거나 같으면 소스 뱅크의 소스 어드레스(add_s)에 상기 상수 k를 가산한 어드레스((add_s)+k)에 저장된 데이터에 대하여 상기 s110 단계 내지 s140 단계를 반복한다. 즉, 상기 단계를 반복함으로써 소스 어드레스(add_s)부터 전송 길이에 대응하는 크기를 가지는 데이터를 소스 뱅크의 메모리 셀 어레이(22)로부터 리드하여 버퍼(소정의 메모리 뱅크의 비트 라인 센스 증폭부(23) 또는 버퍼 메모리(30))에 저장한다.
s150 단계에서 판단한 결과, 상수 k가 전송 길이(len)보다 크다면 상기 상수 k를 다시 0으로 리셋한다. (s160 단계)
다음으로, 버퍼의 어드레스(k)에 임시 저장된 데이터를 리드한다. 본 발명의 반도체 메모리 장치의 제1 및 제2 실시예의 경우, 메모리 제어부(10 또는 15)는 버퍼로 이용하는 비트 라인 센스 증폭부(23)를 구비하는 메모리 뱅크의 로컬 센스 증폭부(24 또는 25)를 제어하여 임시 저장된 데이터를 글로벌 데이터 입출력 라인쌍(GIO/GIOB) 또는 내부 데이터 전송 라인쌍(IDT/IDTB)을 통해 전송한다. 본 발명의 반도체 메모리 장치의 제3 실시예의 경우, 메모리 제어부(16)는 버퍼 메모리(16) 제어하여 버퍼 메모리의 어드레스(k)에 저장된 데이터를 내부 데이터 전송 라인쌍(IDT/IDTB)을 통해 전송한다. 데이터를 전송하기 전, 메모리 제어부는 글로벌 데이터 입출력 라인쌍(GIO/GIOB) 또는 내부 데이터 전송 라인쌍(IDT/IDTB)을 하이 레벨로 프리차지할 수 있다. (s170 단계)
다음으로, 복사할 데이터를 저장할 메모리 뱅크(즉, 목적 뱅크)의 목적 어드레스(add_d)에 상기 상수 k를 가산한 어드레스((add_d)+k)에 버퍼에 임시 저장된 데이터를 라이트 한다. 이 때, 본 발명의 반도체 메모리 장치의 제2 및 제3 실시예의 경우, 메모리 제어부(15 또는 16)는 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하 여 전송되는 데이터가 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송되도록 로컬 센스 증폭부(25)를 제어한다. 즉, 메모리 제어부(15 또는 16)는 내부 데이터 전송 라이트 명령(idt_wr)을 하이 레벨로 활성화시켜 내부 데이터 전송 라인쌍(IDT/IDTB)과 로컬 데이터 입출력 라인쌍(LIO/LIOB)을 연결한다. (s180 단계)
다음으로, 상수 k에 1을 가산한다. (s190 단계)
다음으로, 상수 k가 전송 길이(len)보다 작거나 같은지를 판단한다. (s200 단계)
s200 단계에서 판단한 결과 상수 k가 전송 길이(len)보다 작거나 같다면 상기 s170 단계 내지 상기 s190 단계를 반복한다. 즉, 상기 단계를 반복하여 버퍼에 임시 저장된 데이터를 목적 뱅크의 원하는 영역에 라이트 한다.
s200 단계에서 판단한 결과 상수 k가 전송 길이(len)보다 크다면, 내부 데이터 전송 동작을 종료한다.
도 8에서는 메모리 제어부(10, 15, 또는 16)가 초기화 동작시 소스 어드레스(add_s)와 목적 어드레스(add_d)를 입력하여 저장하는 경우를 나타내었으나, 메모리 제어부(10, 15, 또는 16)는 초기화 동작시 소스 어드레스(add_s)만 입력하여 저장하고, 복사할 데이터를 버퍼에 임시 저장하는 동작이 종료된 후, 즉 s150 단계와 s160 단계 사이에 목적 어드레스(add_d)를 입력하여 저장하도록 구성될 수도 있다.
도 9는 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제2 실시예를 설명하기 위한 동작 흐름도를 나타낸 것으로서, 데이터를 버퍼에 임시 저장하 지 않고 직접 전송하는 경우를 나타낸 것이다.
도 9를 참고하여 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제2 실시예를 설명하면 다음과 같다.
먼저, 초기화 동작시 메모리 제어부(10, 15, 또는 16)는 외부로부터 전송할 데이터가 저장된 영역의 시작 어드레스(즉, 소스 어드레스(add_s)), 전송할 데이터의 전송 길이(len), 및 전송할 데이터가 저장될 영역의 시작 어드레스(즉, 목적 어드레스(add_d)) 등을 입력하여 저장한다. 또한, 상수 k를 0으로 리셋하는 동작을 수행할 수도 있다. (s300 단계)
다음으로, 전송할 데이터가 저장된 메모리 뱅크(즉, 소스 뱅크)의 상기 소스 어드레스(add_s)에 상기 상수 k를 가산한 어드레스((add_s)+k)에 저장된 데이터를 리드한다. 이 때, 본 발명의 반도체 메모리 장치의 제2 및 제3 실시예의 경우, 메모리 제어부(15 또는 16)는 리드된 데이터가 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송되도록 소스 뱅크의 로컬 센스 증복부(25)를 제어한다. (s310 단계)
다음으로, 데이터가 저장될 메모리 뱅크(즉, 목적 뱅크)의 상기 목적 어드레스(add_d)에 상기 상수 k를 가산한 어드레스((add_d)+k)에 리드한 데이터를 저장한다. 이 때, 본 발명의 반도체 메모리 장치의 제2 및 제3 실시예의 경우, 메모리 제어부(15 또는 16)는 내부 데이터 전송 라인쌍(IDT/IDTB)을 통하여 전송되는 데이터가 로컬 데이터 입출력 라인쌍(LIO/LIOB)으로 전송되도록 로컬 센스 증폭부(25)를 제어한다. 즉, 메모리 제어부(15 또는 16)는 내부 데이터 전송 라이트 명령(idt_wr)을 하이 레벨로 활성화시켜 내부 데이터 전송 라인쌍(IDT/IDTB)과 로컬 데이터 입출력 라인쌍(LIO/LIOB)을 연결한다. (s320 단계)
다음으로, 상수 k에 1을 가산한다. (s330 단계)
다음으로, 상수 k가 전송 길이(len)보다 작거나 같은지를 판단한다. (s340 단계)
s340 단계에서 판단한 결과, 상수 k가 전송 길이(len)보다 작거나 같다면 상기 s310 단계 내지 s330 단계를 반복하여 수행한다. 즉, 전송 길이에 대응하는 크기의 데이터를 소스 뱅크로부터 목적 뱅크로 복사한다.
s340 단계에서 판단한 결과, 상수 k가 전송 길이(len)보다 크다면 내부 데이터 전송 동작을 종료한다.
도 9에 나타낸 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제2 실시예의 경우, 소스 뱅크와 목적 뱅크가 서로 다른 경우에 적용 가능하다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 제1 실시예의 구성을 나타내는 것이다.
도 2는 본 발명의 반도체 메모리 장치의 메모리 제어부의 실시예의 구성을 나타내는 것이다.
도 3은 본 발명의 반도체 메모리 장치의 비트 라인 센스 증폭부의 실시예의 구성을 나타내는 것이다.
도 4는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제1 실시예의 로컬 센스 증폭부의 실시예의 구성을 나타내는 것이다.
도 5는 본 발명의 반도체 메모리 장치의 제2 실시예의 구성을 나타내는 것이다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 제2 실시예의 로컬 센스 증폭부의 실시예의 구성을 나타내는 것이다.
도 7은 본 발명의 반도체 메모리 장치의 제3 실시예의 구성을 나타내는 것이다.
도 8은 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제1 실시예를 설명하기 위한 동작 흐름도이다.
도 9는 본 발명의 반도체 메모리 장치의 내부 데이터 전송 방법의 제2 실시예를 설명하기 위한 동작 흐름도이다.

Claims (10)

  1. 내부 데이터 전송 동작시 외부로부터 입력되는 명령어에 응답하여 외부로부터 입력되는 소스 어드레스 및 목적 어드레스를 저장하고, 상기 소스 어드레스 및 상기 목적 어드레스를 이용하여 상기 내부 라이트 신호 및 내부 리드 신호를 포함하는 내부 제어 신호 및 내부 어드레스 신호를 출력하는 메모리 제어부;
    상기 내부 데이터 전송 동작시 전송 데이터가 전송되는 데이터 라인쌍; 및
    상기 내부 리드 신호에 응답하여 상기 소스 어드레스에 대응하는 영역에 저장되어 있는 상기 전송 데이터를 리드하여 상기 데이터 라인쌍으로 전송하고, 상기 내부 라이트 신호에 응답하여 상기 데이터 라인쌍으로 전송된 상기 전송 데이터를 라이트하는 복수개의 메모리 뱅크들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
    상기 내부 데이터 전송 동작시 상기 전송 데이터가 외부로 출력되지 않고 내부의 상기 소스 어드레스에 대응하는 영역에서 상기 목적 어드레스에 대응하는 영역으로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 라인쌍은
    글로벌 데이터 라인 및 반전 글로벌 데이터 라인이고,
    상기 내부 데이터 전송 동작시 상기 전송 데이터가 외부로 출력되지 않고 상기 소스 어드레스에 대응하는 영역에서 상기 목적 어드레스에 대응하는 영역으로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 메모리 뱅크들 각각은
    상기 내부 어드레스 신호를 디코딩하여 워드 라인들 및 컬럼 선택 신호 라인들을 구동하는 어드레스 디코더;
    상기 워드 라인들과 상기 컬럼 선택 신호 라인들 각각에 의해 선택되는 비트 라인들 및 반전 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 비트 라인 또는 상기 반전 비트 라인의 하이 레벨의 신호를 감지하여 반전 로컬 데이터 입출력 라인 또는 로컬 데이터 입출력 라인의 신호를 로우 레벨로 증폭하는 NMOS 센스 증폭기 및 상기 비트 라인 또는 상기 반전 비트 라인의 로우 레벨의 신호를 감지하여 상기 반전 로컬 데이터 입출력 라인 또는 상기 로컬 데이터 입출력 데이터 라인의 신호를 하이 레벨로 증폭하는 PMOS 센스 증폭기를 구비하는 비트 라인 센스 증폭부; 및
    상기 내부 리드 신호에 응답하여 상기 로컬 데이터 입출력 라인 또는 상기 반전 로컬 데이터 입출력 라인의 하이 레벨의 신호를 감지하여 상기 반전 글로벌 데이터 입출력 라인 또는 상기 글로벌 데이터 입출력 라인의 신호를 로우 레벨로 증폭하고, 상기 내부 라이트 신호에 응답하여 상기 로컬 데이터 입출력 라인 및 상기 반전 로컬 데이터 입출력 라인과 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인을 연결하는 로컬 센스 증폭부를 구비하는 것을 특징으 로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 메모리 제어부는
    상기 내부 데이터 전송 동작시 상기 소스 어드레스에 대응하는 영역의 상기 전송 데이터를 리드하여 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인을 통해 전송하여 상기 소스 어드레스 또는 상기 목적 어드레스에 대응하는 영역을 구비하지 않는 상기 메모리 뱅크의 상기 비트 라인 센스 증폭부에 임시 저장한 후, 임시 저장된 상기 전송 데이터를 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인을 통해 전송하여 상기 목적 어드레스에 대응하는 영역에 라이트 하도록 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    내부 데이터 전송 라인 및 반전 내부 데이터 전송 라인을 추가적으로 구비하고,
    상기 데이터 라인쌍은 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인이고,
    상기 내부 데이터 전송 동작시 상기 전송 데이터가 외부로 출력되지 않고 상기 소스 어드레스에 대응하는 영역에서 상기 목적 어드레스에 대응하는 영역으로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 제어부는
    노멀 동작시 상기 명령어에 응답하여 노멀 리드 신호 및 노멀 라이트 신호를 추가적으로 출력하고,
    상기 복수개의 메모리 뱅크들 각각은
    상기 내부 어드레스 신호를 디코딩하여 워드 라인들 및 컬럼 선택 신호 라인들을 구동하는 어드레스 디코더;
    상기 워드 라인들과 상기 컬럼 선택 신호 라인들 각각에 의해 선택되는 비트 라인들 및 반전 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 비트 라인 또는 상기 반전 비트 라인의 하이 레벨의 신호를 감지하여 상기 반전 로컬 데이터 입출력 라인 또는 상기 로컬 데이터 입출력 라인의 신호를 로우 레벨로 증폭하는 NMOS 센스 증폭기 및 상기 비트 라인 또는 상기 반전 비트 라인의 로우 레벨의 신호를 감지하여 상기 반전 로컬 데이터 입출력 라인 또는 상기 로컬 데이터 입출력 데이터 라인의 신호를 하이 레벨로 증폭하는 PMOS 센스 증폭기를 구비하는 비트 라인 센스 증폭부; 및
    노멀 동작시 상기 노멀 리드 신호에 응답하여 로컬 데이터 입출력 라인 또는 반전 로컬 데이터 입출력 라인의 하이 레벨의 신호를 감지하여 반전 글로벌 데이터 입출력 라인 또는 글로벌 데이터 입출력 라인의 신호를 로우 레벨로 증폭하고, 상기 내부 데이터 전송 동작시 상기 내부 리드 신호에 응답하여 로컬 데이터 입출력 라인 또는 반전 로컬 데이터 입출력 라인의 하이 레벨의 신호를 감지하여 상기 반전 내부 데이터 전송 또는 상기 내부 데이터 전송 라인의 신호를 로우 레벨로 증폭하는 로컬 센스 증폭기, 및 상기 노멀 동작시 상기 노멀 라이트 신호에 응답하여 상기 로컬 데이터 입출력 라인 및 상기 반전 로컬 데이터 입출력 라인과 상기 글로벌 데이터 입출력 라인 및 상기 반전 글로벌 데이터 입출력 라인을 연결하고, 상기 내부 데이터 전송 동작시 상기 내부 라이트 신호에 응답하여 상기 로컬 데이터 입출력 라인 및 상기 반전 로컬 데이터 입출력 라인과 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 연결하는 로컬 글로벌 게이트를 구비하는 로컬 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 메모리 제어부는
    상기 내부 데이터 전송 동작시 상기 소스 어드레스에 대응하는 영역의 상기 전송 데이터를 리드하여 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 소스 어드레스 또는 상기 목적 어드레스에 대응하는 영역을 구비하지 않는 상기 메모리 뱅크의 상기 비트 라인 센스 증폭부에 임시 저장하고, 임시 저장된 상기 전송 데이터를 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 목적 어드레스에 대응하는 영역에 라이트하도록 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인과 연결된 버퍼 메모리를 더 구비하고,
    상기 메모리 제어부는 상기 내부 데이터 전송 동작시 상기 소스 어드레스에 대응하는 영역의 상기 전송 데이터를 리드하여 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 버퍼 메모리에 임시 저장하고, 임시 저장된 상기 전송 데이터를 상기 내부 데이터 전송 라인 및 상기 반전 내부 데이터 전송 라인을 통해 전송하여 상기 목적 어드레스에 대응하는 영역에 라이트 하도록 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 제어부는
    상기 명령어에 응답하여 외부로부터 입력되는 어드레스 신호를 입력하여 상기 소스 어드레스 및 상기 목적 어드레스를 저장하는 어드레스 레지스터; 및
    상기 명령어에 응답하여 상기 어드레스 레지스터에 저장된 상기 소스 어드레스 및 상기 목적 어드레스를 이용하여 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 명령어 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 메모리 제어부는
    상기 명령어에 응답하여 상기 어드레스 신호를 입력하여 상기 전송 데이터의 크기를 결정하는 전송 길이를 저장하는 전송 길이 레지스터; 및
    상기 명령어에 응답하여 상기 어드레스 신호를 입력하여 내부 데이터 전송 기능의 사용 여부를 결정하는 모드 제어 신호를 저장하는 모드 레지스터를 추가적으로 구비하고,
    상기 명령어 디코더는 상기 전송 길이 및 상기 모드 제어 신호를 추가적으로 이용하여 상기 내부 제어 신호 및 상기 내부 어드레스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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