KR20100084153A

KR20100084153A - 팬-아웃/팬-인 매트릭스를 이용한 오류 캐치 ｒａｍ 지원

Info

Publication number: KR20100084153A
Application number: KR1020107006340A
Authority: KR
Inventors: 에드먼도 데 라 푸엔테
Original assignee: 베리지 (싱가포르) 피티이. 엘티디.
Priority date: 2007-08-24
Filing date: 2008-08-20
Publication date: 2010-07-23
Anticipated expiration: 2028-08-20
Also published as: TW200915332A; TWI490874B; CN101809883A; WO2009029454A1; US7827452B2; KR101503555B1; US20090055690A1

Abstract

본 발명의 하나의 실시예에 따르면, 테스트를 받는 다수의 장치들로부터 테스트 데이터를 획득하기 위한 방법 및 장치가 제공된다. 이것은 하나의 실시예에 따라서 테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위한 테스트 신호를 테스팅 장치로부터 출력하는 것; 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하는 것 ― 각 응답 신호는 테스트를 받는 상기 적어도 2개의 장치들 중 하나에 의해 생성됨 ―; 병렬로 수신된 상기 응답 신호들을 저장 장치에 저장하는 것; 및 상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하는 것에 의해 달성될 수 있다.

Description

팬-아웃/팬-인 매트릭스를 이용한 오류 캐치 ＲＡＭ 지원{ERROR CATCH RAM SUPPORT USING FAN-OUT/FAN-IN MATRIX}

[관련 출원들에의 상호 참조]

해당 사항 없음

[정부 지원 연구 또는 개발로 만들어진 발명의 권리에 대한 진술]

해당 사항 없음

[콤팩트 디스크 상에 제출된 "시퀀스 리스팅", 테이블, 또는 컴퓨터 프로그램 리스팅 부록에의 참조]

해당 사항 없음

[배경 기술]

자동화된 테스트 장비는 그의 채널들을 이용하여 테스트를 받는 장치(device under test; DUT)에 신호들을 드라이브하고 테스트를 받는 장치로부터 신호들을 수신한다. 테스트를 받는 각 장치는 일반적으로 어드레스 PIN들, 제어 PIN들, 및 데이터 PIN들을 포함한다. 과거에는, 자동화된 테스트 장비는 데이터 PIN들을 위한 전용 PIN 전자 회로 채널들(electronics channels)을 이용하였다. 그 결과, 채널들과 테스트를 받는 장치 상의 데이터 PIN들 사이에 일대일 관계가 있었다. 즉, 데이터 라인들을 위한 PIN 전자 회로 채널들은 테스트를 받는 다수의 장치들에 의해 공유되지 않았다. 그 결과, 예를 들면 웨이퍼 상의, 다수의 장치들을 테스팅하는 데 필요한 시간은, 테스트를 받는 각 장치에 대한 데이터가 직렬로 판독되어야 한다는 사실 때문에, 오래 걸렸다.

테스트를 받는 다수의 장치들로부터 데이터를 판독하기 위해 동일한 PIN 전자 회로 채널을 이용하려고 하는 시도들이 행해졌지만, 그것들은 테스트를 받는 이 장치들로부터 데이터가 직렬로 판독될 것을 요구하였다. 따라서, 테스트를 받는 제1 장치로부터 제1 데이터 판독이 수행되어야 하고, 그 후 테스트를 받는 제2 장치에서 데이터가 판독되고, 그 후 테스트를 받는 제3 장치로부터 제3 데이터가 판독되는 등, 그렇게 계속되어야 한다. 따라서, 이러한 직렬 방식으로 다수의 장치들로부터 데이터 판독들을 수행하는 시간은 테스트 받는 장치들의 수의 배수로 테스팅 시간을 증가시켰다. 예를 들면, 동일한 테스트 채널을 이용하여 테스트를 받는 4개의 장치들로부터 판독하기 위해서는 테스트를 받는 하나의 장치로부터 데이터를 판독하는 데 필요한 것보다 4배 더 오래 걸린다. 그 결과, 테스트 시간 오버헤드(test time overhead; TTO)는 일반적으로 받아들일 수 없는 것이었다. 따라서, 테스팅은 일반적으로 테스팅 장치의 하나의 PIN IO 채널을 테스트를 받는 장치 상의 개개의 데이터 PIN에 전용하는 것에 의해 수행되었다.

다수의 장치들을 테스팅하는 데 있어서 과거의 다른 약점은 장치들로부터 데이터 판독을 수행하는 데 있어서 장치들 사이의 전기 절연의 결핍이었다. 따라서, 예를 들면, 2개의 장치가 하나의 데이터 라인을 이용하여 직렬 방식으로 판독될 때, 테스트를 받는 불량한 장치는 불필요하게 테스트를 받는 다른 장치가 손상된 것처럼 또는 낮은 품질인 것처럼 보이게 할 수 있다. 예를 들면, 만약 테스트를 받는 제1 장치가 전기 단락을 갖는다면, 테스트를 받는 제2 장치를 판독할 때의 전기 절연의 결핍은 테스트를 받는 제2 장치가 불량하게 작동하게 할 수 있다. 그 결과, 테스트를 받는 제2 장치는 표준 이하(substandard)로 분류될지도 모른다.

[개요]

본 발명의 하나의 실시예에 따르면, 다수의 장치들로부터 테스트 데이터를 획득하기 위한 장치가 제공된다. 테스트 장치는 테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위한 제1 테스트 신호를 상기 테스팅 장치로부터 출력하도록 구성된 테스트 신호 생성기를 포함할 수 있다. 상기 테스팅 장치는 또한 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하도록 구성된 응답 신호 수신기를 포함할 수 있고, 각 응답 신호는 상기 제1 테스트 신호에 응답하여 상기 테스트를 받는 장치들 중 하나에 의해 생성된다. 또한, 상기 테스팅 장치는 병렬로 수신된 상기 응답 신호들을 저장하도록 구성된 메모리와 같은 저장 장치를 포함할 수 있다. 직렬 출력 회로는 상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하도록 구성될 수 있다.

본 발명의 다른 실시예에 따르면, 다수의 장치들로부터 테스트 데이터를 획득하는 방법은 테스팅 장치로부터 제1 테스트 신호를 출력하고 상기 테스트 신호를 테스트를 받는 적어도 2개의 장치들에 병렬로 입력하는 단계; 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하는 단계 ― 각 응답 신호는 상기 제1 테스트 신호에 응답하여 테스트를 받는 상기 2개의 장치들 중 하나에 의해 생성됨 ―; 병렬로 수신된 상기 응답 신호를 저장 장치에 저장하는 단계; 및 테스팅 분석에 이용하기 위해 상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하는 단계에 의해 구현될 수 있다.

본 발명의 그 이상의 실시예들은 여기에서 설명되는 명세서 및 도면들을 검토하는 것에 의해 이해될 것이다.

도 1은 본 발명의 하나의 실시예에 따른, 테스트를 받는 다수의 장치들의 병렬 테스팅 배열의 블록도를 도시한다.
도 2는 도 1에 도시된 자동화된 테스트 장비를 구현하기 위해 이용될 수 있는 컴퓨팅 장치의 블록도를 도시한다.
도 3은 본 발명의 하나의 실시예에 따른, 테스트를 받는 다수의 장치들의 병렬 테스팅을 위한 자동화된 테스팅 장치의 블록도를 도시한다.
도 4는 본 발명의 하나의 실시예에 따른 도 3에 도시된 회로와 함께 이용될 수 있는 타이밍도의 예를 도시한다.
도 5는 본 발명의 하나의 실시예에 따른 테스트를 받는 장치들의 병렬 테스팅의 방법을 설명하는 순서도를 도시한다.
도 6a 및 6b는 본 발명의 하나의 실시예에 따른 테스트를 받는 다수의 장치들의 병렬 테스팅의 방법을 설명하는 순서도를 도시한다.

자동화된 테스트 장비는 다수의 장치들을 직렬 방식으로 테스팅하기 위해 이용될 수 있지만, 그러한 테스팅은 테스팅 절차에 상당한 시간 요인을 도입한다. 그 결과, 대부분의 테스팅 장비는 테스트를 받는 장치들 상의 데이터 PIN들을 위한 전용 PIN 전자 회로 채널들을 갖도록 구성된다. 따라서, 그러한 테스팅 스킴들에서는 하나의 장치의 PIN에 채널이 전용된다. 본 발명의 하나의 실시예에 따르면, 테스트를 받는 다수의 장치들은 이제 병렬 방식으로 테스팅될 수 있다. 도 1은 자동화된 테스트 장비(104)에 의해 테스팅하기 위한 다수의 장치들 1 내지 N의 연결을 도시한다.

도 1은 자동화된 테스트 장비(104)가 장치들(108, 112, 116, 및 120)과 전기적으로 연결되어 있는 회로(100)를 도시한다. 이 장치들은 테스트를 받는 장치들을 나타내고 자동화된 테스트 장비가 각각 장치들에 입력을 제공하고 장치들로부터 출력을 수신할 수 있도록 병렬로 구성될 수 있는 본질적으로 임의의 수의 장치들일 수 있다.

도 2를 참조하면, 도 1에 도시된 자동화된 테스트 장치에 대한 시스템 요건들을 구현하기 위해 이용될 수 있는 블록도(200)가 도시되어 있다. 도 2는 개개의 시스템 엘리먼트들이 어떻게 구현될 수 있는지를 대체로 설명한다. 시스템(200)은 프로세서(201), 입력 장치(202), 출력 장치(203), 저장 장치(204), 컴퓨터 판독 가능한 저장 매체 판독기(205a), 통신 시스템(206), 처리 가속(예를 들면, DSP 또는 특수 용도 프로세서들)(207) 및 메모리(209)를 포함하여, 버스(208)를 통해 전기적으로 연결되는 하드웨어 엘리먼트들을 포함하는 것으로 도시되어 있다. 컴퓨터 판독 가능한 저장 매체 판독기(205a)는 컴퓨터 판독 가능한 저장 매체(205b)에 더 연결되고, 그 조합은, 저장 장치(204), 메모리(209) 및/또는 임의의 다른 그러한 액세스 가능한 시스템(200) 리소스를 포함할 수 있는, 컴퓨터 판독 가능한 정보를 일시적으로 및/또는 더 영구적으로 포함하기 위한, 원격, 로컬, 고정 및/또는 이동식 저장 장치들 외에 저장 매체, 메모리 등을 포괄적으로 나타낸다. 시스템(200)은 또한 운영 체제(292) 및 프로그램, 애플릿, 데이터 등과 같은 다른 코드(293)를 포함하는 소프트웨어 엘리먼트들(현재 작업 메모리(291) 내에 위치하는 것으로 도시됨)을 포함한다.

시스템(200)은 확장 가능한 유연성 및 구성능력(configurability)을 갖는다. 따라서, 예를 들면, 현재 바람직한 프로토콜들, 프로토콜 변형들, 확장들 등에 따라서 더 구성될 수 있는 하나 이상의 서버를 구현하기 위해 단일 아키텍처가 이용될 수 있다. 그러나, 이 기술 분야의 숙련자들은 실시예들이 더 특정한 응용 요건들에 따라서 이용되는 것도 당연하다는 것을 분명히 알 것이다. 예를 들면, 하나 이상의 시스템 엘리먼트는 시스템(200) 컴포넌트 내의(예를 들면, 통신 시스템(206) 내의) 하위 엘리먼트들로서 구현될 수도 있다. 사용자 지정된(customized) 하드웨어가 이용될 수도 있고 및/또는 특정한 엘리먼트들은 하드웨어, 소프트웨어(애플릿과 같은, 소위 "포터블 소프트웨어"(portable software)를 포함함) 또는 양쪽 모두로 구현될 수 있다. 또한, 네트워크 입력/출력 장치들(도시되지 않음)과 같은 다른 컴퓨팅 장치들에의 접속이 이용될 수 있지만, 다른 컴퓨팅 장치들에의 유선, 무선, 광학(optical), 모뎀 및/또는 다른 접속 또는 접속들이 이용될 수도 있다는 것을 이해해야 한다.

이제 도 3을 참조하면, 시스템(300)이 도시되어 있다. 도 3은 테스트를 받는 다수의 장치들로부터 병렬 방식으로 판독하고 PIN 전자 회로 채널을 가로질러 고속 직렬 방식으로 정보를 중계하기 위해 이용될 수 있는 시스템을 도시한다. 이것은 테스트를 받는 다수의 장치들의 데이터 라인들에 정보를 드라이브하고 수신하기 위해 단일 채널이 이용되는 것을 허용한다. 또한, 그것은 테스트를 받는 다수의 장치들이 테스트 시간 오버헤드를 증가시키는 일 없이 동시에(즉, 병렬로) 테스팅되는 것을 허용한다.

도 3은 채널(305)이 중간 회로(308)와 연결되어 있는 테스팅 장치(304)를 도시한다. 회로(308)는 장치(304)에 의해 드라이브되는 신호들을, 장치들(312, 316, 및 320)로서 도시된, 테스트를 받는 다수의 장치들에 팬 아웃(fan out)하기 위해 이용된다. 타원들은 다수의 장치들이 테스트될 수 있다는 것을 도시한다. 다시 블록(304)을 참조하면, 블록(324)은 신호들을 드라이브하고 수신할 수 있는 PIN 전자 회로 채널의 기호적인 표현을 나타낸다. 비교기들은 채널(305)에서 수신된 신호들을 테스팅하기 위하여 도시되어 있다. 게다가, 장치(304)는 또한 일단 테스트를 받는 장치로부터 테스트 데이터가 수신되면 데이터 분석을 수행하기 위해 이용되는 테스트 로직 블록(332)을 포함하는 것으로 도시되어 있다. 또한, 블록(328)은 테스트를 받는 장치에 대한 테스트 정보를 저장하기 위해 이용될 수 있는 오류 캐치 RAM 장치를 나타낸다. 예를 들면, RAM 장치는 테스트를 받는 RAM의 비트 맵을 생성하기 위해 테스팅될 수 있다. 이 정보는 어느 행들 또는 열들이 제조 결함들 때문에 교체되어야 하는지를 결정하기 위해 오류 캐치 RAM에 저장될 수 있다.

블록(308)에 도시된 회로는 테스트를 받는 다수의 장치들에 단일 PIN 전자 회로 채널(305)을 팬 아웃하기 위해 본 발명의 하나의 실시예에 따라서 이용될 수 있다. 과거에는, 하나의 PIN 전자 회로 채널이 테스트를 받는 장치의 데이터 PIN에 전용되거나 또는 테스트를 받는 다수의 장치들에 직렬 전기 연결을 필요로 하였을 것이다. 그러나, 블록(308)에 도시된 회로는 PIN 전자 회로 채널(305)이 다수의 장치들로부터 병렬 방식으로 데이터를 판독하면서 그 장치들로부터 신호들을 드라이브하고 수신하는 것을 허용한다. 이것은 어떤 테스트 시간 오버헤드도 도입하지 않는다. 과거에는, 직렬 판독들은 상당한 테스트 시간 오버헤드를 생성하였고 따라서 그러한 직렬 테스팅을 단념시켰다.

블록(308)은 PIN 전자 회로 채널(305)이 버퍼들(354, 355, 및 356)에 신호를 팬 아웃하기 위해 버퍼(347)를 이용하는 것에 의해 자동화된 테스트 회로(304)에 의해 드라이브되는 신호를 팬 아웃할 수 있다는 것을 나타낸다. 이 버퍼들은 장치들(312, 316, 및 320)에 각각 신호를 드라이브한다.

테스트를 받는 장치들로부터 데이터가 판독될 때, 판독은 병렬 방식으로 달성될 수 있다. 따라서, 장치들(312, 316, 및 320)의 데이터 라인들은 도 3에서 비교기들(351, 352, 및 353)과 전기적으로 연결되는 것으로 도시되어 있다. 비교기들은 입력 전압 신호를 기준 전압 신호와 비교하는 것에 의해 전압 레벨 테스트를 수행한다. 비교기들은 그 후 래치들(346, 345, 및 344)을 드라이브한다. 이 래치들은 입력 신호들을 적절한 시간에 래칭하도록 클로킹된다. 래치들의 출력은 그 후 직렬 시프터(336)와 같은 메모리 장치와 전기적으로 연결된다. 그 후 직렬 시프터(336)에 의해 신호들의 병렬 판독이 달성될 수 있다. 일단 직렬 시프터(336)가 그의 입력 신호들을 캡처하면, 그 신호들은 데이터를 순차 출력하기 위해 시퀀서(sequencer)(340)를 이용하는 것에 의해 직렬 방식으로 출력될 수 있다. 버퍼(348)는 그 신호들을 채널(305)을 가로질러 PIN 전자 회로(324)로 드라이브하고, PIN 전자 회로(324)는 다시 입력된 신호들에 대하여 전압 레벨 테스트를 수행한다.

회로(308)에 의해 출력된 비트들의 직렬 스트림은 그 후 개개의 비트를 테스트를 받는 그의 대응하는 장치와 관련시키기 위해 테스트 로직(332)에 의해 조작될 수 있다. 신호는 장치가 바르게 동작하고 있는지를 결정하기 위해 예상 값과 비교될 수 있다. 만약 장치가 바르게 동작하고 있지 않다면, 오류 캐치 RAM 회로(328)에 오류가 저장될 수 있다. 테스트를 받는 장치들 각각에 대하여 테스트 데이터를 수집하기 위해 직렬 스트림의 각 비트에 대하여 로직 테스트들이 수행될 수 있다.

이러한 방식으로, 하나의 PIN 전자 회로 채널은 정보를 드라이브하고 수신하기 위해 이용될 수 있을 뿐만 아니라, 다수의 장치들로부터 정보를 드라이브하고 수신하기 위해 이용될 수도 있다. 이 실시예는 또한 테스트 장비가 테스트 시간 오버헤드를 도입하지 않으면서 이들 다수의 장치들로부터의 데이터의 병렬 판독을 수행하는 것을 허용한다. 직렬 데이터 스트림은 차후의 판독 동작이 수행되어 래치들에 로딩되기 전에 수집된 데이터의 전량을 운반할 수 있기 때문에 어떤 테스트 시간 오버헤드도 도입되지 않는다.

도 3은 또한 회로(308)가 판독 동작들 동안에 테스트를 받는 장치들 사이에 전기 절연을 제공하는 것을 도시한다. 테스트를 받는 각 장치는 그의 관련된 비교기에만 연결되고 테스트되고 있는 다른 장치들의 데이터 라인들과는 전기적으로 연결되지 않는다. 따라서, 테스트를 받는 장치들 중 하나가 고장나면, 다른 장치들은 그 고장에 의해 영향을 받지 않는다. 따라서, 테스트를 받는 그 고장난 장치에 의해 야기되는 다른 장치들에 대한 영향들에 관한 걱정 없이 그 다른 장치들을 신뢰성 있게 테스팅할 수 있다.

테스팅 장치 회로(304)에 데이터를 반환하기 위한 시간 슬라이싱 방법(time slicing approach)은 테스터 채널은 전형적으로 그 시간에 테스트를 받는 장치보다 훨씬 더 빠르게 동작할 수 있다는 사실에 의지한다. 예를 들면, PIN 전자 회로 채널에서는 600 또는 800 Mbs의 속도로 데이터를 수신할 수 있는 것이 전형적인 반면, 전형적인 비휘발성 메모리는 50 Mbs 이하에서 동작한다.

시퀀서(340) 및 직렬 시프터(336)에 의해 수행되는 직렬 전송은 테스트를 받는 차후의 장치 목적들 사이에 배경에서 일어날 수 있다. 이것은, 예를 들면, 도 4에 도시된 예시의 타이밍도에 도시되어 있다.

도 4에 도시된 타이밍도에서는, 테스트를 받는 4개의 장치들이 이용되고 있다. 래치들은 STBCLK 및 CMPLE가 참일 때 비교기들의 결과들을 래칭한다. 이의 이후에, 타이밍도는 관련된 4개의 장치들로부터의 모든 4개의 비트들이 테스팅 장치 회로(304)에 오류 캐치 RAM 데이터(error catch RAM data; ECRD)를 반환하기 위해 STBCLK의 양쪽 에지들을 이용하여 시퀀싱되는 것을 나타낸다.

도 4에 도시된 ECRDS 신호는 어느 비트가 고속 직렬 시프터를 통하여 송출될 것인지를 선택한다. ECRDS가 3인 경우, 이것은 다음 스트로브에서, 레벨 검출된 출력들의 새로운 세트가 비교기들로부터 래칭되도록 CMPLE를 통해 직렬 시프터를 인에이블(enable)할 것이다. 이 시퀀스는 그 후 모든 비교 사이클마다 반복될 것이다.

도 3은 회로(308)로부터 테스팅 장치(304)로의 데이터 출력의 클로킹을 시작하는 최초 리딩 에지(initial leading edge)를 제공하는 것으로서 STBCLK를 나타낸다. 이 최초 리딩 에지는 STBCLK의 차후의 천이들이 직렬 시프터로부터 차후의 비트들을 클로킹하여 출력(clock out)하는 동안에 테스트 회로(304)에 의해 생성될 수 있다. 신호 DRV/RCV는 채널이 드라이브 또는 수신 모드에서 동작하고 있는 때에 대한 타이밍 신호를 나타낸다. 전술한 바와 같이, 신호 ECRDS는 어느 비트가 직렬 시프터로부터 출력되어야 하는지를 나타내는 값들을 제공한다. 신호 CMPLE는 비교 래치 인에이블을 위한 신호를 제공한다. 따라서, 신호 ECRD는 비교기들 A 내지 D가 래칭되는 때를 나타낸다.

도 4에 도시된 나머지 3개의 타이밍 신호들은 테스팅 장치 회로(304)로의 정보의 전송을 설명한다. TESTER_IO로서 나타내어진 신호는 채널(305)이 드라이브 사이클 또는 수신 사이클에서 동작하고 있는 때를 나타낸다. 그것은 또한 드라이브 사이클로부터 수신 사이클로 및 수신 사이클로부터 드라이브 사이클로의 천이를 나타낸다. 또한, 그것은 테스트를 받는 장치들로부터 판독된 데이터의 순차적인 송신을 다음의 데이터의 시퀀스: ECRAA, ECRAB, ECRAC, ECRAD, ECRBA, ECRBB, ECRBC, ECRBD를 생성하는 것으로서 나타낸다. 신호 PE_IO는 채널(305)을 가로지르는 송신 지연에 의해 도입된 시간 지연을 갖는 이전의 신호를 나타낸다. 마지막으로, 신호 DATA_STB는 로직 테스트 회로에 의해 이용하기 위한 PE_IO 신호로부터의 데이터 캡처를 클로킹하기 위해 이용될 수 있는 데이터 스트로브 신호를 나타낸다. 이 데이터 스트로브 신호는 정보의 고속 데이터 스트림의 가장 신뢰성 있는 판독을 생성하기 위해 데이터 스트림의 중앙 부분 내에 있도록 조정될 수 있다.

이제 도 5를 참조하면, 본 발명의 하나의 실시예에 따른 도 3에 도시된 회로를 이용하는 방법을 설명하는 순서도(500)를 볼 수 있다. 블록(504)은 테스트를 받는 다수의 장치들에 병렬로 입력하기 위해 테스팅 장치로부터 제1 테스트 신호와 같은 출력이 드라이브되는 것을 나타낸다. 블록(508)은 테스팅 장치에 의해 드라이브된 제1 테스트 신호에 응답하여 테스트를 받는 장치에 의해 생성된 각 응답 신호가 판독되도록 테스트를 받는 장치들로부터의 병렬 판독들이 행해질 수 있다는 것을 나타낸다. 블록(512)에서는, 응답 신호들이 저장 장치에 저장된다. 그리고, 블록(516)에서는, 저장된 응답 신호들이 저장 장치로부터 직렬로 출력된다. 예를 들면, 직렬 출력은 오류 캐치 RAM 내의 항목들의 생성에 이용하기 위해 로직 회로에 송신된다.

도 6a 및 6b는 본 발명의 다른 실시예를 설명하는 순서도(600)를 도시한다. 블록(604)에서는, 테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위해 테스팅 장치로부터 제1 테스트 신호가 출력된다. 블록(608)에서는, 테스팅 장치는 테스팅 장치에 병렬로 입력되는 응답 신호들, 예를 들면, 적어도 2개의 응답 신호들을 수신하고, 여기서 각 응답 신호는 이전의 테스트 신호에 응답하여 테스트를 받는 장치들 중 하나에 의해 생성된다. 블록(612)에서는, 각 응답 신호가 전용 비교기에 의해 테스팅된다. 또한, 블록(616)에서는, 각 응답 신호가 전용 래치에 의해 래칭된다. 블록(620)에서는, 응답 신호들이 병렬로 수신되고 저장 장치에 저장된다. 예를 들면, 블록(624)은 응답 신호들이 직렬 시프트 내로 병렬로 판독될 수 있고 직렬 시프터에서 그것들은 저장되고 직렬 시프터는 저장 장치로서 기능한다는 것을 나타낸다. 블록(628)에서는, 응답 신호들이 저장 장치로부터 직렬 방식으로 출력된다. 예를 들면, 블록(632)은 직렬 출력은 저장된 응답 신호들을 로직 회로에 드라이브하는 것에 달성될 수 있고 로직 회로는 그 후 오류 정보를 오류 캐치 RAM에 저장할 수 있다는 것을 나타낸다.

따라서, 본 발명의 다양한 실시예들에 따르면, 여러 가지 이익들이 달성될 수 있다. 예를 들면, 본 발명의 하나의 실시예에 따르면, 오류 캐치 RAM 지원에 의해 테스트를 받는 다수의 장치들로부터 병렬 판독들이 가능해진다. 이것은 팬 아웃/팬 인 테스팅 방법을 이용하여 다수의 장치들을 테스팅하는 데 있어서 테스트 시간 오버헤드를 상당히 감소시킨다.

게다가, 본 발명의 하나의 실시예는 사용자가 다수의 장치들에 걸쳐서 어드레스 및 제어 PIN 전자 회로들을 충분히 공유하는 것을 가능하게 할 뿐만 아니라, 데이터 I/O로서 사용되고 있는 테스트 채널들을 공유하는 것도 가능하게 한다. 이것은 현존하는 테스터의 병렬 처리(parallelism)를 증가시킨다.

더욱이, 팬 아웃/팬 인이 액티브 컴포넌트들을 이용하여 행해지기 때문에, 장치가 고장날 때, 그것은 고장난 장치의 절연을 허용한다. 따라서, 다른 장치들의 테스팅이 계속되는 동안에 고장난 장치는 오프될 수 있다. 이것은 고장난 장치에 의해 영향을 받은 장치들을 다시 테스팅할 수 없는 웨이퍼 선별(wafer sort)의 어려움 때문에 웨이퍼 선별에서 특히 중요할 수 있다.

게다가, 하나의 실시예는 테스터와 도 3에서 회로(308)로서 도시된 새로운 회로 사이에 단일 라인의 공유를 허용한다. 이 라인을 따르는 직렬 통신은 테스터와 테스트를 받는 장치 사이에 요구되는 라인들의 전체 수를 감소시킨다.

예를 들어, 메모리 장치에서 개개의 오류들을 캡처할 수 있는 것은 수리 또는 분석을 수행하기 위해 그 데이터를 이용하는 데 흥미가 있는 응용들에 대하여 매우 유익할 수 있다. 이것은 장치에 내장되어(built into) 있는 용장 행들 및/또는 열들(redundant rows and/or columns)을 이용한 셀 수리를 허용하는 비휘발성 메모리 장치들의 전형적인 테스팅이다. 장치 오류 맵을 캡처하는 능력이 없다면, 그러한 수리를 수행할 수 없다.

본 발명의 다양한 실시예들이 본 발명을 실시하기 위한 방법들 또는 장치로서 설명되었지만, 본 발명은 컴퓨터에 연결된 코드, 예를 들면, 컴퓨터 상에 상주하거나 또는 컴퓨터에 의해 액세스 가능한 코드를 통하여 실시될 수 있다는 것을 이해해야 한다. 예를 들면, 위에 설명된 방법들 중 다수를 실시하기 위해 소프트웨어 및 데이터베이스들이 이용될 수 있다. 따라서, 본 발명이 하드웨어에 의해 달성되는 실시예들에 더하여, 이들 실시예들은 이 설명에서 개시된 기능들을 가능하게 하는, 컴퓨터 판독 가능한 프로그램 코드가 그 안에 구현되어 있는 컴퓨터 사용 가능한 매체를 포함하는 제조물의 사용을 통하여 달성될 수 있다는 것에도 주목한다. 그러므로, 본 발명의 실시예들은 또한 그들의 프로그램 코드 수단에서도 이 특허에 의해 보호되는 것으로 간주되는 것이 소망된다. 또한, 본 발명의 실시예들은, RAM, ROM, 자기 매체, 광학 매체, 또는 자기-광학 매체를 포함하지만, 이들에 제한되지 않는, 사실상 임의의 종류의 컴퓨터 판독 가능한 메모리에 저장된 코드로서 구현될 수 있다. 한층 더 일반적으로, 본 발명의 실시예들은 소프트웨어로, 또는 하드웨어로, 또는 범용 프로세서 상에서 실행하는 소프트웨어, 마이크로코드, PLA, 또는 ASIC을 포함하지만, 이들에 제한되지 않는 소프트웨어와 하드웨어의 임의의 조합으로 실시될 수 있다.

또한 본 발명의 실시예들은 송신 매체를 통하여 전파되는 신호들(예를 들어, 전기 및 광학)뿐만 아니라, 반송파(carrier wave)에 구현된 컴퓨터 신호들로서 달성될 수 있다고 상상된다. 따라서, 위에 설명된 다양한 정보는 데이터 구조와 같은 구조로 포맷되고, 송신 매체를 통하여 전기 신호로서 송신되거나 또는 컴퓨터 판독 가능한 매체 상에 저장될 수 있다.

또한 여기에 열거된 구조들, 자료들, 및 액트들의 다수는 기능을 수행하기 위한 수단으로서 또는 기능을 수행하기 위한 단계들로서 열거될 수 있다는 것에도 주목한다. 그러므로, 그러한 언어는 이 명세서 내에 개시된 모든 그러한 구조들, 자료들, 또는 액트들 및 그들의 등가물들을 포함할 권리가 있다는 것을 이해해야 한다.

본 발명의 실시예들의 장치들 및 방법들 및 그의 부수적인 이점들은 이 명세서로부터 이해될 것이라고 생각된다. 전술한 것은 본 발명의 특정 실시예들에 대한 완전한 설명이지만, 상기 설명은 청구항들에 의해 정의되는 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다.

Claims

테스트를 받는 복수의 장치들로부터 테스트 데이터를 획득하는 방법으로서,
테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위한 제1 테스트 신호를 테스팅 장치로부터 출력하는 단계;
적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하는 단계 ― 각 응답 신호는 상기 제1 테스트 신호에 응답하여 테스트를 받는 상기 적어도 2개의 장치들 중 하나에 의해 생성됨 ―;
병렬로 수신된 상기 응답 신호들을 저장 장치에 저장하는 단계; 및
상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하는 단계
를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하는 단계는,
전용 래치에 의해 각 응답 신호를 래칭하는 단계를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하는 단계는,
전용 비교기에 의해 각 응답 신호를 테스팅하는 단계;
전용 래치에 의해 각 응답 신호를 래칭하는 단계를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 병렬로 수신된 상기 응답 신호들을 저장하는 단계는,
상기 응답 신호들을 직렬 시프터 내로 병렬로 판독하는 단계를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하는 단계는,
상기 저장된 응답 신호들을 로직 테스터에 직렬로 출력하는 단계를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하는 단계는,
상기 저장된 응답 신호들을 오류 캐치(error catch) RAM에 직렬로 출력하는 단계를 포함하는 테스트 데이터 획득 방법.
제1항에 있어서, 상기 테스트를 받는 상기 적어도 2개의 장치들에 병렬로 입력하기 위한 상기 제1 테스트 신호를 상기 테스팅 장치로부터 출력하는 단계는,
상기 제1 테스트 신호를 생성하는 단계;
동일한 회로 구성을 갖는 테스트를 받는 복수의 장치들을 제공하는 단계; 및
테스트를 받는 각 장치에서의 동일한 위치에 병렬로 상기 제1 테스트 신호를 입력하는 단계
를 포함하는 테스트 데이터 획득 방법.
테스트를 받는 복수의 장치들로부터 테스트 데이터를 획득하기 위한 장치로서,
테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위한 제1 테스트 신호를 테스팅 장치로부터 출력하도록 구성된 테스트 신호 생성기;
적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하도록 구성된 응답 신호 수신기 ― 각 응답 신호는 상기 제1 테스트 신호에 응답하여 테스트를 받는 상기 적어도 2개의 장치들 중 하나에 의해 생성됨 ―;
병렬로 수신된 상기 응답 신호들을 저장하도록 구성된 저장 장치; 및
상기 저장 장치로부터 상기 응답 신호들을 직렬로 출력하도록 구성된 직렬 출력 회로
를 포함하는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 적어도 2개의 응답 신호들을 상기 테스팅 장치에 병렬로 입력하기 위한 상기 응답 신호 수신기는,
복수의 래치들을 포함하고, 상기 래치들 각각은 상기 응답 신호들 중 하나를 래칭하는 데 전용되는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 적어도 2개의 응답 신호들을 병렬로 입력하도록 구성된 응답 신호 수신기는,
복수의 비교기들; 및
복수의 래치들을 포함하고,
상기 비교기들 각각은 상기 응답 신호들 중 하나를 테스팅하기 위해 전용되며, 상기 래치들 각각은 상기 응답 신호들 중 하나에 전용되는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 저장 장치는 직렬 시프터를 포함하는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 저장 장치는 상기 저장된 응답 신호들을 테스팅하도록 구성된 로직 테스터와 연결되는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 저장 장치는 오류 캐치 RAM과 연결되는 테스트 데이터 획득 장치.
제8항에 있어서, 상기 테스트 신호 생성기는,
상기 제1 테스트 신호를 생성하고;
동일한 회로 구성을 갖는 테스트를 받는 복수의 장치들과 연결하고;
테스트를 받는 각 장치에서의 동일한 위치에 병렬로 상기 제1 테스트 신호를 입력하도록 구성되는 테스트 데이터 획득 장치.
테스트를 받는 복수의 장치들로부터 테스트 데이터를 획득하기 위한 장치로서,
테스트를 받는 적어도 2개의 장치들에 병렬로 입력하기 위한 제1 테스트 신호를 생성하기 위한 수단;
적어도 2개의 응답 신호들로부터 병렬로 입력을 수신하기 위한 수단 ― 각 응답 신호는 상기 제1 테스트 신호에 응답하여 테스트를 받는 상기 적어도 2개의 장치들 중 하나에 의해 생성됨 ―;
병렬로 수신된 상기 응답 신호들을 저장하기 위한 수단; 및
상기 저장하기 위한 수단으로부터 상기 응답 신호들을 직렬로 출력하기 위한 수단
을 포함하는 테스트 데이터 획득 장치.
제15항에 있어서, 상기 수신하기 위한 수단은,
복수의 래치들을 포함하고, 상기 래치들 각각은 상기 응답 신호들 중 하나를 래칭하는 데 전용되는 테스트 데이터 획득 장치.
제15항에 있어서, 상기 수신하기 위한 수단은,
복수의 비교기들; 및
복수의 래치들을 포함하고,
상기 비교기들 각각은 상기 응답 신호들 중 하나를 테스팅하기 위해 전용되며, 상기 래치들 각각은 상기 응답 신호들 중 하나에 전용되는 테스트 데이터 획득 장치.
제15항에 있어서, 상기 저장하기 위한 수단은 직렬 시프터를 포함하는 테스트 데이터 획득 장치.
제15항에 있어서, 상기 저장하기 위한 수단은 상기 저장된 응답 신호들을 테스팅하도록 구성된 로직 테스터와 연결되는 테스트 데이터 획득 장치.
제15항에 있어서, 상기 저장하기 위한 수단은 오류 캐치 RAM과 연결되는 테스트 데이터 획득 장치.