KR20100079179A - Mim capacitor and its fabrication method - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000005498 polishing Methods 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 238000007796 conventional method Methods 0.000 abstract description 2
- 238000005137 deposition process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 13
- 239000010949 copper Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000011165 process development Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- -1 diffusion using SiN Chemical compound 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 MIM 커패시터를 제조하는 기법에 관한 것으로, 이를 위하여 본 발명은, 하부 금속막, 유전막 및 상부 금속막을 순차적으로 적층하여 MIM 커패시터를 제조하는 종래 방법과는 달리, 하부 금속막 내부에 유전막 및 상부 금속막을 매립하여 매립형 MIM 커패시터를 형성함으로써, 후속하는 다수의 증착 공정에서 적층형 MIM 커패시터 형성 영역에서 발생하는 단차를 미연에 방지할 수 있어 반도체 소자의 수율을 향상시킬 수 있는 것이다.The present invention relates to a technique for manufacturing a MIM capacitor, and for this purpose, unlike the conventional method of manufacturing a MIM capacitor by sequentially stacking a lower metal film, a dielectric film and an upper metal film, a dielectric film and By embedding the upper metal film to form a buried MIM capacitor, it is possible to prevent a step occurring in the stacked MIM capacitor formation region in a plurality of subsequent deposition processes, thereby improving the yield of the semiconductor device.
Description
본 발명은 MIM(metal/insulator/metal) 커패시터를 제조하는 기법에 관한 것으로, 더욱 상세하게는 MIM 커패시터 제조 과정에서 발생하는 단차를 감소시키는데 적합한 MIM 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a metal / insulator / metal (MIM) capacitor, and more particularly, to a MIM capacitor and a method of manufacturing the same, which are suitable for reducing a step occurring in a MIM capacitor manufacturing process.
잘 알려진 바와 같이, 이미지 센서(image sensor)는 1차원 또는 2차원 이상의 광학 정보를 전기신호로 변환하는 장치를 의미한다.As is well known, an image sensor refers to an apparatus for converting optical information of one or two or more dimensions into an electrical signal.
이러한 이미지 센서는 촬상관과 고체 촬상 소자로 분류되는데, 촬상관은 텔레비전을 중심으로 하여 화상 처리 기술을 구사한 계측, 제어, 인식 등에서 널리 상용되며 응용 기술이 발전되었고, 시판되는 고체 촬상 소자는 CMOS(complementary metal oxide semiconductor) 형과 CCD(charge coupled device) 형의 2종류가 있다.Such image sensors are classified into image capturing tubes and solid-state image capturing apparatuses, which are widely used in measurement, control, and recognition using image processing technology centered on televisions, and applied technologies have been developed. Commercially available solid-state image capturing apparatuses are CMOS (complementary). There are two types of metal oxide semiconductor (CCD) types and charge coupled device (CCD) types.
특히, CMOS 이미지 센서(CIS)는 CMOS 제조기술을 이용하여 광학적 이미지를 전기적 신호로 변화시키는 소자를 의미하며, 이러한 CMOS 이미지 소자는 디지털 스틸 카메라, 휴대폰의 카메라, 도어폰의 카메라 등 이미지 센서에 대한 수요가 폭발 적으로 늘어나면서, CIS 장치에 대한 수요도 기하급수적으로 늘어나고 있고, 각종 응용 제품에서 고성능의 CIS 장치가 요구되고 있다. 이러한 요구에 부응하여 0.18미크론의 디자인 룰을 이용하여 CIS 장치를 개발하기 위하여 공정 개발을 진행하여 왔고, 차세대 이미지 센서는 0.13미크론 디자인 룰에 의한 공정 개발이 필요하다.In particular, a CMOS image sensor (CIS) refers to a device for converting an optical image into an electrical signal using a CMOS manufacturing technology, such a CMOS image device for image sensors such as digital still cameras, mobile phone cameras, door phone cameras As demand explodes, demand for CIS devices is growing exponentially, and high performance CIS devices are required in various applications. In response to this demand, process development has been conducted to develop a CIS device using a 0.18 micron design rule. Next-generation image sensors require a process development based on a 0.13 micron design rule.
일반적으로, 0.13미크론 이하의 작은 패턴을 갖는 반도체 장치는 알루미늄(Al)을 이용한 금속배선을 형성하기가 어렵다. 따라서, 알루미늄 대신에 구리(Cu)를 이용한 금속배선을 적용하는 것이 바람직하다. 그렇지만, 구리를 이용하여 금속배선을 형성하는 경우에는, 층간절연막(IMD : inter metal dilectric)에서의 Cu 확산을 방지하고 식각 정지막(etch stopper layer)으로 기능하기 위해 SiN, SiC 등을 이용하여 확산 방지막을 형성할 필요가 있었다.In general, a semiconductor device having a small pattern of 0.13 microns or less is difficult to form a metal wiring using aluminum (Al). Therefore, it is preferable to apply metal wiring using copper (Cu) instead of aluminum. However, in the case of forming the metal wiring using copper, diffusion using SiN, SiC, or the like to prevent the diffusion of Cu in the intermetal dielectric (IMD) and function as an etch stopper layer It was necessary to form a protective film.
한편, 일반적으로 CIS 장치에서 사용되는 MIM(metal/insulator/metal) 커패시터의 구조는 T자형, U자형 및 대칭적(asymmetric) MIM 구조 등이 있다. 이들 중 대칭적 MIM 커패시터는 T자형 또는 U자형 커패시터의 형성 공정보다 공정이 단순해 현재 다양하게 사용되고 있으며, 특히, 근래에 들어서는 구리 금속배선을 MIM 커패시터의 하부전극으로 이용하고 구리의 확산 방지막을 유전막으로 사용하는 이미지 센서의 MIM 커패시터 형성방법이 주목받고 있다.On the other hand, the structure of a metal / insulator / metal (MIM) capacitor generally used in a CIS device includes a T-shape, a U-shape, and an asymmetric MIM structure. Among them, symmetrical MIM capacitors have a simpler process than the formation of T-shaped or U-shaped capacitors and are currently used in various ways. In particular, recently, copper metal wiring is used as the lower electrode of the MIM capacitor, and a copper diffusion barrier is used as a dielectric film. Attention has been paid to the formation of the MIM capacitor of the image sensor.
도 1a 및 1b는 종래에 따른 적층형 MIM 커패시터를 제조하는 과정을 나타낸 공정 순서도이다.1A and 1B are flowcharts illustrating a process of manufacturing a stacked MIM capacitor according to the related art.
도 1a를 참조하면, 먼저 소정의 하부층을 포함하는 반도체 기판 상에 하부 금속막(100)을 형성하고, 그 상부에 질화막 및 금속 물질을 증착한 후 이를 패터닝 하여 유전막(102) 및 상부 금속막(104)을 형성하여 MIM 커패시터를 형성한 후에, 그 상부에 제 1 층간 절연막(106)을 형성하고, 이를 패터닝 및 금속 물질 매립을 통해 MIM 커패시터와 하부 금속막(100)에 각각 연결되는 제 1-1 콘택 플러그(108a)와 제 1-2 콘택 플러그(108b)를 형성하며, 그 상부에 금속 물질을 증착한 후 패터닝하여 제 1-1 금속 배선(110a)과 제 1-2 금속 배선(110b)을 형성하고, 그 상부에 제 2 층간 절연막(112)을 형성한 후에 이를 패터닝하여 제 1-1 콘택홀(114a)과 제 1-2 콘택홀(114b)을 형성한다. 여기에서, MIM 커패시터 형성 영역에서 그 외 영역에 비해 상대적으로 단차가 높게(예를 들면, x의 크기만큼) 제 1 층간 절연막(106) 및 제 2 층간 절연막(112)이 각각 형성되는데, 이는 하부 구조물인 MIM 커패시터의 존재 때문이다.Referring to FIG. 1A, first, a
다음에, 형성된 제 1-1 콘택홀(114a)과 제 1-2 콘택홀(114b)을 각각 매립하여 제 2-1 콘택 플러그(116a)와 제 2-2 콘택 플러그(116b)를 형성하며, 그 상부에 금속 물질을 증착한 후 패터닝하여 제 2-1 금속 배선(118a)과 제 2-2 금속 배선(118b)을 형성하고, 그 상부에 제 3 층간 절연막(120)을 형성한 후에 이를 패터닝하여 제 2-1 콘택홀(122a)과 제 2-2 콘택홀(122b)을 형성한다. 여기에서, MIM 커패시터 형성 영역에서 그 외 영역에 비해 상대적으로 단차가 더욱 높게(예를 들면, x'의 크기만큼) 제 3 층간 절연막(120)이 형성된다.Next, the formed 1-1
상술한 바와 같은 종래의 MIM 커패시터에서는 MIM 커패시터가 형성된 영역과 그 이외의 영역이 상부 구조를 형성하는 과정에서 단차 차이가 발생하며, 이러한 적층형 구조의 MIM 커패시터 형성에 따라 후속 금속 배선 형성 공정에서 국부적인 두께 차이에 의한 포토 리소그래피 공정의 DOF(depth of focus) 악화가 발생하기 때문에 금속 배선의 수를 증가시키기 어렵고, 평탄화 공정 시 반도체 웨이퍼의 평탄화도 불균일하게 수행되는 문제점이 있다.In the conventional MIM capacitor as described above, a step difference occurs in the process of forming the upper structure between the region where the MIM capacitor is formed and the region other than the above, and according to the formation of the MIM capacitor of the stacked structure, it is local in a subsequent metal wiring forming process. Since the deterioration of the depth of focus (DOF) of the photolithography process due to the thickness difference occurs, it is difficult to increase the number of metal wires, and there is a problem in that planarization of the semiconductor wafer is unevenly performed during the planarization process.
이에 따라, 본 발명은 하부 금속 배선에 유전막 및 상부 금속 배선을 매립하여 MIM 커패시터를 제조함으로써, 후속 상부 구조의 단차를 균일하게 유지할 수 있는 MIM 커패시터 및 그 제조 방법을 제공하고자 한다.Accordingly, the present invention is to provide a MIM capacitor and a method for manufacturing the MIM capacitor by embedding the dielectric film and the upper metal wiring in the lower metal wiring, to uniformly maintain the step of the subsequent upper structure.
일 관점에서 본 발명은, 반도체 기판 상에 하부 금속막을 형성하는 단계와, 상기 형성된 하부 금속막을 패터닝하여 MIM 커패시터 정의 영역에 트렌치를 형성하는 단계와, 상기 형성된 트렌치 내부에 유전막 및 상부 금속막을 매립형으로 형성하여 매립형 MIM 커패시터를 형성하는 단계와, 상기 형성된 매립형 MIM 커패시터의 상부에 전기적으로 연결되는 다수의 금속 배선층을 형성하는 단계를 포함하는 MIM 커패시터의 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a lower metal film on a semiconductor substrate, patterning the formed lower metal film to form a trench in an MIM capacitor defining region, and filling a dielectric film and an upper metal film in the formed trench. Forming to form a buried MIM capacitor, and forming a plurality of metal wiring layer electrically connected to the upper portion of the formed buried MIM capacitor.
다른 관점에서 본 발명은, 하부 금속막 내부의 MIM 커패시터 정의 영역에 유전막 및 상부 금속막이 매립된 형태로 형성된 매립형 MIM 커패시터와, 상기 하부 금속막 또는 상부 금속막에 전기적으로 각각 연결되는 다수의 금속 배선층을 포함 하는 MIM 커패시터를 제공한다.In another aspect, the present invention provides a buried MIM capacitor in which a dielectric film and an upper metal film are embedded in a MIM capacitor defining region inside a lower metal film, and a plurality of metal wiring layers electrically connected to the lower metal film or the upper metal film, respectively. It provides a MIM capacitor comprising a.
본 발명은, 하부 금속막, 유전막 및 상부 금속막을 순차적으로 적층하여 MIM 커패시터를 제조하는 종래 방법과는 달리, 하부 금속막 내부에 유전막 및 상부 금속막을 매립하여 매립형 MIM 커패시터를 형성함으로써, 후속하는 다수의 증착 공정에서 적층형 MIM 커패시터 형성 영역에서 발생하는 단차를 미연에 방지할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.Unlike the conventional method of manufacturing a MIM capacitor by sequentially stacking a lower metal film, a dielectric film, and an upper metal film, the present invention forms a buried MIM capacitor by embedding a dielectric film and an upper metal film inside a lower metal film. Steps occurring in the stacked MIM capacitor formation region in the deposition process can be prevented in advance, thereby improving the yield of the semiconductor device.
또한, 종래의 적층형 MIM 커패시터의 층간 절연막에서 발생하는 국부적 단차 발생을 미연에 방지할 수 있고, 후속 포토 리소그래피 공정에서의 DOF 마진을 확보할 수 있을 뿐만 아니라 층간 절연막의 평탄화 공정에 대한 공정 마진도 효과적으로 확보할 수 있으며, 하부 금속막 내부에 유전막을 매립함으로써, MIM 금속 전극과의 단면적이 증가하여 커패시터의 효율을 증가시킬 수 있다.In addition, it is possible to prevent local step generation occurring in the interlayer insulating film of the conventional stacked MIM capacitor in advance, to secure DOF margin in the subsequent photolithography process, and to effectively process margins for the planarization process of the interlayer insulating film. It is possible to ensure, and by embedding the dielectric film inside the lower metal film, the cross-sectional area with the MIM metal electrode can be increased to increase the efficiency of the capacitor.
본 발명은, 반도체 기판 상에 하부 금속막을 형성하고, 하부 금속막을 패터닝하여 MIM 커패시터 형성 영역에 트렌치를 형성한 후에, 트렌치 내부에 유전막 및 상부 금속막을 매립형으로 형성하여 MIM 커패시터를 형성하며, MIM 커패시터의 상부에 전기적으로 연결되는 다수의 금속 배선층을 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.According to the present invention, after forming a lower metal film on a semiconductor substrate, patterning the lower metal film to form a trench in the MIM capacitor formation region, a dielectric film and an upper metal film are buried in the trench to form a MIM capacitor. It is to form a plurality of metal wiring layers electrically connected to the upper portion of, through the technical means can solve the problems in the prior art.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 매립형 MIM 커패시터를 제조하는 과정을 나타낸 공정 순서도이다.2A to 2E are flowcharts illustrating a process of manufacturing a buried MIM capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 먼저 소정의 하부층을 포함하는 반도체 기판 상에 하부 금속막(200)을 형성하고, 그 상부에 연마 정지막(202)을 형성한다. 여기에서, 연마 정지막(202)은 예를 들면, TiN 등을 이용하여 형성될 수 있다.Referring to FIG. 2A, first, a
그리고, 하부 금속막(100)과 연마 정지막(202)이 형성된 반도체 기판 상에 MIM 커패시터 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한 후, 이러한 포토레지스트 패턴에 따라 연마 정지막(202) 및 하부 금속막(200)을 식각하여 도 2b에 도시한 바와 같이 MIM 커패시터 형성을 위한 트렌치를 형성한다. 이 후, 포토레지스트 패턴은 소정의 애싱 공정을 통해 제거된다.Then, a photoresist pattern (not shown) defining a MIM capacitor region is formed on the semiconductor substrate on which the
다음에, 질화막 및 금속 물질을 순차 증착한 후 그 상부를 예를 들면, 화학적 기계적 연마 공정(CMP) 등을 통해 연마 정지막(202)까지 평탄화하여 하부 금속막(200) 내부에 유전막(204) 및 상부 금속막(206)을 형성함으로써, 도 2c에 도시한 바와 같이 매립형 MIM 커패시터를 형성한다. 여기에서, 유전막(204)은 예를 들면, 실리콘 질화막(SiN) 등의 질화막을 이용하여 형성될 수 있다.Next, the nitride film and the metal material are sequentially deposited, and then the upper portion thereof is planarized to the
그리고, 매립형 MIM 커패시터를 형성한 후에, 그 상부에 제 1 층간 절연 막(208)을 형성하고, 이를 패터닝한 후 금속 물질 매립을 통해 매립형 MIM 커패시터와 하부 금속막(200)에 각각 연결되는 제 1-1 콘택 플러그(210a)와 제 1-2 콘택 플러그(210b)를 형성하며, 그 상부에 금속 물질을 증착한 후 패터닝하여 도 2d에 도시한 바와 같이 제 1-1 금속 배선(212a)과 제 1-2 금속 배선(212b)을 형성한다.After the buried MIM capacitor is formed, a first
또한, 제 1-1 금속 배선(212a)과 제 1-2 금속 배선(212b)이 형성된 반도체 기판 상부에 제 2 층간 절연막(214)을 형성하고, 이를 패터닝한 후 금속 물질 매립을 통해 제 2-1 콘택 플러그(216a)와 제 2-2 콘택 플러그(216b)를 형성하며, 그 상부에 금속 물질을 증착한 후 패터닝하여 도 2e에 도시한 바와 같이 제 2-1 금속 배선(218a)과 제 2-2 금속 배선(218b)을 형성한다.In addition, a second
따라서, MIM 커패시터의 하부 금속막 내부에 유전막과 상부 금속막을 매립형으로 형성하여 이후 형성되는 상부 구조의 단차 발생을 방지함으로써, MIM 커패시터를 포함하는 반도체 소자를 효과적으로 제조할 수 있다.Therefore, by forming the dielectric film and the upper metal film in the lower metal film of the MIM capacitor in a buried type to prevent the generation of a step of the upper structure to be formed later, it is possible to effectively manufacture a semiconductor device including the MIM capacitor.
도 3은 본 발명의 실시 예에 따라 제조된 매립형 MIM 커패시터를 나타낸 도면으로, 반도체 기판 상에 형성된 하부 금속막(300)과, 하부 금속막(300) 내부의 MIM 커패시터 정의 영역에 매립되는 유전막(304) 및 상부 금속 배선(306)과, 하부 금속막(300) 또는 상부 금속막(306)에 전기적으로 각각 연결되는 다수의 금속 배선층(310a, 310b, 312a, 312b)과, 다수의 금속 배선층(310a, 310b, 312a, 312b) 사이를 절연시키는 층간 절연막(308)과, 유전막(304) 및 상부 금속막(306)을 형성하기 위해 매립된 실리콘 질화막 및 금속 물질을 그 표면까지 평탄화하기 위한 정지막으로서 하부 금속막(300)의 상부에 형성되는 연마 정지막(302) 등을 포함하는 MIM 커 패시터를 제조함으로써, 상부 구조물의 단차 발생을 미연에 방지할 수 있어 반도체 소자의 수율을 향상시킬 수 있으며, 하부 금속막(300) 내부에 유전막(304)을 매립함으로써, MIM 금속 전극과의 단면적이 증가하여 MIM 커패시터의 효율을 증가시킬 수 있다.FIG. 3 is a view illustrating a buried MIM capacitor manufactured according to an exemplary embodiment of the present invention, and includes a
이상의 설명에서는 본 발명의 다양한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.In the foregoing description, various embodiments of the present invention have been described and described. However, the present invention is not necessarily limited thereto, and a person having ordinary skill in the art to which the present invention pertains can make various changes without departing from the technical spirit of the present invention. It will be readily appreciated that branch substitutions, modifications and variations are possible.
도 1a 및 1b는 종래에 따른 적층형 MIM 커패시터를 제조하는 과정을 나타낸 공정 순서도,1A and 1B are process flowcharts illustrating a process of manufacturing a stacked MIM capacitor according to the related art;
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 매립형 MIM 커패시터를 제조하는 과정을 나타낸 공정 순서도,2A to 2D are process flowcharts illustrating a process of manufacturing a buried MIM capacitor according to an embodiment of the present invention;
도 3은 본 발명의 실시 예에 따라 제조된 매립형 MIM 커패시터를 나타낸 도면.3 illustrates a buried MIM capacitor manufactured according to an embodiment of the present invention.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137595A KR20100079179A (en) | 2008-12-30 | 2008-12-30 | Mim capacitor and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137595A KR20100079179A (en) | 2008-12-30 | 2008-12-30 | Mim capacitor and its fabrication method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100079179A true KR20100079179A (en) | 2010-07-08 |
Family
ID=42640310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137595A Withdrawn KR20100079179A (en) | 2008-12-30 | 2008-12-30 | Mim capacitor and its fabrication method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100079179A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10121660B2 (en) | 2016-08-18 | 2018-11-06 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
-
2008
- 2008-12-30 KR KR1020080137595A patent/KR20100079179A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10121660B2 (en) | 2016-08-18 | 2018-11-06 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20081230 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |