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KR20100074498A - Method manufactruing of flash memory device - Google Patents

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KR20100074498A
KR20100074498A KR1020080132956A KR20080132956A KR20100074498A KR 20100074498 A KR20100074498 A KR 20100074498A KR 1020080132956 A KR1020080132956 A KR 1020080132956A KR 20080132956 A KR20080132956 A KR 20080132956A KR 20100074498 A KR20100074498 A KR 20100074498A
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KR
South Korea
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floating gate
film
oxide film
tunnel oxide
flash memory
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Withdrawn
Application number
KR1020080132956A
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Korean (ko)
Inventor
이춘호
Original Assignee
주식회사 동부하이텍
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Publication date
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Abstract

본 발명은 포토레지스트 잔여물 발생을 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,The present invention relates to a method of manufacturing a flash memory device that can reduce the occurrence of photoresist residues,

본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영역을 정의하기 위해 소자분리막이 형성된 반도체 기판 상에 터널 산화막과 플로팅 게이트용 폴리실리콘을 형성하는 단계와, 상기 터널 산화막과 플로팅 게이트용 폴리실리콘을 소스/드레인 영역과 오버랩되지 않도록 식각하여 터널 산화막과 플로팅 게이트를 형성하는 단계와, 상기 터널 산화막과 플로팅 게이트 상에 상기 플로팅 게이트보다 넓게 ONO막과 콘트롤 게이트를 형성하는 단계와, 상기 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트 측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측의 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes forming a polysilicon for a tunnel oxide film and a floating gate on a semiconductor substrate on which a device isolation film is formed to define an active region and a device isolation region, and for the tunnel oxide film and the floating gate. Etching the polysilicon so as not to overlap with the source / drain region to form a tunnel oxide film and a floating gate, forming an ONO film and a control gate on the tunnel oxide film and the floating gate to be wider than the floating gate; Forming a spacer on sidewalls of an oxide film, a floating gate, an ONO film, and a control gate, and forming a source / drain region on the semiconductor substrate on both sides of the spacer.

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device} Manufacturing method of flash memory device {Method Manufactruing of Flash Memory Device}

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 포토레지스트 잔여물 발생을 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device that can reduce the occurrence of photoresist residues.

플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다. Flash memory devices are a type of programmable ROM (PROM) capable of writing, erasing, and reading information.

플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. Flash memory devices may be divided into NOR-type structures in which cells are disposed in parallel between bit lines and ground, and NAND-type structures arranged in series, according to a cell array scheme.

NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.NOR flash memory devices are commonly used for booting mobile phones because they allow high-speed random access when performing read operations. NAND-type flash memory devices have a slow read speed but a fast write speed, and are suitable for data storage and small size.

또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소 자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.In addition, the flash memory device may be classified into a stack gate type and a split gate type according to the unit cell structure, and the floating gate element and the silicon-oxide-nitride-oxide-silicon (SONOS) depending on the type of the charge storage layer. It can be divided into elements. Among them, the floating gate device typically includes a floating gate formed of polycrystalline silicon surrounded by an insulator, and the floating gate is charged by channel hot carrier injection or FN tunneling by Fowler-Nordheim Tunneling. Is injected or discharged to store and erase data.

따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 포토레지스트 잔여물 발생을 감소시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a flash memory device that can reduce the occurrence of photoresist residues.

본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자분리영역을 정의하기 위해 소자분리막이 형성된 반도체 기판 상에 터널 산화막과 플로팅 게이트용 폴리실리콘을 형성하는 단계와, 상기 터널 산화막과 플로팅 게이트용 폴리실리콘을 소스/드레인 영역과 오버랩되지 않도록 식각하여 터널 산화막과 플로팅 게이트를 형성하는 단계와, 상기 터널 산화막과 플로팅 게이트 상에 상기 플로팅 게이트보다 넓게 ONO막과 콘트롤 게이트를 형성하는 단계와, 상기 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트 측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측의 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention includes forming a polysilicon for a tunnel oxide film and a floating gate on a semiconductor substrate on which a device isolation film is formed to define an active region and a device isolation region, and for the tunnel oxide film and the floating gate. Etching the polysilicon so as not to overlap with the source / drain region to form a tunnel oxide film and a floating gate, forming an ONO film and a control gate on the tunnel oxide film and the floating gate to be wider than the floating gate; Forming a spacer on sidewalls of an oxide film, a floating gate, an ONO film, and a control gate, and forming a source / drain region on the semiconductor substrate on both sides of the spacer.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 게이트 패턴 식각 진행시 플로팅 게이트 측면의 수직한 ONO막을 식각하는 동안 소자분리막 상부의 ONO막 아래 발생하게 되는 골짜기가 종래에 비해 완화되는 효과를 얻을 수 있다. 또한 골짜기의 aspect ratio가 변함으로 인해 후속 공정에서의 포토레지스트 잔여물 발생 가능성을 줄일 수 있고, 콘트롤 게이트가 플로팅 게이트의 측벽을 둘러싸게 함으로써 콘트롤 게이트와 플로팅 게이트의 접촉 단면적 증가를 통해 커플링비를 높일 수 있다. As described above, in the method of fabricating the flash memory device according to the present invention, the valleys generated below the ONO layer on the upper portion of the isolation layer during etching of the vertical ONO layer on the side of the floating gate during the gate pattern etching process are alleviated as compared with the conventional method. The effect can be obtained. In addition, the aspect ratio of the valleys can be changed to reduce the possibility of photoresist residues in subsequent processes, and the control gates surround the sidewalls of the floating gates, thereby increasing the coupling ratio by increasing the contact cross-sectional area of the control gates and the floating gates. Can be.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.

그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.In addition, the terminology used in the present invention is a general term that is currently widely used as much as possible, but in certain cases, the term is arbitrarily selected by the applicant. In this case, since the meaning is described in detail in the description of the present invention, It is to be understood that the present invention is to be understood as the meaning of the term rather than the name.

이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소 자의 제조방법에 관하여 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a flash memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a manufacturing process of a flash memory device according to the present invention.

먼저, 도 1a에 도시된 바와 같이, 액티브 영역과 소자분리영역으로 정의된 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(120)을 형성한 후, 패드 산화막(120) 상에 질화막(140)을 형성하여 패드 산화막(120) 및 질화막(140)이 순차적으로 적층된 하드 마스크막을 형성한다. 여기서, 패드산화막(120)은 40~100Å의 두께로 형성하고, 질화막(140)은 500~2000Å의 두께로 형성하는 것이 바람직하다. First, as shown in FIG. 1A, a pad oxide layer 120 is formed on a semiconductor substrate 100 defined as an active region and a device isolation region for suppressing crystal defects or surface treatment of an upper surface of the semiconductor substrate 100. Thereafter, the nitride film 140 is formed on the pad oxide film 120 to form a hard mask film in which the pad oxide film 120 and the nitride film 140 are sequentially stacked. Here, the pad oxide film 120 is preferably formed to a thickness of 40 ~ 100 40, the nitride film 140 is preferably formed to a thickness of 500 ~ 2000Å.

이어서, 질화막(140)을 포함한 반도체 기판(100) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 소자분리막이 형성될 산화막 표면을 노출시키는 포토레지스트 패턴을 형성한다. Subsequently, after the photoresist is coated on the entire surface of the semiconductor substrate 100 including the nitride layer 140, a photoresist pattern exposing the surface of the oxide layer on which the device isolation layer is to be formed is formed through an exposure and development process.

그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막(120) 및 질화막(140)을 선택적으로 제거하여 식각된 패드 산화막 패턴(120a) 및 질화막 패턴(140a)으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다. The hard mask layer pattern including the pad oxide layer pattern 120a and the nitride layer pattern 140a that is selectively etched by selectively removing the pad oxide layer 120 and the nitride layer 140 in the exposed region using the photoresist pattern as an etching mask. To form. Next, the photoresist pattern is removed, and the exposed surface of the semiconductor substrate 100 is etched to a predetermined depth using a hard mask layer pattern as an etching mask to form a trench.

여기서, 트렌치 측벽 및 바닥의 식각 손상을 보상하고 트렌치 상부 및 바닥 코너를 라운딩 처리하고, 액티브 영역의 임계 치수(Critical Dimention: CD)를 줄이기 위하여 트렌치 내부에 건식 산화 방식으로 희생 산화막(미도시)를 형성할 수 도 있다. Here, a sacrificial oxide film (not shown) is formed in the trench in a dry oxidation manner to compensate for etch damage of the trench sidewalls and bottom, to round the top and bottom corners of the trench, and to reduce the critical dimension (CD) of the active region. It can also be formed.

트렌치 형성후, 트렌치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(100)의 액티브 영역과 소자분리영역을 정의하는 소자분리막(160)을 형성한다. After the trench is formed, a buried insulating film is formed on the entire surface of the semiconductor substrate 100 so that the trench is buried and planarized through a chemical mechanical polishing process (CMP) to define an active region and a device isolation region of the semiconductor substrate 100. ).

이어서, 도 1b에 도시된 바와 같이, 패드 산화막 패턴(120a) 및 질화막 패턴(140a)을 스트립(strip) 공정을 이용하여 제거한다. 이후, 소자분리막(160)을 포함한 반도체 기판(100) 전면에 터널 산화막(200) 및 플로팅 게이트용 제 1 폴리실리콘막(220)를 형성한다. Subsequently, as illustrated in FIG. 1B, the pad oxide layer pattern 120a and the nitride layer pattern 140a are removed using a strip process. Subsequently, the tunnel oxide layer 200 and the first polysilicon layer 220 for the floating gate are formed on the entire surface of the semiconductor substrate 100 including the device isolation layer 160.

이때, 종래에는 후속의 ONO막, 콘트롤 게이트 형성 이후에 ONO막(240)의 수직부분 즉, 제 1 폴리실리콘막(220)의 수직부분(A)에 형성된 ONO막을 식각할 시 ONO막(240) 하부에 플로팅 게이트용 제 1 폴리실리콘(220)이 존재하지 않는 약한 부분에서 오버식각이 발생할 가능성이 높다. 이러한 부분은 후속의 포토리소그래피 공정시 포토레지스트 잔여물이 남기 쉽게 되어 소자의 불량을 유발한다. In this case, conventionally, the ONO film 240 is etched when the ONO film formed on the vertical portion A, that is, the vertical portion A of the first polysilicon film 220, is formed after the subsequent ONO film and the control gate are formed. There is a high possibility that over-etching occurs at a weak portion in which the first polysilicon 220 for floating gate does not exist at the bottom. This portion is likely to leave photoresist residues in subsequent photolithography processes, leading to device failure.

다음으로, 도 1c에 도시된 바와 같이, 터널 산화막(200) 및 제 1 폴리실리콘막(220)을 소자분리막(160)에 수직한 방향으로 소정 영역 제거하여 터널산화막(200) 및 플로팅 게이트(220)를 형성한다. 이때, 터널 산화막(200) 및 제 1 폴리실리콘막(220)을 소자분리막(160)에 수직한 방향으로 소정 영역 제거할 시에, 터널 산화막(200) 및 제 1 폴리실리콘막(220)은 액티브 방향으로만 나란하게 패터닝되는 것이 아니라 상술한 약한 부분이 발생할 골짜기가 생길 부분 즉, 소스가 만들어질 부분의 플로팅게이트용 제 1 폴리실리콘막(220)을 미리 제거한다.Next, as shown in FIG. 1C, the tunnel oxide layer 200 and the floating gate 220 are removed by removing the tunnel oxide layer 200 and the first polysilicon layer 220 in a direction perpendicular to the device isolation layer 160. ). At this time, when the tunnel oxide film 200 and the first polysilicon film 220 are removed in a predetermined region in a direction perpendicular to the device isolation film 160, the tunnel oxide film 200 and the first polysilicon film 220 are active. The first polysilicon film 220 for the floating gate of the portion where the above-mentioned weak portion is to be generated, that is, the portion where the source is to be made, is not removed, but is patterned side by side only.

이어서, 패터닝된 터널 산화막(200) 및 제 1 폴리실리콘(220)의 전면에 ONO(Oxide/nitride/oxide)막(240) 및 컨트롤 게이트용 제 2 폴리실리콘막(260)을 차례대로 형성한다. 그리고나서, ONO막(240) 및 제 2 폴리실리콘막(260)을 종래와 같은 크기로 즉, 제 1 폴리실리콘막(220)보다 더 넓게 형성되도록 패터닝하여 ONO막(240)막 및 콘트롤게이트(260)을 형성한다. 즉, ONO막(240) 및 콘트롤게이트(260)는 플로팅게이트(220)의 한쪽 측벽을 둘러싸도록 형성된다. Subsequently, an oxide / nitride / oxide (ONO) film 240 and a second polysilicon film 260 for a control gate are sequentially formed on the patterned tunnel oxide film 200 and the first polysilicon 220. Thereafter, the ONO film 240 and the second polysilicon film 260 are patterned to have the same size as that of the conventional art, that is, wider than the first polysilicon film 220. 260 is formed. That is, the ONO film 240 and the control gate 260 are formed to surround one sidewall of the floating gate 220.

이후, 도 1d에 도시된 바와 같이, 플로팅 게이트(220), ONO막(240) 및 콘트롤게이트(260)로 이루어진 게이트 패턴의 양측벽에 게이트 패턴을 분리 및 보호하기 위해 스페이서(300)를 형성한다. Thereafter, as shown in FIG. 1D, a spacer 300 is formed on both sidewalls of the gate pattern including the floating gate 220, the ONO film 240, and the control gate 260 to separate and protect the gate pattern. .

그리고, 스페이서(300) 및 게이트패턴을 마스크로 하여 이온 주입 공정을 수행하여 스페이서(300) 양측의 반도체 기판(100) 상에 소오스/드레인 영역(320)을 형성한다. An ion implantation process is performed using the spacer 300 and the gate pattern as a mask to form the source / drain regions 320 on the semiconductor substrate 100 on both sides of the spacer 300.

이어서, 도시되지는 않았지만, 반도체 기판 전면에 층간절연막을 형성하고, 소오스/드레인 영역과 연결되는 콘택플러그 등의 후속공정을 실시하여 플래시 메모리 소자를 완성한다. Subsequently, although not shown, an interlayer insulating film is formed on the entire surface of the semiconductor substrate, and a subsequent process such as a contact plug connected to the source / drain regions is performed to complete the flash memory device.

따라서, 본 발명은 게이트 패턴 식각 진행시 플로팅 게이트 측면의 수직한 ONO막을 식각하는 동안 소자분리막 상부의 ONO막 아래 발생하게 되는 골짜기가 도 2에 도시된 바와 같이 종래에 비해 완화되는 효과를 얻을 수 있다. 또한 골짜기의 aspect ratio가 변함으로 인해 후속 공정에서의 포토레지스트 잔여물 발생 가능성을 줄일 수 있고, 콘트롤 게이트가 플로팅 게이트의 측벽을 둘러싸게 함으로써 콘 트롤 게이트와 플로팅 게이트의 접촉 단면적 증가를 통해 커플링비를 높일 수 있다. Accordingly, in the present invention, a valley generated below the ONO layer on the upper portion of the isolation layer during etching the vertical ONO layer on the side of the floating gate during the gate pattern etching process may be alleviated compared to the conventional art. . The aspect ratio of the valleys can also be changed to reduce the likelihood of photoresist residues in subsequent processes, and the control gates surround the sidewalls of the floating gates, thereby increasing the coupling ratio by increasing the contact cross-sectional area of the control and floating gates. It can increase.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1a 내지 도 1d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 도면.1A to 1D illustrate a manufacturing process of a flash memory device according to the present invention.

도 2는 종래의 발명과 본 발명과의 차이를 비교한 SEM 이미지. 2 is a SEM image comparing the difference between the present invention and the conventional invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 반도체기판 120a: 패드산화막 패턴100: semiconductor substrate 120a: pad oxide film pattern

140: 질화막 패턴 160: 소자분리막140: nitride film pattern 160: device isolation film

200: 터널산화막 220: 플로팅 게이트200: tunnel oxide film 220: floating gate

240: ONO막 260: 콘트롤게이트240: ONO film 260: control gate

300: 스페이서 320: 소오소/드레인 영역300: spacer 320: ososo / drain region

Claims (3)

액티브 영역과 소자분리영역을 정의하기 위해 소자분리막이 형성된 반도체 기판 상에 터널 산화막과 플로팅 게이트용 폴리실리콘을 형성하는 단계와,Forming a tunnel oxide film and a floating silicon polysilicon on a semiconductor substrate on which a device isolation film is formed to define an active region and a device isolation region; 상기 터널 산화막과 플로팅 게이트용 폴리실리콘을 소스/드레인 영역과 오버랩되지 않도록 식각하여 터널 산화막과 플로팅 게이트를 형성하는 단계와, Forming the tunnel oxide film and the floating gate by etching the tunnel oxide film and the floating gate polysilicon so as not to overlap with the source / drain region; 상기 터널 산화막과 플로팅 게이트 상에 ONO막과 콘트롤 게이트를 형성하는 단계와, Forming an ONO film and a control gate on the tunnel oxide film and the floating gate; 상기 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트 측벽에 스페이서를 형성하는 단계와, Forming spacers on sidewalls of the tunnel oxide layer, the floating gate, the ONO layer, and the control gate; 상기 스페이서의 양측의 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.Forming a source / drain region on the semiconductor substrate at both sides of the spacer. 제 1항에 있어서, The method of claim 1, 상기 ONO막 및 콘트롤 게이트는 상기 플로팅게이트의 한쪽 측벽을 둘러싸도록 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.And the ONO film and the control gate are formed to surround one sidewall of the floating gate. 제 1항에 있어서, The method of claim 1, 상기 ONO막과 콘트롤 게이트는 상기 플로팅 게이트보다 넓게 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.And the ONO layer and the control gate are wider than the floating gate.
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Patent event code: PA01091R01D

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Patent event date: 20081224

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