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KR20100069007A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR20100069007A
KR20100069007A KR1020080127536A KR20080127536A KR20100069007A KR 20100069007 A KR20100069007 A KR 20100069007A KR 1020080127536 A KR1020080127536 A KR 1020080127536A KR 20080127536 A KR20080127536 A KR 20080127536A KR 20100069007 A KR20100069007 A KR 20100069007A
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South Korea
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semiconductor die
substrate
encapsulant
semiconductor
mold
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KR1020080127536A
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이희봉
이덕용
전미선
Original Assignee
하나 마이크론(주)
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Abstract

본 발명은 반도체 다이에 가해지는 스트레스를 줄여서 신뢰성을 향상시키고, 반도체 다이의 열을 용이하게 방출시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트와, 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 상기 서브스트레이트의 상부에 형성되는 반도체 다이와, 상기 서브스트레이트의 도전성 패턴 및 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 범프와, 상기 반도체 다이 및 도전성 범프를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 반도체 다이의 일면에 반대되는 배면은 상기 인캡슐런트의 상측을 통해 노출되도록 하는 반도체 패키지가 개시된다.
반도체, 패키지, 인캡슐런트, 몰드, 방열

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package And Fabricating Method Thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 다이에 가해지는 스트레스를 줄여서 신뢰성을 향상시키고, 반도체 다이의 열을 용이하게 방출시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 일반적으로 서브스트레이트의 상부에 반도체 다이를 실장하고, 반도체 다이를 서브스트레이트와 전기적으로 연결하며, 다시 인캡슐레이션을 통해 제품화된다.
그리고 그 중에서 특히, 플립칩(flip chip) 구조는 반도체 다이를 실장함에 있어서, 본드 패드가 하면으로 향하도록 구비하고, 와이어 대신 범프를 통해 반도체 다이와 서브스트레이트를 전기적으로 연결하며, 인캡슐레이션하는 구성을 갖는다.
그런데 이러한 플립칩 구조에서는 일반적으로 언더필(under fill)을 이용하 여 범프와 반도체 다이를 감싸게 되는데, 언더필에 사용되는 재질에 따른 영향이 크다. 그런데 언더필의 흐름성(flowability)을 개선하기 위해 언더필에서 필러(filler)의 함량을 낮추게 되는데, 그로 인해 접착성이 약화되는 문제가 발생한다.
또한, 액상의 언더필을 형성하기 위해 필렛(fillet)을 제어하는 데에 어려움이 있으며, 각 반도체 패키지 단위마다 언더필을 디스펜싱해야 하기 때문에 생산성이 낮아지게 되는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 다이에 가해지는 스트레스를 줄여서 신뢰성을 향상시키고, 반도체 다이의 열을 용이하게 방출시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 상기 서브스트레이트의 상부에 형성되는 반도체 다이; 상기 서브스트레이트의 도전성 패턴 및 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 범프; 및 상기 반도체 다이 및 도전성 범프를 감싸도록 형성된 인캡슐런트를 포함하고, 상기 반도체 다이의 일면에 반대되는 배면은 상기 인캡슐런트의 상측을 통해 노출되도록 할 수 있다.
여기서, 상기 인캡슐런트는 상측에 내부로 인입되어 형성된 공동을 구비하여, 상기 공동을 통해 상기 반도체 다이의 반대면을 노출될 수 있다.
그리고 상기 인캡슐런트는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로 형성될 수 있다.
또한, 상기 반도체 다이는 상기 인캡슐런트의 상측으로 돌출될 수 있다.
또한, 상기 반도체 다이의 배면에는 방열 패드가 더 부착될 수 있다.
또한, 상기 서브스트레이트의 랜드에는 적어도 하나의 솔더볼이 연결될 수 있다.
더불어, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법은 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트를 구비하는 서브스트레이트 구비 단계; 일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 반도체 다이를 플립하고, 상기 본드 패드와 상기 서브스트레이트를 도전성 범프로 연결하는 반도체 다이 부착 단계; 및 상기 반도체 다이 및 도전성 범프를 감싸도록 인캡슐런트를 형성하는 인캡슐레이션 단계를 포함하고, 상기 인캡슐레이션 단계는 반도체 다이의 상부에 금형을 구비하고, 인캡슐레이션을 수행하여 상기 금형의 형상에 따라 상기 반도체 다이의 배면이 노출되도록 할 수 있다.
여기서, 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라서 형성되는 돌기 라인을 갖는 상기 금형을 구비하고, 상기 돌기 라인이 상기 반도체 다이의 배면에 닿도록 하여, 상기 돌기 라인에 의해 구획되는 영역의 내부로 상기 인캡슐런트가 인입되는 것을 방지할 수 있다.
그리고 상기 인캡슐레이션 단계는 상기 돌기 라인을 5㎚ 내지 50㎚의 높이로 구비하는 것일 수 있다.
또한, 상기 인캡슐레이션 단계는 상기 인캡슐런트의 재질을 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합하여 형성하는 것일 수 있다.
또한, 상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라 단차를 갖는 상기 금형을 구비하고, 상기 단차에 의해 음각되어 구획되는 영역의 내측에 상기 반도체 다이를 위치하여, 상기 반도체 다이의 측면 상측이 인캡슐레이션되는 것을 방지할 수 있다.
또한, 상기 인캡슐레션 단계는 상기 금형으로부터 상기 반도체 다이의 배면까지 수직 거리가 25㎛ 이하가 되도록 상기 금형을 위치시킬 수 있다.
또한, 상기 인캡슐레이션 단계는 상기 금형의 단차로부터 상기 반도체 다이까지의 수평 거리가 25㎛ 내지 50㎛가 되도록 할 수 있다.
또한, 상기 인캡슐레이션 단계의 이후에는 상기 반도체 다이의 상부에 방열 패드를 부착하는 단계가 더 이루어질 수 있다.
또한, 상기 인캡슐레이션 단계의 이후에는 상기 서브스트레이트의 랜드에 솔더볼을 형성하는 단계가 더 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이 및 도전성 범프를 인캡슐런트로 감싸도록 형성하여, 신뢰성을 향상시킬 수 있고, 인캡슐런트의 상측을 통해 반도체 다이의 반대면을 노출시킴으로써, 반도체 다 이를 용이하게 방열시킬 수 있다.
또한, 상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 인캡슐런트의 상측으로 반도체 다이가 노출되도록 함으로써, 인캡슐런트의 두께를 줄여서 전체적인 두께를 줄일 수 있다.
또한, 상기와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이의 노출된 상부에 방열 패드를 부착함으로써, 반도체 다이의 열이 외부로 용이하게 방출되도록 할 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 구성을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스 트레이트(110), 상기 서브스트레이트(110)의 상부에 형성된 반도체 다이(120), 상기 반도체 다이(120)를 서브스트레이트(110)에 전기적으로 연결시키는 도전성 범프(130), 상기 반도체 다이(120)를 감싸는 인캡슐런트(140)를 포함한다. 또한, 상기 서브스트레이트(110)의 하면에는 솔더볼(150)이 더 형성될 수도 있다.
상기 서브스트레이트(110)는 본 발명의 일 실시예에 따른 반도체 패키지(100)가 형성되기 위한 기본을 제공한다. 상기 서브스트레이트(110)는 외부 회로(도시되지 않음)와 반도체 다이(120)의 전기적인 연결 경로를 제공한다.
상기 서브스트레이트(110)는 하면에 형성된 랜드(111), 상부에 형성된 도전성 패턴(112), 상기 랜드(111) 또는 도전성 패턴(112)로부터 수직 방향으로 연결된 도전성 비아(113), 상기 도전성 비아(113)에 연결된 배선 패턴(114)을 포함할 수 있다.
상기 랜드(111)는 상기 서브스트레이트(110)의 하면에 형성되어 솔더볼(150)를 통해 또는 직접적으로 외부 회로(도시되지 않음)와 연결된다. 상기 도전성 패턴(112)은 상기 서브스트레이트(110)의 상면에 형성되어 반도체 다이(120)와 전기적으로 연결되어 전기적 신호의 전달 경로를 형성한다. 상기 도전성 비아(113)는 상기 랜드(111) 또는 도전성 패턴(112)으로부터 수직 방향으로 연결되어 형성된다. 상기 배선 패턴(114)은 수평 방향으로 전기적 경로를 형성하고, 상기 도전성 비아(113)와 연결되어, 상기 랜드(111) 및 도전성 패턴(112)의 전기적 경로를 원하는 대로 재배선시킨다.
상기 반도체 다이(120)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 반도체 다이(120)는 트랜지스터 소자, 커패시터, 저항 성분 등으로 형성된 집적 회로를 의미한다. 상기 반도체 다이(120)는 일면에 복수의 본드 패드(121)를 구비하며, 상기 본드 패드(121)가 상기 서브스트레이트(110)를 향하도록 플립(flip)되어 형성된다. 상기 반도체 다이(120)는 상기 본드 패드(121)를 통해 전기적 신호를 입출력하게 된다. 또한, 상기 반도체 다이(120)의 본드 패드(121)가 형성된 일면과 반대되는 배면(120a)은 상기 인캡슐런트(140)의 외부로 노출된다. 따라서, 상기 반도체 다이(120a)는 상기 배면(120a)을 통해 열을 용이하게 방출할 수 있다.
상기 도전성 범프(130)는 상기 서브스트레이트(110)와 반도체 다이(120)의 사이에 형성된다. 상기 도전성 범프(130)는 상기 서브스트레이트(110)의 도전성 패턴(112)과 상기 반도체 다이(120)의 본드 패드(121)를 전기적으로 연결시킨다. 상기 도전성 범프(130)는 전기적으로 전도성이 좋은 주석, 납, 솔더 등의 재질로서 형성될 수 있다. 상기 도전성 범프(130)는 와이어 본딩에 의한 연결보다 전기적 경로의 길이를 줄여줌으로써, 노이즈의 발생을 줄이고, 고속화가 가능하도록 한다.
상기 인캡슐런트(140)는 상기 서브스트레이트(110)의 상부에 형성된다. 상기 인캡슐런트(140)는 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸도록 형성된다. 상기 인캡슐런트(140)는 기존의 언더필(underfill)을 대체할 수 있다. 따라서, 상기 인캡슐런트(140)는 기존의 언더필 사용시 흐름성(flowability)를 증가시키기 위해 낮은 필러(filler)의 함량으로 인해 접착 강도가 저하되던 문제점을 해결할 수 있으며, 신뢰성을 높일 수 있다. 이를 위해, 상기 인캡슐런트(140)는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로서 형성될 수 있다. 또한, 상기 인캡슐런트(140)는 언더필 디스펜싱에 비해 그 제어가 용이하기 때문에 생산성이 향상될 수 있다.
상기 인캡슐런트(140)는 상측 중앙에 일정 깊이를 갖는 공동(140a, cavity)이 형성된다. 상기 공동(140a)은 상기 반도체 다이(120)의 배면(120a)을 일부 노출시킨다. 따라서, 상기 반도체 다이(120)의 열은 상기 배면(120a)을 통해 용이하게 방출될 수 있다. 또한, 상기 인캡슐런트(140)는 상기 반도체 다이(120)의 측면을 감싸도록 형성되므로, 여전히 상기 반도체 다이(120)를 보호할 수 있다.
상기 솔더볼(150)은 상기 서브스트레이트(110)의 하부에 형성된다. 상기 솔더볼(150)은 상기 서브스트레이트(110)의 랜드(111)에 전기적으로 연결되어, BGA(Ball Grid Array) 구조를 형성할 수 있다. 상기 솔더볼(150)은 외부 회로(도시되지 않음)와 연결되어 상기 반도체 다이(120)와 외부 회로를 연결시킨다. 상기 솔더볼(150)은 이를 위해 통상의 솔더, 주석 및 납 중에서 선택된 적어도 어느 하나 또는 이들의 조합을 이용하여 형성될 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도 체 다이(120) 및 도전성 범프(130)를 인캡슐런트(140)로 감싸도록 형성하여, 신뢰성 및 생산성을 향상시킬 수 있고, 상기 인캡슐런트(140)의 상측을 통해 반도체 다이(120)의 배면(120a)을 노출시킴으로써, 반도체 다이를 용이하게 방열시킬 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 구성을 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 도시한 단면도이다. 앞선 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(110), 반도체 다이(120), 도전성 범프(130), 상기 반도체 다이(120)와 도전성 범프(130)를 감싸는 인캡슐런트(240)을 포함한다. 또한, 상기 서브스트레이트(110)이 하부에는 솔더볼(150)이 더 형성될 수 있다.
상기 인캡슐런트(240)는 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸면서 형성된다. 상기 인캡슐런트(240)는 상기 반도체 다이(120)와 도전성 범프(130)를 합한 높이보다 낮은 두께를 갖도록 형성된다. 즉, 상기 반도체 다이(120)는 상기 인캡슐런트(130)의 상측으로 돌출되어 위치한다. 따라서, 상기 인캡슐런트(240)는 상기 반도체 다이(120)의 배면(120a)을 노출시키는 이외에 측 면(120b)의 상측을 노출시킨다. 상기 인캡슐런트(240)는 상기 반도체 다이(120)의 열을 보다 효율적으로 방열시킬 수 있다. 또한, 상기 인캡슐런트(240)의 두께가 앞서 설명한 실시예(100)의 인캡슐런트(140)에 비해 낮게 형성되는 바, 전체 반도체 패키지(200)의 두께를 감소시킬 수 있다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 인캡슐런트(240)의 상측으로 반도체 다이(120)가 노출되도록 함으로써, 반도체 다이(120)의 배면(120a)과 측면(120b)의 일부를 노출시킬 수 있다. 따라서, 반도체 다이(120)의 열 방출 효율을 증대시킬 수 있다. 또한, 인캡슐런트(240)의 두께를 줄일 수 있으므로, 전체적인 반도체 패키지(200)의 두께를 줄일 수 있다.
이하에서는 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 구성을 설명하도록 한다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지(300)를 도시한 단면도이다. 앞선 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 중심으로 설명하기로 한다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(110), 반도체 다이(120), 도전성 범프(130), 상기 반도체 다이(120)의 상부에 접착제(360)를 이용하여 부착된 방열 패드(370)를 포함한다. 또한, 상기 서브스트레이트(110)의 하부에는 솔더불(150)이 더 연결될 수도 있다.
상기 접착제(360)는 상기 반도체 다이(120)의 상부에 형성된다. 즉, 상기 접착제(360)는 상기 반도체 다이(120)의 노출된 반대면(120a)에 형성된다. 상기 접착제는 통상의 써멀 그리스(thermal grease) 또는 도전성 에폭시(conductive epoxy)를 이용하여 형성될 수 있다.
상기 방열 패드(370)는 상기 접착제(360)에 의해 상기 반도체 다이(120)의 상부에 부착된다. 상기 방열 패드(370)는 상기 반도체 다이(120)로부터 발생한 열을 외부로 방출시킨다. 상기 방열 패드(370)는 열 전도성이 좋은 금속 재질로 형성되며, 방열 효율을 높이기 위해서 상기 반도체 다이(120)보다 넓은 단면적을 갖도록 형성될 수 있다. 또한, 상기 방열 패드(370)는 추가적으로 상기 반도체 다이(120)의 배면(120a)을 덮음으로써, 상기 반도체 다이(120)를 외부의 충격으로부터 보호할 수도 있다.
상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 반도체 다이(120)의 노출된 상부에 접착제(360)를 이용하여 방열 패드(370)를 부착함으로써, 반도체 다이(120)의 열이 외부로 용이하게 방출되도록 할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 플로우챠트이다. 도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트 구비 단계(S1), 반도체 다이 부착 단계(S2), 인캡슐레이션 단계(S3)를 포함한다. 또한, 상기 인캡슐레이션 단계(S4)의 이후에는 솔더볼 형성 단계(S4)가 더 이루어질 수도 있다. 이하에서는 상기 도 4의 각 단계들을 도 5a 내지 도 5g를 함께 참조하여 설명하도록 한다.
도 4 및 도 5a에 도시된 바와 같이, 먼저 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본을 구성하는 서브스트레이트(110)를 구비하는 서브스트레이트 구비 단계(S1)이 이루어진다. 상술한 바와 같이, 상기 서브스트레이트(110)는 하면에 형성된 랜드(111), 상면에 형성된 도전성 패턴(112), 상기 랜드(111) 또는 도전성 패턴(112)에 수직 방향으로 연결되는 도전성 비아(113), 수평 방향으로 형성되어 상기 도전성 비아(113)에 연결되는 배선 패턴(114)을 포함한다.
도 4 및 도 5b에 도시된 바와 같이, 상기 서브스트레이트(110)의 상부에 반도체 다이(120)를 부착하는 반도체 다이 부착 단계(S2)가 이루어진다. 상기 반도체 다이(120)는 본드 패드(121)가 서브스트레이트(110)를 향하도록 플립(flip)되어 구 비되며, 상기 본드 패드(121)와 상기 서브스트레이트(110)의 도전성 패턴(112)이 상호간에 도전성 범프(130)를 통해서 연결된다. 상기 도전성 범프(130)는 상기 반도체 다이(120)의 본드 패드(121)에 부착된 상태로 상기 서브스트레이트(110)와 결합함으로써, 상기 반도체 다이(120)를 상기 서브스트레이트(110)와 연결시킬 수 있다.
도 4, 도 5c 내지 도 5f에 도시된 바와 같이, 상기 반도체 다이(120) 및 도전성 범프(130)를 감싸도록 인캡슐런트(140)를 형성하는 인캡슐레이션 단계(S3)가 이루어진다.
먼저, 도 5c 및 도 5d에 도시된 바와 같이, 상기 반도체 다이(120)의 상부에 금형(10)을 구비한다. 도 5d는 도 5c의 A 부분을 확대한 도면이다. 상기 금형(10)은 하부에 돌기 라인(11)을 구비하며, 상기 반도체 다이(120)의 반대면(120a)에 상기 돌기 라인(11)이 닿도록 구비된다. 이 때, 상기 돌기 라인(11)은 상기 반도체 다이(120)의 배면(120a)의 둘레 형상을 따라서 형성되며, 상기 반대면(120a)의 가장자리로부터 일정 길이 내측으로 들어가서 형성된다.
상기 돌기 라인(11)의 수직 방향으로의 높이(h)는 5㎚ 내지 50㎚일 수 있다. 하기할 바와 같이, 상기 돌기 라인(11)에 의해 구획된 영역의 내부로는 인캡슐런트가 인입되지 못하는데, 상기 돌기 라인(11)의 높이(h)가 5㎚ 미만인 경우, 상기 반도체 다이(120)의 측면을 인캡슐런트로 감싸는 효과가 반감되며, 상기 돌기 라인(11)의 높이가 50㎚를 초과하는 경우, 전체적인 반도체 패키지(100)의 두께가 두 꺼워지게 되어 경박단소화 경향에 반하게 된다.
이후 도 5e에 도시된 바와 같이, 상기 서브스트레이트(110)와 금형(11)의 사이에 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질을 주입하여 인캡슐런트(140)를 형성한다. 이 때, 상기 인캡슐런트(140)는 상기 돌기 라인(11)에 의해 구획된 영역 내부로는 침입할 수 없다. 따라서, 상기 인캡슐런트(140)의 상측으로 상기 반도체 다이(120)의 배면(120a)이 노출되며, 상기 반도체 다이(120)의 측면은 감싸지게 된다.
이후 도 5f에 도시된 바와 같이, 상기 반도체 다이(120)로부터 상기 금형(11)이 제거된다. 따라서, 금형(10)의 돌기 라인(11)의 형상대로 상기 인캡슐런트(140)의 상측에 일정 깊이로 인입된 공동(140a)이 형성되며, 상기 공동(140a)을 통해 상기 반도체 다이(120)의 배면(120a) 일부가 노출된다.
도 4 및 도 5g에 도시된 바와 같이, 이후 상기 서브스트레이트(110)의 하부에 솔더볼(150)을 형성하는 솔더볼 형성 단계(S4)가 더 이루어질 수 있다. 상기 솔더볼(150)은 상기 서브스트레이트(110)의 랜드(111)에 연결되어, BGA(Ball Grid Array) 구조를 형성할 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)가 제조 될 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지(100)는 신뢰성을 향상시킬 수 있고, 열 방출 효율을 향상시킬 수 있음은 상술하였다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에 대해 설명하도록 한다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법을 설명하기 위한 도면이다. 도 6a 내지 도 6c는 앞선 실시예에서의 도 5c 내지 도 5e에 각각 대응된다. 즉, 상기 도 6a 내지 도 6c는 인캡슐레이션 단계(S3)를 설명하기 위한 도면이며, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 다른 단계들(S1, S2, S4)은 앞선 실시예와 동일하다.
도 6a 및 도 6b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법 중 인캡슐레이션 단계(S3)에서는 먼저 금형(20)을 구비하는 단계가 이루어진다. 도 6b는 도 6a의 B 부분을 확대한 도면이다. 상기 금형(20)은 하측에 단차(21)를 구비하며, 상기 단차(21)에 의해 하측 내부로 음각되어 구획된 영역은 상기 반도체 다이(120)의 둘레를 따라 나란하게 형성된다. 또한, 상기 단차(21)에 의해 구획된 내부 영역은 상기 반도체 다이(120)의 평면적에 대응되며, 상기 평면적보다 다소 크게 형성된다. 따라서, 상기 단차(21)에 의해 구획된 영역은 상기 반도체 다이(120)의 배면(120a)으로부터 측면(120b)의 상측을 감싸면서 위치한다.
상기 반도체 다이(120)의 반대면(120a)으로부터 상기 금형(20)까지의 수직 거리(h)는 25㎛ 이하일 수 있다. 상기 금형(20)은 상기 반도체 다이(120)의 상부에 구비되어야 하는 바, 상기 수직 거리(h)의 하한이 0㎛를 초과하여야 함은 자명한 사실이며, 상기 수직 거리(h)가 25㎛를 초과하는 경우, 인캡슐레이션 공정에서 상기 반도체 다이(120)의 배면(120a)에 인캡슐런트가 추가 형성되어 반도체 패키지(200)의 두께가 두꺼워질 염려가 있다.
도 6c를 참조하면, 이후 인캡슐런트(240)를 형성하는 공정이 이루어진다. 상기 인캡슐런트(240)는 상기 금형(20)과 서브스트레이트(110)의 사이에 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질을 인가함으로써 형성된다. 상기 인캡슐런트(240)는 상기 금형(20)의 형상에 따라 상기 반도체 다이(120)의 측면(120b) 하측을 감싸면서 형성된다. 그 결과, 상기 반도체 다이(120)의 측면(120b) 상측과 배면(120a)은 인캡슐런트(240)에 의해 덮이지 않게 된다.
별도로 도시하지는 않았지만, 이후 상기 반도체 다이(120) 및 인캡슐런트(240)로부터 상기 금형(20)을 제거하는 단계가 이루어지며, 솔더볼을 더 형성하는 단계가 추가적으로 이루어질 수도 있다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)가 제 조될 수 있다. 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(120)의 열을 용이하게 방열시키면서도, 전체 두께를 줄일 수 있음은 상술하였다.
또한, 별도로 도시하지는 않았지만, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 인캡슐레이션 단계(S3) 이후 상기 반도체 다이(120)의 상부에 접착제(360)를 도포하고, 방열 패드(370)를 부착함으로써 이루어질 수 있다. 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 방열 패드(370)를 통해 방열 성능을 더욱 향상시킬 수 있음은 상술하였다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우챠트이다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300; 반도체 패키지
110; 서브스트레이트 120; 반도체 다이
130; 도전성 범프 140, 240; 인캡슐런트
150; 솔더볼 360; 접착제
370; 방열 패드 10, 20; 금형

Claims (15)

  1. 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트;
    일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 상기 서브스트레이트의 상부에 형성되는 반도체 다이;
    상기 서브스트레이트의 도전성 패턴 및 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 도전성 범프; 및
    상기 반도체 다이 및 도전성 범프를 감싸도록 형성된 인캡슐런트를 포함하고,
    상기 반도체 다이의 일면에 반대되는 배면은 상기 인캡슐런트의 상측을 통해 노출되는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인캡슐런트는 상측에 내부로 인입되어 형성된 공동을 구비하여, 상기 공동을 통해 상기 반도체 다이의 배면을 노출시키는 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.
  3. 상기 인캡슐런트는 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합한 재질로 형성되는 것을 특 징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 다이는 상기 인캡슐런트의 상측으로 돌출된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 다이의 배면에는 방열 패드가 더 부착된 것을 특징으로하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 서브스트레이트의 랜드에는 적어도 하나의 솔더볼이 연결된 것을 특징으로 하는 반도체 패키지.
  7. 하면에 랜드가 형성되고, 상면에 상기 랜드와 연결된 도전성 패턴이 형성된 서브스트레이트를 구비하는 서브스트레이트 구비 단계;
    일면에 형성된 본드 패드가 상기 서브스트레이트를 향하도록 반도체 다이를 플립하고, 상기 본드 패드와 상기 서브스트레이트를 도전성 범프로 연결하는 반도체 다이 부착 단계; 및
    상기 반도체 다이 및 도전성 범프를 감싸도록 인캡슐런트를 형성하는 인캡슐 레이션 단계를 포함하고,
    상기 인캡슐레이션 단계는 반도체 다이의 상부에 금형을 구비하고, 인캡슐레이션을 수행하여 상기 금형의 형상에 따라 상기 반도체 다이의 배면이 노출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라서 형성되는 돌기 라인을 갖는 상기 금형을 구비하고, 상기 돌기 라인이 상기 반도체 다이의 배면에 닿도록 하여, 상기 돌기 라인에 의해 구획되는 영역의 내부로 상기 인캡슐런트가 인입되는 것을 방지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 인캡슐레이션 단계는 상기 돌기 라인을 5㎚ 내지 50㎚의 높이로 구비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 인캡슐레이션 단계는 상기 인캡슐런트의 재질을 은(Ag), 구리(Cu) 및 비금속 무기물 중에서 선택된 적어도 어느 하나를 에폭시 수지 또는 실리콘 수지에 혼합하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 7 항에 있어서,
    상기 인캡슐레이션 단계는 상기 반도체 다이의 둘레를 따라 단차를 갖는 상기 금형을 구비하고, 상기 단차에 의해 음각되어 구획되는 영역의 내측에 상기 반도체 다이를 위치하여, 상기 반도체 다이의 측면 상측이 인캡슐레이션되는 것을 방지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 인캡슐레션 단계는 상기 금형으로부터 상기 반도체 다이의 배면까지 수직 거리가 25㎛ 이하가 되도록 상기 금형을 위치시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 11 항에 있어서,
    상기 인캡슐레이션 단계는 상기 금형의 단차로부터 상기 반도체 다이까지의 수평 거리가 25㎛ 내지 50㎛가 되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 11 항에 있어서,
    상기 인캡슐레이션 단계의 이후에는 상기 반도체 다이의 배면에 방열 패드를 부착하는 단계가 더 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 11 항에 있어서,
    상기 인캡슐레이션 단계의 이후에는 상기 서브스트레이트의 랜드에 솔더볼을 형성하는 단계가 더 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101390628B1 (ko) * 2010-11-15 2014-04-29 유나이티드 테스트 엔드 어셈블리 센터 엘티디 반도체 패키지 및 반도체 소자 패키징 방법
US8759147B2 (en) 2010-12-31 2014-06-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US8860079B2 (en) 2010-11-15 2014-10-14 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8921990B2 (en) 2012-12-18 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor package
KR20150084289A (ko) * 2014-01-13 2015-07-22 하나 마이크론(주) 반도체 패키지 제조 방법
US9343535B2 (en) 2012-09-25 2016-05-17 Samsung Electronics Co., Ltd. Semiconductor packages having a guide wall and related systems and methods

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101390628B1 (ko) * 2010-11-15 2014-04-29 유나이티드 테스트 엔드 어셈블리 센터 엘티디 반도체 패키지 및 반도체 소자 패키징 방법
US8829666B2 (en) 2010-11-15 2014-09-09 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8860079B2 (en) 2010-11-15 2014-10-14 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US8759147B2 (en) 2010-12-31 2014-06-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US9059072B2 (en) 2010-12-31 2015-06-16 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US9343535B2 (en) 2012-09-25 2016-05-17 Samsung Electronics Co., Ltd. Semiconductor packages having a guide wall and related systems and methods
US8921990B2 (en) 2012-12-18 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor package
US9293389B2 (en) 2012-12-18 2016-03-22 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor package including a surface profile modifier
KR20150084289A (ko) * 2014-01-13 2015-07-22 하나 마이크론(주) 반도체 패키지 제조 방법

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