KR20100065834A

KR20100065834A - Method for manufacturing a semiconductor device

Info

Publication number: KR20100065834A
Application number: KR1020080124403A
Authority: KR
Inventors: 고광덕
Original assignee: 주식회사 동부하이텍
Priority date: 2008-12-09
Filing date: 2008-12-09
Publication date: 2010-06-17

Abstract

본 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에, 상부 전극 및 하부 전극을 포함하는 MIM 커패시터를 형성하는 단계; 상기 MIM 커패시터 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 기설정된 영역을 식각하여, 층간 절연막의 상부면에 단차가 형성되도록 하는 단계; 상기 상부 전극 및 하부 전극의 일부를 노출하기 위한 비아홀을 상기 층간 절연막에 형성하는 단계; 및 상기 비아홀 내에 컨택 플러그를 형성하는 단계;를 포함한다. A method of manufacturing a semiconductor device according to the present embodiment includes forming a MIM capacitor including an upper electrode and a lower electrode on a semiconductor substrate; Forming an interlayer insulating film on said MIM capacitor; Etching a predetermined region of the interlayer insulating layer to form a step on an upper surface of the interlayer insulating layer; Forming a via hole in the interlayer insulating layer for exposing a portion of the upper electrode and the lower electrode; And forming a contact plug in the via hole.

Description

Method for manufacturing a semiconductor device

본 실시예는 반도체 소자용 커패시터의 제조 방법에 대해서 개시한다. This embodiment discloses a method of manufacturing a capacitor for a semiconductor device.

최근들어, 소자가 다양화되면서 MIM(Metal-Insulator-Metal) 커패시터 역할을 할 수 있는 스택 형성 공정을 포함한 소자들이 제조되고 있다. Recently, with the diversification of devices, devices including stack forming processes that can serve as metal-insulator-metal (MIM) capacitors have been manufactured.

도 1 내지 도 6은 종래에 있어서의 MIM 커패시터의 제조 방법을 설명하기 위한 도면이다. 1-6 is a figure for demonstrating the manufacturing method of the MIM capacitor in the past.

도 1을 참조하면, 먼저 소정의 하부 구조물, 반도체 기본 소자 및 하부 금속 배선이 형성되어 있는 기판(10) 상에 하부 금속층(30), 유전막(40), 상부 금속층(50), 식각 정지막(60)을 순차적으로 증착한다. Referring to FIG. 1, first, a lower metal layer 30, a dielectric film 40, an upper metal layer 50, and an etch stop film are formed on a substrate 10 on which a predetermined lower structure, a semiconductor basic element, and a lower metal wiring are formed. 60) are deposited sequentially.

하부 금속층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 전압 강하 및 누설전류에 강한 막으로서, 통상 실리콘 질화막을 사용한다. 상기 상부 금속층(50)은 TiN막을 사용한다. 식각 정지막은 후속 식각 공정에서 정지막으로서 역할을 수행하며, 통상 실리콘 질화막을 사용한다. The lower metal layer 30 mainly uses a Ti / TiN composite film. The dielectric film 40 is a film resistant to voltage drop and leakage current, and a silicon nitride film is usually used. The upper metal layer 50 uses a TiN film. The etch stop film serves as a stop film in a subsequent etching process, and typically uses a silicon nitride film.

도 2를 참조하면, 포토 레지스트 패턴을 도포한 후 MIM 커패시터의 상부 전 극의 사진/시각 공정을 진행하여, 상부 금속층(50)을 패터닝한다. 이후 포토 레지스트 패턴 스트립 공정을 진행하고나서 다시 포토 레지스트 패턴을 도포한 후 MIM 커패시터의 하부 전극의 사진/식각 공정을 진행하여 하부 금속층(30)을 패터닝한다. Referring to FIG. 2, after the photoresist pattern is applied, the upper metal layer 50 is patterned by performing a photo / visual process of the upper electrode of the MIM capacitor. After the photoresist pattern strip process is performed, the photoresist pattern is applied again, and then the lower metal layer 30 is patterned by performing a photo / etch process of the lower electrode of the MIM capacitor.

도 3을 참조하면, 층간 절연막(70)을 증착하고, 화학적기계적 연마 공정을 진행하여 평탄화한다. Referring to FIG. 3, the interlayer insulating film 70 is deposited and subjected to chemical mechanical polishing to planarize it.

도 4를 참조하면, 상기 층간 절연막(70) 상에 상기 상부 금속층(50)과 하부 금속층(30)과의 전기적인 연결을 위한 컨택 플러그를 형성하기 위하여, 상기 층간 절연막(70) 상에 포토 레지스트 패턴(80)을 형성한다. Referring to FIG. 4, a photoresist is formed on the interlayer insulating layer 70 to form a contact plug for electrical connection between the upper metal layer 50 and the lower metal layer 30 on the interlayer insulating layer 70. The pattern 80 is formed.

상기 포토 레지스트 패턴(80)은 상기 상부 금속층(50)과 하부 금속층(30)의 소정 영역에 대응하는 부위를 오픈하도록 패터닝된 것이다. The photoresist pattern 80 is patterned to open portions corresponding to predetermined regions of the upper metal layer 50 and the lower metal layer 30.

그리고, 도 5를 참조하면, 상기 포토 레지스트 패턴(80)을 식각 마스크로 이용하여 상기 층간 절연막(70)을 식각함으로써, 상기 상부 금속층(50)과 하부 금속층(30)의 일부가 노출되도록 한다. Referring to FIG. 5, the interlayer insulating layer 70 is etched using the photoresist pattern 80 as an etch mask to expose a portion of the upper metal layer 50 and the lower metal layer 30.

그리고, 도 6에 도시된 바와 같이, 비아홀(71) 내에 컨택 플러그(90)를 형성하고, 상기 층간 절연막(70) 상에 컨택 플러그(90)와 전기적으로 연결되는 메탈 패턴(91)을 형성한다. 6, a contact plug 90 is formed in the via hole 71, and a metal pattern 91 is formed on the interlayer insulating layer 70 to be electrically connected to the contact plug 90. .

특히, 상기 층간 절연막(70)에 비아홀 형성을 위한 식각 공정에 있어서는, 상기 상부 금속층(50)상에 위치한 층간 절연막과, 하부 금속층(30) 상에 위치한 층간 절연막의 두께가 서로 상이한 상태에서, 비아홀 형성을 위한 식각 공정이 수행 된다. In particular, in the etching process for forming the via hole in the interlayer insulating layer 70, the via hole is formed in a state where the thicknesses of the interlayer insulating layer on the upper metal layer 50 and the interlayer insulating layer on the lower metal layer 30 are different from each other. An etching process for forming is performed.

이로 인하여, 비아홀(71) 식각시에 층간 절연막 두께나 식각시의 균일성 및 오버 에치등의 정도에 따라 상부 금속층등의 전기적인 특성이 저하되는 문제점이 발생한다. For this reason, there arises a problem that the electrical characteristics of the upper metal layer, etc. are degraded depending on the thickness of the interlayer insulating film during etching of the via hole 71, the uniformity during etching, and the degree of over-etching.

본 실시예는 하부 전극 및 상부 전극가 상측의 메탈 패턴들과 전기적으로 연결되도록 하기 위한 비아 식각 공정시에, 식각하여야 하는 층간 절연막의 두께를 일정하게 함으로써, MIM 커패시터의 특성 저하를 저감시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다. According to the present embodiment, the thickness of the interlayer insulating layer to be etched is constant during the via etching process for allowing the lower electrode and the upper electrode to be electrically connected to the upper metal patterns, thereby reducing the deterioration of characteristics of the MIM capacitor. An object of the present invention is to propose a method for manufacturing the device.

또한, 실시예의 반도체 소자의 제조 방법은 반도체 기판 상에, 하부 전극과, 상기 하부 전극 상에 유전층과, 상기 유전층 상에 상부 전극과 상기 상부 전극 상에 베리어층을 형성하는 단계; 상기 상부 전극 및 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 부분 식각하는 단계로서, 상기 하부 전극의 상측에 형성된 층간 절연막의 일부를 식각하는 단계; 상기 상부 전극과 하부 전극의 일부를 노출하기 위한 비아홀을 상기 층간 절연막에 형성하는 단계; 및 상기 비아홀에 컨택 플러그를 형성하는 단계;를 포함한다. In addition, the method of manufacturing a semiconductor device of an embodiment may include forming a lower layer on a semiconductor substrate, a dielectric layer on the lower electrode, an upper electrode on the dielectric layer, and a barrier layer on the upper electrode; Forming an interlayer insulating film on the upper electrode and the semiconductor substrate; Etching a portion of the insulating interlayer, the etching of a portion of the insulating interlayer formed on the lower electrode; Forming a via hole in the interlayer insulating layer for exposing a portion of the upper electrode and the lower electrode; And forming a contact plug in the via hole.

제안되는 바와 같은 실시예에 의해서, MIM 커패시터를 구성하는 상부 전극과 하부 전극을 일부를 노출시키기 위한 비아홀 형성 공정시에, 식각되는 층간 절연막의 두께를 일정하게 함으로써, MIM 커패시터의 동작 특성의 저하를 줄일 수 있는 장점이 있다. According to the proposed embodiment, during the via hole forming process for exposing a part of the upper electrode and the lower electrode constituting the MIM capacitor, the thickness of the interlayer insulating film to be etched is made constant, thereby reducing the deterioration of the operating characteristics of the MIM capacitor. There is an advantage to reduce.

이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다. Hereinafter, with reference to the accompanying drawings for the present embodiment will be described in detail. However, the scope of the idea of the present invention may be determined from the matters disclosed by the present embodiment, and the idea of the invention of the present embodiment may be performed by adding, deleting, or modifying components to the proposed embodiment. It will be said to include variations.

그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. In the following description, the word 'comprising' does not exclude the presence of other elements or steps than those listed.

그리고, 본 발명의 실시예에 대한 상세한 설명을 위하여 이미지 센서를 구성하는 각 부분이 일부 확대되어 도시되니, 이 점 참조할 필요가 있다. And, for the detailed description of the embodiment of the present invention, each part constituting the image sensor is shown partially enlarged, which needs to be referred to.

도 7 내지 도 16은 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 7 to 16 are diagrams for describing a method of manufacturing a semiconductor device according to the present embodiment.

먼저, 도 7을 참조하면, 반도체 기판(101) 상에 하부 메탈층(132a), 유전막(134a), 상부 메탈(136a) 및 베리어막(138a)을 순서대로 형성한다. First, referring to FIG. 7, the lower metal layer 132a, the dielectric layer 134a, the upper metal 136a, and the barrier layer 138a are sequentially formed on the semiconductor substrate 101.

하부 메탈층(132a) 및 상부 메탈층(136a)은 Ti 또는 Ti/TiN 또는 Ti/Al/TiN 으로 형성된다. The lower metal layer 132a and the upper metal layer 136a are formed of Ti or Ti / TiN or Ti / Al / TiN.

유전막(135a) 및 베리어막(138a)은 질화막으로 형성되는데, 반도체 소자용 커패시터의 제조 공정을 단순화하기 위하여 서로 동일한 물질로 사용될 수 있다. The dielectric film 135a and the barrier film 138a are formed of a nitride film, and may be used as the same material to simplify the manufacturing process of the capacitor for the semiconductor device.

그리고, 유전막(134a) 및 베리어막(138a)의 두께는 서로 동일하게 형성거나, 베리어막의 두께를 유전막의 두께보다 더 두껍게 형성할 수도 있다. 예로, 유전막(134a)은 450Å∼700Å 사이의 두께를 갖을 수 있다. The thicknesses of the dielectric film 134a and the barrier film 138a may be the same, or the thickness of the barrier film 134a may be greater than the thickness of the dielectric film. For example, the dielectric film 134a may have a thickness of between 450 mW and 700 mW.

그리고, 베리어막(138a) 상측에 제 1 포토 레지스트 필름을 도포하고, 제 1 포토 레지스트 필름을 패터닝하여, 도 7에 도시된 바와 같이, MIM 커패시터의 상부 전극이 형성될 부분에 제 1 포토 레지스트 패턴(50)을 형성한다. Then, a first photoresist film is coated on the barrier film 138a and the first photoresist film is patterned. As shown in FIG. 7, the first photoresist pattern is formed on the portion where the upper electrode of the MIM capacitor is to be formed. To form (50).

그 다음, 도 8을 참조하면, 제 1 포토 레지스트 패턴(50)을 식각 마스크로 이용하여 제 1 포토 레지스트 패턴(50)의 외부로 노출된 베리어막(138a) 및 상부 메탈(136a)을 순서대로 식각하고, 상기 제 1 포토 레지스트 패턴(50)을 제거한다. Next, referring to FIG. 8, the barrier layer 138a and the upper metal 136a exposed to the outside of the first photoresist pattern 50 using the first photoresist pattern 50 as an etching mask are sequentially formed. Etching is performed to remove the first photoresist pattern 50.

따라서, 도시된 바와 같이, 상부 메탈(136)이 패터닝되어 MIM 커패시터의 상부 전극(136)이 형성되고, 베리어막(138a)도 패터닝되어 후술되는 여러번의 식각 공정에서 상부 전극(136)을 보호하는 베리어층(138)이 형성된다. Thus, as shown, the upper metal 136 is patterned to form the upper electrode 136 of the MIM capacitor, and the barrier film 138a is also patterned to protect the upper electrode 136 in several etching processes described below. The barrier layer 138 is formed.

그 다음, 도 9를 참조하면, 상부 전극(136)과 베리어층(138)이 형성되면, 상부 전극(136) 및 베리어층(138)을 포함한 유전막(134a) 상측에 제 2 포토 레지스트 필름을 도포하고, 제 2 포토 레지스트 필름을 패터닝하여, 도시된 바와 같이, MIM 커패시터의 하부 전극이 형성될 부분영역에 제 2 포토 레지스트 패턴(60)을 형성한다. Next, referring to FIG. 9, when the upper electrode 136 and the barrier layer 138 are formed, a second photoresist film is coated on the dielectric layer 134a including the upper electrode 136 and the barrier layer 138. The second photoresist film is patterned to form the second photoresist pattern 60 in the partial region where the lower electrode of the MIM capacitor is to be formed.

그 다음, 도 10을 참조하면, 제 2 포토 레지스트 패턴(60)을 식각 마스크로 이용하여 제 2 포토 레지스트 패턴(60)의 외부로 노출된 유전막(134a) 및 하부 메탈(132a)을 순서대로 식각한 다음, 제 2 포토 레지스트 패턴(60)을 제거한다. Next, referring to FIG. 10, the dielectric layer 134a and the lower metal 132a exposed to the outside of the second photoresist pattern 60 are sequentially etched using the second photoresist pattern 60 as an etching mask. Next, the second photoresist pattern 60 is removed.

따라서, 도시된 바와 같이, MIM 커패시터의 하부 전극(132)이 형성되고, 유전막도 패터닝되어 상부 전극(136)과 하부 전극(132) 사이에 유전층(134)이 형성된다. Thus, as shown, the lower electrode 132 of the MIM capacitor is formed, and the dielectric film is also patterned to form a dielectric layer 134 between the upper electrode 136 and the lower electrode 132.

그 다음, 도 11을 참조하면, 하부 전극(132), 유전층(134), 상부 전극(136) 및 베리어층(138)을 포함하는 MIM 커패시터가 형성된 후, MIM 커패시터 및 반도체 기판 상에 층간 절연막(140)을 증착 형성한다. Next, referring to FIG. 11, after the MIM capacitor including the lower electrode 132, the dielectric layer 134, the upper electrode 136, and the barrier layer 138 is formed, an interlayer insulating film (or an interlayer insulating film) is formed on the MIM capacitor and the semiconductor substrate. 140 is formed by deposition.

그리고, 층간 절연막(140) 상측에 제 3 포토 레지스트 필름을 도포하고, 제 3 포토 레지스트 필름을 패터닝하여 상부 전극(136)의 상측 영역에 위치하는 제 3 포토 레지스트 패턴(150)을 형성한다. Then, a third photoresist film is coated on the interlayer insulating layer 140, and the third photoresist film is patterned to form a third photoresist pattern 150 positioned in an upper region of the upper electrode 136.

즉, 상기 제 3 포토 레지스트 패턴(150)은 상부 전극(136)이 위치하지 않은 하부 전극(132)의 노출 영역 상에는 도포되지 않도록 한다. 결국, 상기 제 3 포토 레지스트 패턴(150)을 이용한 층간 절연막(140)의 부분 식각으로 인하여, 상부 전극(136)과 하부 전극(132)이 갖는 단차만큼 상기 층간 절연막(140)도 소정의 단차가 형성되도록 한다. That is, the third photoresist pattern 150 is not applied on the exposed region of the lower electrode 132 where the upper electrode 136 is not located. As a result, due to the partial etching of the interlayer insulating layer 140 using the third photoresist pattern 150, the interlayer insulating layer 140 also has a predetermined step by the step difference between the upper electrode 136 and the lower electrode 132. To form.

상부 전극(136)의 상측 영역에 패터닝되어 있는 제 3 포토 레지스트 패턴(150)을 식각 마스크로 이용하여, 상기 층간 절연막(140)을 부분 식각하기 위한 공정이 수행된다. 이로써, 도 12에 도시된 바와 같이, 상기 상부 전극(136)의 단부 에 대응하는 곳의 층간 절연막(140)에도 소정의 단차(141)가 형성된다. A process for partially etching the interlayer insulating layer 140 is performed using the third photoresist pattern 150 patterned on the upper region of the upper electrode 136 as an etching mask. As a result, as shown in FIG. 12, a predetermined step 141 is also formed in the interlayer insulating layer 140 corresponding to the end of the upper electrode 136.

여기서, 상기 제 3 포토 레지스트 패턴(150)을 이용한 상기 층간 절연막(140)의 부분 식각은, 상기 상부 전극(136)과 하부 전극(132)이 갖는 높이차 만큼 수행될 수 있다. 이 후, 상기 제 3 포토 레지스트 패턴(150)을 제거한다. The partial etching of the interlayer insulating layer 140 using the third photoresist pattern 150 may be performed by the height difference between the upper electrode 136 and the lower electrode 132. Thereafter, the third photoresist pattern 150 is removed.

그 다음, 도 13을 참조하면, 소정의 단차(높이차)가 형성된 층간 절연막(140) 상에 제 4 포토 레지스트 필름을 도포하고, 제 4 포토 레지스트 패턴을 패터닝하여 상부 전극(136)과 하부 전극(132)의 소정 부위를 노출시키는 제 4 포토 레지스트 패턴(160)을 형성한다. Next, referring to FIG. 13, a fourth photoresist film is coated on the interlayer insulating layer 140 having a predetermined step (height difference), and the fourth photoresist pattern is patterned to form the upper electrode 136 and the lower electrode. A fourth photoresist pattern 160 exposing predetermined portions of 132 is formed.

즉, 상기 제 4 포토 레지스트 패턴(160)은 하부 전극(132)의 소정 영역을 오픈시키기 위한 제 1 개구(161)와, 상부 전극(136)의 소정 영역을 오픈시키기 위한 제 2 개구(162)를 갖도록 형성된다. That is, the fourth photoresist pattern 160 may include a first opening 161 for opening a predetermined region of the lower electrode 132 and a second opening 162 for opening a predetermined region of the upper electrode 136. It is formed to have.

상기 제 4 포토 레지스트 패턴(160) 역시 층간 절연막(140)이 갖는 높이차(단차)에 의하여, 그 높이차가 발생될 수 있으며, 도 13에 도시된 바와 같이, 제 1 개구(161)가 형성된 포토레지스트와 제 2 개구(162)가 형성된 포토레지스트간의 높이차가 발생할 수 있다. The fourth photoresist pattern 160 may also have a height difference due to a height difference (step difference) of the interlayer insulating layer 140. As shown in FIG. 13, a photo having the first opening 161 formed therein. A height difference between the resist and the photoresist in which the second opening 162 is formed may occur.

그 다음, 도 14를 참조하면, 상기 제 4 포토 레지스트 패턴(160)을 식각 마스크로 이용하여, 상기 층간 절연막(140)에 상부 전극와 하부 전극의 소정 영역을 오픈시키는 제 1 비아(142)와 제 2 비아(143)를 형성시킨다. Next, referring to FIG. 14, the first via 142 and the first via 142 opening the predetermined regions of the upper electrode and the lower electrode on the interlayer insulating layer 140 using the fourth photoresist pattern 160 as an etching mask. 2 vias 143 are formed.

즉, 상기 제 4 포토 레지스트 패턴(160)을 이용한 비아홀 형성 공정시에, 식각되는 층간 절연막의 양이 대략 동일하게 되도록 한다. That is, during the via hole forming process using the fourth photoresist pattern 160, the amount of the interlayer insulating layer to be etched is approximately equal.

왜냐하면, 앞선 공정에서, 상부 전극의 상측에 위치한 층간 절연막(140)이외에는 상기 층간 절연막(140)이 부분 식각되었으며, 이때에 부분식각되는 층간 절연막의 두께는 상부 전극과 하부 전극간의 단차를 고려하였기 때문이다. In the above process, the interlayer insulating layer 140 is partially etched except for the interlayer insulating layer 140 located above the upper electrode. In this case, the thickness of the interlayer insulating layer to be partially etched takes into account the step between the upper electrode and the lower electrode. to be.

따라서, 여기서의 비아홀을 형성하기 위한 층간 절연막의 식각 공정은 그 식각 균일성이 보장되어, 상부 전극의 특성 저하 또는 반도체 소자의 수율 감소등의 문제를 줄일 수 있다. Therefore, the etching uniformity of the interlayer insulating film for forming the via holes herein is ensured the etching uniformity, it is possible to reduce problems such as deterioration of the characteristics of the upper electrode or reduced yield of the semiconductor device.

그리고, 상기 층간 절연막내에 비아(142,143) 형성을 위한 식각 공정은, 상부 전극상에 형성된 베리어층(138)과, 하부 전극 상에 형성된 유전층(134) 역시 식각된다. In the etching process for forming the vias 142 and 143 in the interlayer insulating layer, the barrier layer 138 formed on the upper electrode and the dielectric layer 134 formed on the lower electrode are also etched.

그 다음, 도 15를 참조하면, 상부 전극과 하부 전극의 소정 부위를 노출하는 비아를 형성한 다음에는, 상기 층간 절연막(140)에 형성되어 있는 단차를 없애기 위한 평탄화 공정을 수행한다. Next, referring to FIG. 15, after forming vias exposing predetermined portions of the upper electrode and the lower electrode, a planarization process is performed to remove a step formed in the interlayer insulating layer 140.

즉, 상기 층간 절연막(140)의 상부면에 대해서 화학적기계적 연마를 수행하여, 상기 층간 절연막(140)의 상부면이 동일한 높이를 갖도록 평탄화한다. That is, the chemical mechanical polishing is performed on the upper surface of the interlayer insulating layer 140 to planarize the upper surface of the interlayer insulating layer 140 to have the same height.

그 다음, 도 16을 참조하면, 상기 층간 절연막(140)에 형성되어 있는 비아내에 메탈을 매립하여 컨택 플러그(180)를 형성시키고, 상기 층간 절연막(140) 상측에는 상부 전극 및 하부 전극과 전기적으로 연결되는 메탈 패턴(190)을 형성한다. Next, referring to FIG. 16, a contact plug 180 is formed by filling metal in vias formed in the interlayer insulating layer 140, and the upper and lower electrodes are electrically connected to the upper surface of the interlayer insulating layer 140. A metal pattern 190 to be connected is formed.

전술한 바와 같은 실시예에 의해서, MIM 커패시터를 구성하는 상부 전극과 하부 전극을 일부를 노출시키기 위한 비아홀 형성 공정시에, 식각되는 층간 절연막의 두께를 일정하게 함으로써, MIM 커패시터의 동작 특성의 저하를 줄일 수 있는 장점이 있다. According to the embodiment as described above, during the via hole forming process for exposing a part of the upper electrode and the lower electrode constituting the MIM capacitor, the thickness of the interlayer insulating film to be etched is made constant, thereby reducing the deterioration of the operating characteristics of the MIM capacitor. There is an advantage to reduce.

도 1 내지 도 6은 종래에 있어서의 MIM 커패시터의 제조 방법을 설명하기 위한 도면. 1 to 6 are diagrams for explaining a conventional method for manufacturing a MIM capacitor.

도 7 내지 도 16은 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면. 7 to 16 are views for explaining the manufacturing method of the semiconductor device according to the present embodiment.

Claims

Forming a MIM capacitor on the semiconductor substrate, the MIM capacitor comprising an upper electrode and a lower electrode;

Forming an interlayer insulating film on said MIM capacitor;

Etching a predetermined region of the interlayer insulating layer to form a step on an upper surface of the interlayer insulating layer;

Forming a via hole in the interlayer insulating layer for exposing a portion of the upper electrode and the lower electrode; And

Forming a contact plug in the via hole.

The method of claim 1,

And etching the predetermined region of the interlayer insulating layer, partially etching the interlayer insulating layer by a height difference between the upper electrode and the lower electrode.

The method of claim 2,

Etching a predetermined region of the interlayer insulating film,

Forming a photoresist pattern on the interlayer insulating film in a region corresponding to the upper electrode;

And partially etching the interlayer insulating layer using the photoresist pattern as an etching mask.

The method of claim 1,

And forming a via hole in the interlayer insulating film, and then performing a process for planarizing an upper portion of the interlayer insulating film.

Forming a lower electrode on the semiconductor substrate, a dielectric layer on the lower electrode, an upper electrode on the dielectric layer, and a barrier layer on the upper electrode;

Forming an interlayer insulating film on the upper electrode and the semiconductor substrate;

Etching a portion of the insulating interlayer, the etching of a portion of the insulating interlayer formed on the lower electrode;

And forming a contact plug in the via hole.

The method of claim 5,

The partially etching the interlayer insulating film may include removing the interlayer insulating film in a region corresponding to the height difference between the upper electrode and the lower electrode.

The method of claim 5,

The partially etching the interlayer insulating film may include etching the interlayer insulating film so that the etching of the interlayer insulating film for forming the via hole is performed by the height difference between the upper electrode and the lower electrode.