[go: up one dir, main page]

KR20100055098A - Electrical device having large-scale graphene layer and preparing method thereof - Google Patents

Electrical device having large-scale graphene layer and preparing method thereof Download PDF

Info

Publication number
KR20100055098A
KR20100055098A KR1020080114024A KR20080114024A KR20100055098A KR 20100055098 A KR20100055098 A KR 20100055098A KR 1020080114024 A KR1020080114024 A KR 1020080114024A KR 20080114024 A KR20080114024 A KR 20080114024A KR 20100055098 A KR20100055098 A KR 20100055098A
Authority
KR
South Korea
Prior art keywords
graphene
sapphire substrate
graphene layer
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020080114024A
Other languages
Korean (ko)
Inventor
천승현
Original Assignee
천승현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 천승현 filed Critical 천승현
Priority to KR1020080114024A priority Critical patent/KR20100055098A/en
Publication of KR20100055098A publication Critical patent/KR20100055098A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/881—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being a two-dimensional material
    • H10D62/882—Graphene

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

사파이어 기판상에서 대면적 그래핀 층을 효율적으로 에피택셜 성장시키는 단계를 포함하는 전자 장치의 제조방법 및 이와 같이 형성된 대면적 그래핀 층을 포함하는 전자 장치가 개시된다.Disclosed are a method for manufacturing an electronic device comprising efficiently epitaxially growing a large area graphene layer on a sapphire substrate, and an electronic device including the large area graphene layer thus formed.

Description

대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법{Electrical device having large-scale graphene layer and preparing method thereof}Electronic device having a large-area graphene layer and a method of manufacturing the same

본 발명은 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법에 관한 것이다.The present invention relates to an electronic device comprising a large area graphene layer and a method of manufacturing the same.

그래핀(graphene)은 탄소원자가 허니콤 형태의 육방정 격자로 배열된 2차원적인 시트상 물질이다. 그래핀은 흑연과 같은 탄소질 재료를 이루는 기본 블록이기도 하다.Graphene is a two-dimensional sheet-like material with carbon atoms arranged in a honeycomb hexagonal lattice. Graphene is also the basic block of carbonaceous materials such as graphite.

그래핀은 뛰어난 특성 때문에 전자 장치 등의 분야에서 커다란 관심을 끌고 있다. 그 중에서도, 그래핀은 높은 캐리어 이동도(mobility) 및 우수한 전류 운반 능력(current carrying capability) 때문에 규소를 대체 또는 보완할 수 있는 잠재능력을 갖고 있으며 또한 상호 연결 배선(interconnection)을 위한 대안이 될 수 있다.Graphene has attracted great attention in the field of electronic devices because of its excellent properties. Among them, graphene has the potential to replace or supplement silicon due to its high carrier mobility and good current carrying capability, and can also be an alternative for interconnection. have.

비록 몇몇 연구 그룹들이 접착 테이프를 사용하여 흑연 플레이크를 기계적으로 박리(mechanical exfoliation)함으로써 일층 이상의 그래핀층을 얻었지만, 반도체 기판 또는 절연 기판 상에서 성장된 대면적(밀리미터 또는 센티미터 범위의 횡 방향 치수(lateral dimension)) 그래핀이 산업적인 응용을 위하여 요구되고 있다.Although several research groups have obtained more than one layer of graphene by mechanical exfoliation of graphite flakes using adhesive tape, the large area (millimeter or centimeter range lateral dimension) grown on the semiconductor substrate or the insulating substrate dimension) Graphene is required for industrial applications.

반도체 기판 또는 절연 기판 상에서 그래핀을 성장시키는 몇몇 방법이 알려져 있다. 그 중 하나의 방법은 SiC 단결정을 충분히 고온으로 가열하여 Si 원자를 표면으로부터 증발시킴으로써 일층 이상의 그래핀층을 남기는 방법이다[C. Berger et al., J. Phys. Chem. B, Vol. 108, p19912 (2004)]. 이 방법은 에피택셜 성장(epitaxial growth)이라기 보다는 실제로는 열분해법이다. 이에 의하여 얻어진 그래핀의 그레인 사이즈는 아직까지는 기계적 박리에 의하여 얻어진 그래핀보다 훨씬 작기 때문에 이 방법은 아직 대면적 그래핀을 성장시키는 용도로는 적합하지 않다.Several methods of growing graphene on a semiconductor substrate or an insulating substrate are known. One method is to heat the SiC single crystal to a sufficiently high temperature to evaporate Si atoms from the surface, leaving one or more layers of graphene [C. Berger et al., J. Phys. Chem. B, Vol. 108, p19912 (2004). This method is actually pyrolysis rather than epitaxial growth. Since the grain size of the graphene thus obtained is far smaller than that of graphene obtained by mechanical exfoliation, this method is not yet suitable for growing large-area graphene.

L.N. Pfeiffer는 미국 공개 특허 공보 2007/0187694 A1에서 그래핀의 에피택셜 성장 방법을 개략적으로 개시하였다. 바람직한 일 구현예로서, 이 기술은 그래핀 성장을 위한 플랫폼으로서 흑연 기판상의 육방정 붕소 질화물(hexagonal BN)를 제안한다. 그러나, 이 기술은 아직 실현되지 않았으며 흑연 기판상에 붕소 질화물을 에피택셜 성장시키는 단계가 전체 공정을 복잡하게 한다.L.N. Pfeiffer outlined a method for epitaxial growth of graphene in US Published Patent Publication 2007/0187694 A1. In a preferred embodiment, this technique proposes hexagonal boron nitride (hexagonal BN) on a graphite substrate as a platform for graphene growth. However, this technique has not been realized yet and the step of epitaxially growing boron nitride on the graphite substrate complicates the whole process.

따라서, 산업적 요구를 만족시킬 수 있도록 대면적 그래핀 층을 포함하는 전자 장치 및 대면적 그래핀 층을 포함하는 전자 장치의 효율적인 제조 방법이 여전히 요구된다.Therefore, there is still a need for an electronic device including a large area graphene layer and an efficient method of manufacturing an electronic device including a large area graphene layer to satisfy industrial demands.

따라서 본 발명의 목적은 대면적 그래핀 층을 포함하는 전자 장치를 제공하는 것이다.It is therefore an object of the present invention to provide an electronic device comprising a large area graphene layer.

본 발명의 다른 목적은 대면적 그래핀 층을 포함하는 전자 장치의 효율적인 제조 방법을 제공하는 것이다.It is another object of the present invention to provide an efficient method of manufacturing an electronic device comprising a large area graphene layer.

상기 목적을 달성하기 위하여 본 발명의 일 측면은 One aspect of the present invention to achieve the above object is

사파이어 기판; 및Sapphire substrates; And

상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 전자 소자을 제공한다.Provided is an electronic device including at least one epitaxially grown graphene layer formed on the sapphire substrate.

일 구현예에서, 상기 일 층 이상의 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 이루어질 수 있다. 다른 구현예에서, 상기 사파이어 기판과 상기 그래핀 층의 사이에 형성된 절연층이 더 포함될 수 있다. 상기 그래핀 층의 상부에는 절연층이 더 구비될 수 있다.In one embodiment, the one or more layers of graphene may be made of single crystal having lateral dimensions of about 1 mm or more. In another embodiment, an insulating layer formed between the sapphire substrate and the graphene layer may be further included. An insulating layer may be further provided on the graphene layer.

상기 목적을 달성하기 위하여 본 발명의 다른 측면은 Another aspect of the present invention to achieve the above object is

사파이어 기판; 상기 사파이어 기판의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들; 및 상기 사파이어 기판상에서 상기 도전성층 패턴들을 연결하는 그래핀층;을 포함하는 전자 장치를 제공한다.Sapphire substrates; Conductive layer patterns spaced apart from each other while exposing a portion of the sapphire substrate; And a graphene layer connecting the conductive layer patterns on the sapphire substrate.

상기 목적을 달성하기 위하여 본 발명의 다른 측면은 Another aspect of the present invention to achieve the above object is

전계 효과 트랜지스터로서, 사파이어 기판; 상기 사파이어 기판 상에 형성된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역; 및 상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 포함하고, 상기 소스 영역, 드레인 영역 및 채널 영역은 에피택셜 성장된 일 층 이상의 그래핀 층내에 형성되어 있는 전계 효과 트랜지스터를 제공한다.A field effect transistor, comprising: a sapphire substrate; A source region, a drain region, and a channel region connecting the source region and the drain region to each other formed on the sapphire substrate; And a gate region for applying a voltage to the channel region to control a current flow between the source region and the drain region, wherein the source region, the drain region, and the channel region are in one or more epitaxially grown graphene layers. Provided is a field effect transistor.

상기 다른 목적을 달성하기 위하여 본 발명의 다른 측면은 Another aspect of the present invention to achieve the above other object

(a) 사파이어 기판을 제공하는 단계;(a) providing a sapphire substrate;

(b) 상기 사파이어 기판 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층을 에피택셜 성장시키는 단계를 포함하는 전자 소자의 제조방법을 제공한다.(b) epitaxially growing one or more layers of graphene by depositing carbon atoms evaporated on the sapphire substrate.

일 구현예에서, 상기 일 층 이상의 그래핀 층은 MBE 또는 CVD 방법에 의하여 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 형성될 수 있다. 다른 구현예에서, 상기 (a) 단계 및 상기 (b) 단계의 사이에, 상기 사파이어 기판상에 절연층을 더 형성할 수 있다. 상기 절연층은 단결정 육방정 질화물을 포함할 수 있다.In one embodiment, the at least one graphene layer may be formed of a single crystal having a lateral dimension of about 1 mm or more by MBE or CVD method. In another embodiment, an insulating layer may be further formed on the sapphire substrate between the step (a) and the step (b). The insulating layer may include single crystal hexagonal nitride.

본 발명에서 개시되는 그래핀 층의 에피택셜 성장 방법을 이용하면 대면적 그래핀 층을 포함하는 전자 장치를 간단하고 경제적으로 얻을 수 있다. 특히 본 발명에서는 그래핀 층을 성장시키는 데 있어서 상기한 Berger 기술에서와 같이 고온 열분해 또는 Pfeiffer 기술에서와 같이 붕소 질화물 중간층을 필요로 하지 않는다. 질화물 반도체 산업의 확장 때문에, 고품질 및 직경 6인치 이상의 대형 사이즈 사파이어 기판은 Berger 기술에서 사용된 SiC 기판 및 Pfeiffer 기술에서 사용된 고배향된 흑연보다 훨씬 낮은 가격으로 입수가능하다.By using the epitaxial growth method of the graphene layer disclosed in the present invention, an electronic device including a large area graphene layer can be obtained simply and economically. In particular, the present invention does not require a boron nitride interlayer as in the Berger technique described above for high temperature pyrolysis or Pfeiffer techniques to grow the graphene layer. Because of the expansion of the nitride semiconductor industry, high quality and large size sapphire substrates of 6 inches or more in diameter are available at much lower prices than SiC substrates used in Berger technology and highly oriented graphite used in Pfeiffer technology.

이하 첨부도면을 참조하면서 본 발명의 구체적인 구현예들을 더욱 상세하게 설명한다.Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 구현예에 따른 전자 장치(10)의 모식적인 단면도이다.1 is a schematic cross-sectional view of an electronic device 10 according to an embodiment of the present invention.

도 1을 참조하면, 전자 장치(10)은 사파이어 단결정 기판(11)상에 형성된 적어도 일 층의 그래핀 층(12)을 포함한다. 그래핀 층(11)은 대면적 단결정 그래핀으로 이루어진 것이다. 이 대면적 단결정 그래핀의 측면 치수(lateral dimensions)는 약 1 mm 이상 약 10 cm일 수 있으며, 기판의 크기에 의해 제한받을 뿐 본 발명의 내용에 의해 제한받지 않는다. 이와 같은 측면 치수는 상기한 미국 공개 특허 공보 2007/0187694 A1에 개시된 에피택셜 성장 방법을 이용하는 경우의 수 ㎛ 수준의 그래핀의 통상적인 측면 치수인 보다 훨씬 큰 것이다.Referring to FIG. 1, the electronic device 10 includes at least one graphene layer 12 formed on the sapphire single crystal substrate 11. The graphene layer 11 is made of large area single crystal graphene. The lateral dimensions of this large area single crystal graphene may be at least about 1 mm and about 10 cm, but are limited by the size of the substrate and not by the content of the present invention. Such lateral dimensions are much larger than the typical lateral dimensions of graphene on the order of a few μm when using the epitaxial growth method disclosed in the above-mentioned US Patent Publication 2007/0187694 A1.

그래핀 층(12)의 상부에는 절연층(미도시)가 더 형성될 수 있다. 단결정 그래핀의 측면 치수는 1 mm를 의미한다. 그래핀 층(12)의 상부에는 절연층(미도시)가 더 형성될 수 있다. An insulating layer (not shown) may be further formed on the graphene layer 12. The lateral dimension of single crystal graphene means 1 mm. An insulating layer (not shown) may be further formed on the graphene layer 12.

이와 같은 대면적 그래핀 층(12)을 구비한 전자 장치(10)는 다음과 같이 형성될 수 있다.The electronic device 10 having such a large area graphene layer 12 may be formed as follows.

우선, 사파이어 기판(11)을 준비한다. 이어서 사파이어 기판(11) 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층(12)을 에피택셜 성장시킨다. 사파이어 기판(11)은 공급업자로부터 입수한 그대로 사용되거나, 또는 적당한 분위기하에서 충분한 시간동안 충분히 고온에서 어닐링하여 더 평평하거나 및/또는 더 깨끗한 표면을 갖도록 하여 사용될 수 있다. 티타늄과 같은 금속으로 뒷면이 코팅된 사파이어 기판이 전 웨이퍼를 통하여 균일한 온도를 유지하기 위하여 사용될 수 있다. 그래핀 층(12)을 성장시키기 전에, 화학적 에칭 및/또는 세정 단계 및 이에 이은 성장 챔버내에서 예비 가열을 실시할 수 있다. First, the sapphire substrate 11 is prepared. Then, one or more layers of graphene layers 12 are epitaxially grown by depositing carbon atoms evaporated on the sapphire substrate 11. The sapphire substrate 11 may be used as it is obtained from a supplier, or may be annealed at a sufficiently high temperature for a sufficient time in a suitable atmosphere to have a flatter and / or cleaner surface. A sapphire substrate coated with a backside with a metal such as titanium may be used to maintain a uniform temperature throughout the entire wafer. Prior to growing the graphene layer 12, a preliminary heating may be performed in a chemical etch and / or cleaning step followed by a growth chamber.

그래핀 성장은 임의의 형태의 초고진공 또는 고진공 고진공 챔버에서 이루어질 수 있다. 도 2는 본 발명의 일 구현예에 따라 사파이어 기판(11)상에 그래핀 층(12)을 성장시키는데 사용될 수 있는 전형적인 장치의 모식도를 나타낸다.Graphene growth can occur in any type of ultrahigh vacuum or high vacuum high vacuum chamber. 2 shows a schematic of an exemplary device that can be used to grow a graphene layer 12 on a sapphire substrate 11 in accordance with one embodiment of the present invention.

도 2를 참조하면, 사파이어 기판(21)이 금속 홀더(22)상에 놓여 있으며 금속 마스크(23)에 의하여 덮여 있다. 금속 마스크(23)는 스크루(24)에 의하여 금속 홀더(22)에 고정되어 있다. 금속 홀더(22)는 샘플 조작기(25)내에 도입되어 있다. 샘플 조작기(25)는 필요에 따라 사파이어 기판 온도를 증가시킬 수 있다. 전형적인 방법은 가열된 필라멘트를 이용하는 복사 방식에 의한 히터(26)에 의해 금속 홀더(22)의 뒷면을 약 1000 ℃ 정도로 가열하는 것이다. 약 1000 ℃ 이상의 초고온이 필요한 경우에는, 전자빔을 충돌시키는 방법이 사용될 수 있다. 더 균일한 고품질의 그래핀 층을 성장시키기 위해서 샘플 조작기(25)는 그래핀 성장 동안에 회전될 수 있다.Referring to FIG. 2, the sapphire substrate 21 is placed on the metal holder 22 and covered by the metal mask 23. The metal mask 23 is fixed to the metal holder 22 by a screw 24. The metal holder 22 is introduced into the sample manipulator 25. The sample manipulator 25 can increase the sapphire substrate temperature as needed. A typical method is to heat the back side of the metal holder 22 to about 1000 ° C. by means of a heater 26 by means of radiation using heated filaments. If ultra high temperatures of about 1000 ° C. or more are required, a method of impinging an electron beam may be used. The sample manipulator 25 can be rotated during graphene growth to grow a more uniform high quality graphene layer.

그래핀 층(12)은 분자 빔 에피택시(MBE), 화학기상증착(CVD), 또는 임의의 다른 공지 기술에 의하여 증착될 수 있다. 아단층(sub-monolayer) 두께 제어의 능력 때문에 처음에는 MBE가 바람직한 방법이다. 일단 성장 과정 메커니즘이 이해되면, 더 빠르고 더 값싼 CVD 방법이 대량 생산을 위하여 사용될 수 있다. 저압 CVD방법이 다른 형태의 CVD 방법에 비하여 그래핀 층 두께를 조절하는데 유리하다.Graphene layer 12 may be deposited by molecular beam epitaxy (MBE), chemical vapor deposition (CVD), or any other known technique. Initially, MBE is the preferred method because of its ability to control sub-monolayer thickness. Once the growth process mechanism is understood, faster and cheaper CVD methods can be used for mass production. Low pressure CVD methods are advantageous for controlling graphene layer thickness over other types of CVD methods.

그래핀 MBE를 위해서 표준 Knudsen 셀 타입 소스(27)가 사용될 수 있다. 이는 탄소(272)를 포함하는 도가니(271) 및 상기 도가니 둘레의 가열용 히터(273)로 이루어져 있다. 또는, 탄소(272)는 전자 빔에 의하여도 가열될 수 있다. 더 단순하고 더 깨끗한 방법은 탄소 승화 소스(28)(예를 들면, Dr. Eberl MBE-Komponenten GmbH의 SUKO 모델)을 사용하는 것이다. 탄소는 흑연 쉴딩에 의하여 둘러싸인 고순도 흑연 필라멘트(281)를 가열함으로써 공급될 수 있다.Standard Knudsen cell type source 27 can be used for the graphene MBE. It consists of a crucible 271 comprising carbon 272 and a heating heater 273 around the crucible. Alternatively, carbon 272 may also be heated by the electron beam. A simpler and cleaner method is to use a carbon sublimation source 28 (eg SUKO model of Dr. Eberl MBE-Komponenten GmbH). Carbon may be supplied by heating the high purity graphite filament 281 surrounded by the graphite shielding.

다른 셀이 도핑 목적으로 상기 챔버내에 설치될 수 있다. 붕소, 알루미늄, 갈륨, 인듐은 p형 도핑을 위한 적합한 도판트이다. 질소, 인, 비소, 안티몬은 n형 도핑을 위한 적당한 도판트이다. 이러한 도판트와 탄소의 공동 증발(co-evaporation)이 바람직한 방법이다.Another cell may be installed in the chamber for doping purposes. Boron, aluminum, gallium, indium are suitable dopants for p-type doping. Nitrogen, phosphorus, arsenic and antimony are suitable dopants for n-type doping. Co-evaporation of such dopants with carbon is a preferred method.

그래핀 에피택시는 그래핀과 사파이어 기판(11)사이의 결정학적 적합성(crystallographic compatibility) 때문에 용이하게 달성될 수 있다. Graphene epitaxy can be easily achieved due to the crystallographic compatibility between the graphene and the sapphire substrate 11.

즉, 사파이어 기판(11)은 알파-Al2O3로 이루어진 것으로서 사파이어는 그래핀 격자상수의 2.455 Å의 약 2배에 해당하는 4.754 Å의 평면내의 격자상수(in- plane lattice constant)를 갖는 육방정 격자(hexagonal crystal lattice)를 갖는다. 따라서, 사파이어는 그래핀의 약 2배의 격자상수를 가지면서도 그래핀과 거의 같은 결정 대칭성을 갖는 아주 적합한 격자 매칭된(lattice-matched) 기판이다. 사파이어의 전기 절연성은 그래핀 층을 전기적으로 분리(electrical isolation)시켜야 하는 요구를 만족시킨다. 사파이어 기판(11)은 산화물 탈착을 위한 인 시튜 고온 어닐링을 필요로 하지 않기 때문에, 기판 온도 범위에 대한 시스템 요구를 완화시킬 수 있다.That is, the sapphire substrate 11 is made of alpha-Al 2 O 3 , and the sapphire hexagon has a lattice constant in-plane lattice constant of 4.754 하는 which is about twice the 2.455 의 of graphene lattice constant. It has a hexagonal crystal lattice. Thus, sapphire is a very suitable lattice-matched substrate having a lattice constant about twice that of graphene, but with nearly the same crystal symmetry as graphene. The electrical insulation of sapphire satisfies the requirement to electrically isolate the graphene layer. Since the sapphire substrate 11 does not require in-situ high temperature annealing for oxide desorption, system requirements for the substrate temperature range can be alleviated.

도 3은 각각 사파이어 기판(11)의 (0001) 평면(31) 및 일 층의 그래핀(32)의 결정학적 구조를 나타낸다.3 shows the crystallographic structure of the (0001) plane 31 of the sapphire substrate 11 and the graphene 32 of one layer, respectively.

도 3에서 알 수 있듯이, 사파이어의 격자 상수(4.754 Å)가 그래핀의 격자 상수(2.455 Å)의 약 2배이기 때문에, 사파이어 기판(11)상에서 그래핀 층(12)이 효율적으로 대면적으로 에피택셜 성장을 할 수 있다. 사파이어 기판(11)과 그래핀 층(12)의 격자 부정합(lattice mismatch)은 3.3 % 미만이다. 따라서, 사파이어 기판(11)과 그래핀 층(12)의 사이에서 2×2 배 에피택시(2×2 commensurate epitaxy)가 일어날 수 있다. 사파이어 기판(12)의 (0001) 평면 또는 다른 사파이어 평면 상에서의 다른 배열이 또한 가능하다. 성장된 그래핀 층(12)은 인-시튜적 또는 엑스-시튜적으로 어닐링되어 그레인 사이즈가 증가될 수 있다. 이에 의하여 그래핀 층(12)의 캐리어 이동도 및 기타 성능이 향상될 수 있다.As can be seen in FIG. 3, since the lattice constant (4.754 kV) of the sapphire is about twice the lattice constant (2.455 kPa) of the graphene, the graphene layer 12 on the sapphire substrate 11 has a large area efficiently. Epitaxial growth is possible. The lattice mismatch between the sapphire substrate 11 and the graphene layer 12 is less than 3.3%. Thus, 2x2 commensurate epitaxy may occur between the sapphire substrate 11 and the graphene layer 12. Other arrangements on the (0001) plane or other sapphire plane of the sapphire substrate 12 are also possible. The grown graphene layer 12 may be annealed in-situ or x-situ to increase grain size. This may improve carrier mobility and other performance of the graphene layer 12.

상기한 바와 같이, 본 발명에서의 그래핀 층 형성 방법은 실제로 성장 방법이어서 그래핀 층(12) 두께는 사파이어 기판(11) 상으로의 총 탄소 플럭스(total carbon flux)의 양으로 조절될 수 있으며, 이러한 점은 그래핀 층 두께가 잘 조절되지 않는 상기한 Berger 등의 열분해법과 극명하게 대조된다.As described above, the graphene layer formation method in the present invention is actually a growth method so that the graphene layer 12 thickness can be controlled by the amount of total carbon flux onto the sapphire substrate 11. This is in sharp contrast to the pyrolysis method described above by Berger et al., In which the graphene layer thickness is not well controlled.

상기 사파이어 기판(11)상에서 그래핀 층(12)을 에피택셜 성장시킨 다음, 이 그래핀 층(12)위에 다시 사파이어 및 질화물 반도체를 포함하는 다른 재료를 에피택셜 성장시킬 수 있다. 이러한 방식으로, 응용분야에 따라서 최적 성능을 발휘할 수 있도록 그래핀 특성이 조절될 수 있다. 또한, 이러한 그래핀 에피택시 기술을 사파이어와 결정학적으로 에피택셜한 전술한 재료와 조합하여 이용하면, 그래핀 초격자(superlattice) 및 적어도 일 층의 그래핀을 포함하는 다중층(multilayer) 구조물을 효율적으로 형성할 수 있다. 동일한 사파이어 기판상에서의 그래핀과 질화물 반도체의 성장은 그래핀과 질화물 반도체의 통합을 용이하게 하며, 이에 의하여 그래핀의 상업적 응용을 촉진할 수 있다.The graphene layer 12 may be epitaxially grown on the sapphire substrate 11, and then another material including sapphire and nitride semiconductor may be epitaxially grown on the graphene layer 12. In this way, graphene properties can be adjusted to achieve optimal performance depending on the application. In addition, using this graphene epitaxy technology in combination with the above-described material sapphire crystallographically epitaxial, a multilayer structure comprising a graphene superlattice and at least one layer of graphene It can form efficiently. Growth of graphene and nitride semiconductors on the same sapphire substrate facilitates the integration of graphene and nitride semiconductors, thereby promoting the commercial application of graphene.

상기한 설명에서 알 수 있듯이, 본 발명에서 개시된 사파이어 기판을 이용하는 그래핀 층의 성장 방법은 그래핀 층을 에피택셜 성장시키기 위하여 미국 공개 특허 공보 2007/0187694 A1에서 사용되고 있는 붕소 질화물과 같은 중간층을 필요로 하지 않는다. 그러나 본 발명에서 개시되는 그래핀 층의 성장 방법은 사파이어 기판상에 에피택셜하게 성장된 붕소 질화물을 중간층으로서 사용하는 것을 배제하지 않는다. 왜냐하면, 붕소 질화물도 그래핀 층과 결정학적 적합성이 우수하기 때문이다.As can be seen from the above description, the graphene layer growth method using the sapphire substrate disclosed in the present invention requires an intermediate layer such as boron nitride used in US Patent Publication No. 2007/0187694 A1 to epitaxially grow the graphene layer. Do not However, the graphene layer growth method disclosed in the present invention does not exclude the use of boron nitride epitaxially grown on a sapphire substrate as an intermediate layer. This is because boron nitride also has excellent crystallinity with the graphene layer.

도 4는 본 발명의 다른 구현예에 따른 전자 장치(50)의 모식적인 단면도이다.4 is a schematic cross-sectional view of an electronic device 50 according to another embodiment of the present invention.

도 4를 참조하면, 전자 장치(50)은 사파이어 단결정 기판(51)상에 절연층(52) 및 적어도 일 층의 그래핀 층(53)을 포함한다. 그래핀 층(52)은 상기한 본 발명에서 개시된 방법으로 형성된 대면적 단결정 그래핀으로 이루어진 것이다. 상기 절연층은 단결정 육방정 붕소 질화물과 같은 단결정 육방정 질화물일 수 있다. 그래핀 층(53)의 상부에는 절연층(미도시)가 더 형성될 수 있다. 이 절연층도 단결정 육방정 붕소 질화물과 같은 단결정 육방정 질화물로 이루어질 수 있다. Referring to FIG. 4, the electronic device 50 includes an insulating layer 52 and at least one graphene layer 53 on the sapphire single crystal substrate 51. Graphene layer 52 is shown above It consists of large area single crystal graphene formed by the method disclosed in the present invention. The insulating layer may be single crystal hexagonal nitride such as single crystal hexagonal boron nitride. An insulating layer (not shown) may be further formed on the graphene layer 53. This insulating layer may also be made of single crystal hexagonal nitride, such as single crystal hexagonal boron nitride.

도 1 및 도 4에 도시된 본 발명의 구현예들에 따라 전자 소자에서 그래핀 층(12, 53)은 본 기술분야에서 잘 알여진 통상적인 방법을 이용하여 소정의 패턴으로 패터닝될 수 있다. 이에 의하여, 소망하는 구조를 형성할 수 있다. According to the embodiments of the present invention shown in FIGS. 1 and 4, the graphene layers 12 and 53 in the electronic device may be patterned in a predetermined pattern using conventional methods well known in the art. Thereby, a desired structure can be formed.

도 5는 그래핀 층의 간단한 시험 구조의 평면도를 나타낸다. 5 shows a plan view of a simple test structure of a graphene layer.

도 5를 참조하면, 금속 마스크를 이용하여 성장된 그래핀(41) 필름은 십자가 형상을 취할 수 있다. 통상적인 리소그래피 기술을 사용하여 게이트 구조(42)를 그래핀 층의 상부에 증착할 수 있다. 다양한 게이트 전압하에서 van der Pauw 방법을 사용하는 전기 특성 조사방법을 사용하여 그래핀 층941)의 캐리어 밀도 및 캐리어 이동도를 측정할 수 있다.Referring to FIG. 5, the graphene 41 film grown using a metal mask may have a cross shape. Gate structure 42 may be deposited on top of the graphene layer using conventional lithography techniques. The carrier density and carrier mobility of graphene layer 941 can be measured using an electrical property investigation method using the van der Pauw method under various gate voltages.

도 6은 본 발명의 다른 구현예에 따른 전계 효과 트랜지스터(60)의 모식적인 단면도이다.6 is a schematic cross-sectional view of a field effect transistor 60 according to another embodiment of the present invention.

도 6을 참조하면, 전계 효과 트랜지스터(60)는 사파이어 기판(62), 사파이어 기판(62) 상에 형성된 소스 영역(s), 드레인 영역(d), 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역(c)을 구비한다. 이 소스 영역(s), 드레인 영역(d) 및 채널 영역(c)은 상기한 본 발명에 따른 그래핀 층 성장 방법에 의하여 형성된 에피택셜 성장된 일 층 이상의 그래핀 층(63)내의 별도의 영역에 형성된다. 소스 영역(s), 드레인 영역(d) 및 채널 영역(c)은 본 기술분야에서 잘 알려진 불순물 이온의 선택적인 주입 및 주입량 조절에 의하여 형성될 수 있다. 모식적으로 도시한 소스 및 드레인 전극 Vs 및 Vd는 각각 소스 영역(s) 및 드레인 영역(d)과 전기적으로 접촉한다. 채널 영역(c)의 저항 및 전도도는 게이트 영역(66)에 의하여 제어된다. 게이트 영역(66)은 채널 영역(c) 상에 적층된 패턴닝된 게이트 절연체(64) 및 이 위에 적층된 게이트 전극(65)을 포함한다. 사파이어 기판(62)의 하부에는 공통 전극(61)이 형성되어 있다. Referring to FIG. 6, the field effect transistor 60 connects the sapphire substrate 62, the source region s, the drain region d, and the source region and the drain region formed on the sapphire substrate 62. The channel region c is provided. The source region s, the drain region d, and the channel region c are separate regions in the one or more epitaxially grown graphene layers 63 formed by the graphene layer growth method according to the present invention described above. Is formed. The source region s, the drain region d, and the channel region c may be formed by selective implantation and implantation amount control of impurity ions well known in the art. The source and drain electrodes Vs and Vd schematically shown are in electrical contact with the source region s and the drain region d, respectively. The resistance and conductivity of the channel region c is controlled by the gate region 66. The gate region 66 includes a patterned gate insulator 64 stacked on the channel region c and a gate electrode 65 stacked thereon. The common electrode 61 is formed under the sapphire substrate 62.

작동시, 적당한 전압 Vs 및 Vd가 각각 소스 영역(s) 및 드레인 영역(d)에 인가되면, 게이트 전압 Vg에 따라 소스 영역(s)으로부터 드레인 영역(d)으로 또는 이와 반대 방향으로 전류가 흐르거나 차단된다. 게이트 전압 Vg이 충분히 증가하여 채널 영역(c)을 공핍시켜서 전자 수송을 감소시키면, 채널 저항이 증가하고 전류는 감소한다. 게이트 전압이 Vg이 저하되면 반대현상이 일어난다.In operation, when the appropriate voltages Vs and Vd are applied to the source region s and the drain region d, respectively, current flows from the source region s to the drain region d or vice versa depending on the gate voltage Vg. Or blocked. If the gate voltage Vg increases sufficiently to deplete the channel region c to reduce electron transport, the channel resistance increases and the current decreases. The opposite phenomenon occurs when the gate voltage drops to Vg.

도 7은 본 발명의 또 다른 구현예에 따른 전자 방치(80)의 모식적인 단면도이다.7 is a schematic cross-sectional view of the electronic neglect 80 according to another embodiment of the present invention.

도 7을 참조하면, 전자 방치(80)는 사파이어 기판(81), 사파이어 기판(81)의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들(82) 및 사파이어 기판(81)상에서 도전성층 패턴들(82)을 상호연결하는 그래핀층 패턴(83)을 구비한다. Referring to FIG. 7, the electron neglect 80 may expose the sapphire substrate 81 and a portion of the sapphire substrate 81 while separating the conductive layer patterns 82 and the conductive layer formed on the sapphire substrate 81. And a graphene layer pattern 83 interconnecting the patterns 82.

이 전자 장치(80)은 다음과 같은 방법으로 제작될 수 있다. 사파이어 기판(81) 상에 도전성층을 증착하여 형성한 후 이를 통상의 방법으로 패터닝하여 사파이어 기판(81)의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들(82)을 형성한다. 다시 도전성층 패턴들(82)이 형성된 사파이어 기판(81) 전면에 상기한 방법으로 그래핀 층을 에피택셜 성장시킨 후 이를 패터닝함으로써 도전성층 패턴들(82)을 상호연결하는 그래핀층 패턴(83)을 형성한다. 도전성층 패턴들(82) 및 그래핀층 패턴(83)은 증착후 선택적인 식각을 통하여 이루어질 수 있다. 이러한 기술은 본 기술분야에서 통상적으로 수행되는 방법에 의하여 실행될 수 있는 데, 예를 들면 증착후 에칭, 마스크를 통한 증착, 포토레지스트 구조물상에 증착후 리프트 오프(lift-off) 등을 들 수 있다.The electronic device 80 may be manufactured in the following manner. After the conductive layer is deposited on the sapphire substrate 81, the conductive layer is deposited and then patterned to form a conductive layer pattern 82 separated from each other at intervals while exposing a portion of the sapphire substrate 81. The graphene layer pattern 83 interconnecting the conductive layer patterns 82 by epitaxially growing and then patterning the graphene layer on the entire surface of the sapphire substrate 81 on which the conductive layer patterns 82 are formed. To form. The conductive layer patterns 82 and the graphene layer pattern 83 may be formed through selective etching after deposition. Such techniques may be practiced by methods commonly performed in the art, including, for example, post deposition deposition, deposition through a mask, post deposition deposition on photoresist structures, and the like. .

도 1은 본 발명의 일 구현예에 따른 전자 장치(10)의 모식적인 단면도이다.1 is a schematic cross-sectional view of an electronic device 10 according to an embodiment of the present invention.

도 2는 본 발명의 일 구현예에 따라 사파이어 기판(11)상에 그래핀 층(12)을 성장시키는데 사용될 수 있는 전형적인 장치의 모식도를 나타낸다.2 shows a schematic of an exemplary device that can be used to grow a graphene layer 12 on a sapphire substrate 11 in accordance with one embodiment of the present invention.

도 3은 각각 사파이어 기판(11)의 (0001) 평면(31) 및 일 층의 그래핀(32)의 결정학적 구조를 나타낸다.3 shows the crystallographic structure of the (0001) plane 31 of the sapphire substrate 11 and the graphene 32 of one layer, respectively.

도 4는 본 발명의 다른 구현예에 따른 전자 장치(50)의 모식적인 단면도이다.4 is a schematic cross-sectional view of an electronic device 50 according to another embodiment of the present invention.

도 5는 그래핀 층의 간단한 시험 구조의 평면도를 나타낸다. 5 shows a plan view of a simple test structure of a graphene layer.

도 6은 본 발명의 다른 구현예에 따른 전계 효과 트랜지스터(60)의 모식적인 단면도이다.6 is a schematic cross-sectional view of a field effect transistor 60 according to another embodiment of the present invention.

도 7은 본 발명의 또 다른 구현예에 따른 전자 방치(80)의 모식적인 단면도이다. 7 is a schematic cross-sectional view of the electronic neglect 80 according to another embodiment of the present invention.

Claims (17)

사파이어 기판; 및Sapphire substrates; And 상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 전자 소자.And at least one epitaxially grown graphene layer formed on the sapphire substrate. 제1항에 있어서, 상기 일 층 이상의 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 이루어진 것을 특징으로 하는 전자 소자.The electronic device of claim 1, wherein the at least one graphene layer comprises a single crystal having a lateral dimension of about 1 mm or more. 제1항에 있어서, 상기 사파이어 기판과 상기 그래핀 층의 사이에 형성된 절연층을 더 포함하는 것을 특징으로 하는 전자 소자.The electronic device of claim 1, further comprising an insulating layer formed between the sapphire substrate and the graphene layer. 제3항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자.The electronic device of claim 3, wherein the insulating layer comprises single crystal hexagonal nitride. 제3항에 있어서, 상기 그래핀 층의 상부에 다층 단결정 절연층을 더 포함하는 것을 특징으로 하는 전자 소자.The electronic device of claim 3, further comprising a multilayer single crystal insulating layer on the graphene layer. 제5항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징 으로 하는 전자 소자.The electronic device of claim 5, wherein the insulating layer comprises single crystal hexagonal nitride. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 그래핀층은 미리 결정된 패턴을 갖는 것을 특징으로 하는 전자 소자.The electronic device according to any one of claims 1 to 6, wherein the graphene layer has a predetermined pattern. 사파이어 기판; Sapphire substrates; 상기 사파이어 기판의 일부를 노출시키면서 서로 간격을 두고 분리형성된 도전성층 패턴들; 및Conductive layer patterns spaced apart from each other while exposing a portion of the sapphire substrate; And 상기 사파이어 기판상에서 상기 도전성층 패턴들을 연결하는 그래핀층;을 포함하는 전자 장치.And a graphene layer connecting the conductive layer patterns on the sapphire substrate. 전계 효과 트랜지스터로서,As a field effect transistor, 사파이어 기판;Sapphire substrates; 상기 사파이어 기판 상에 형성된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 서로 연결하는 채널 영역;A source region, a drain region, and a channel region connecting the source region and the drain region to each other formed on the sapphire substrate; 상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 포함하고,A gate region for applying a voltage to the channel region to control a current flow between the source region and the drain region, 상기 소스 영역, 드레인 영역 및 채널 영역은 에피택셜 성장된 일 층 이상의 그래핀 층내에 형성되어 있는 전계 효과 트랜지스터.And the source region, the drain region and the channel region are formed in one or more layers of graphene epitaxially grown. (a) 사파이어 기판을 제공하는 단계;(a) providing a sapphire substrate; (b) 상기 사파이어 기판 상에 증발된 탄소 원자를 퇴적시킴으로써 일 층 이상의 그래핀 층을 에피택셜 성장시키는 단계를 포함하는 전자 소자의 제조방법.(b) epitaxially growing at least one layer of graphene by depositing carbon atoms evaporated on the sapphire substrate. 제10항에 있어서, 상기 그래핀 층은 측면 치수(lateral dimensions)가 약 1 mm 이상인 단결정으로 형성되는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 10, wherein the graphene layer is formed of a single crystal having a lateral dimension of about 1 mm or more. 제10항에 있어서, 상기 일 층 이상의 그래핀 층은 MBE 또는 CVD 방법에 의하여 형성되는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 10, wherein the one or more graphene layers are formed by MBE or CVD. 제10항에 있어서, 상기 (a) 단계 및 상기 (b) 단계의 사이에, 상기 사파이어 기판상에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 10, further comprising forming an insulating layer on the sapphire substrate between the steps (a) and (b). 제13항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 13, wherein the insulating layer comprises single crystal hexagonal nitride. 제13항에 있어서, 상기 그래핀 층의 상부에 다층 단결정 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 13, further comprising forming a multilayer single crystal insulating layer on the graphene layer. 제15항에 있어서, 상기 절연층은 단결정 육방정 질화물을 포함하는 것을 특징으로 하는 전자 소자의 제조방법.The method of claim 15, wherein the insulating layer comprises single crystal hexagonal nitride. 제10항에 있어서, 상기 (a) 및 (b) 단계에 의하여, 사파이어 기판; 및 상기 사파이어 기판상에 형성된 에피택셜 성장된 일 층 이상의 그래핀 층을 포함하는 구조물을 형성한 후,The method of claim 10, wherein by the steps (a) and (b), a sapphire substrate; And forming a structure including at least one epitaxially grown graphene layer formed on the sapphire substrate, (c) 상기 그래핀 층의 미리 결정된 제1 및 제2 영역내에 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계;(c) implanting impurity ions into predetermined first and second regions of the graphene layer to form a source region and a drain region; (d) 상기 소스 영역과 상기 드레인 영역 사이의 상기 그래핀 층 내에 상기 두 영역을 연결하는 채널 영역을 형성하는 단계; 및(d) forming a channel region connecting the two regions in the graphene layer between the source region and the drain region; And (e) 상기 채널 영역에 전압을 인가하여 상기 소스 영역과 상기 드레인 영역 사이의 전류 흐름을 제어하는 게이트 영역을 형성하는 단계를 포함하는 전자 소자의 제조방법.(e) applying a voltage to the channel region to form a gate region for controlling a current flow between the source region and the drain region.
KR1020080114024A 2008-11-17 2008-11-17 Electrical device having large-scale graphene layer and preparing method thereof Withdrawn KR20100055098A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080114024A KR20100055098A (en) 2008-11-17 2008-11-17 Electrical device having large-scale graphene layer and preparing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080114024A KR20100055098A (en) 2008-11-17 2008-11-17 Electrical device having large-scale graphene layer and preparing method thereof

Publications (1)

Publication Number Publication Date
KR20100055098A true KR20100055098A (en) 2010-05-26

Family

ID=42279630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080114024A Withdrawn KR20100055098A (en) 2008-11-17 2008-11-17 Electrical device having large-scale graphene layer and preparing method thereof

Country Status (1)

Country Link
KR (1) KR20100055098A (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012015267A3 (en) * 2010-07-30 2012-05-18 성균관대학교산학협력단 Method for preparing graphene, graphene sheet, and device using same
KR101150270B1 (en) * 2011-01-26 2012-06-12 고려대학교 산학협력단 Semiconductor device using graphene, and fabricating method for the device
WO2012057512A3 (en) * 2010-10-26 2012-07-26 주식회사 엘지실트론 Compound semiconductor device and method for manufacturing same
WO2012102559A3 (en) * 2011-01-26 2012-11-29 고려대학교 산학협력단 Semiconductor device using graphene, semiconductor device using carbon nano-material, semiconductor device array using graphene, and method for fabricating same
KR101245893B1 (en) * 2011-11-01 2013-03-20 금오공과대학교 산학협력단 Compound semiconductor devices and methods for fabricating the same
KR101275282B1 (en) * 2011-09-07 2013-06-18 성균관대학교산학협력단 Field-effect transistor using n-doped graphene and preparing method of the same
KR101332635B1 (en) * 2010-07-23 2013-11-25 한국기계연구원 Method for forming graphene pattern
US8927414B2 (en) 2011-06-27 2015-01-06 Samsung Electronics Co., Ltd. Graphene structure and method of manufacturing the graphene structure, and graphene device and method of manufacturing the graphene device
US9053932B2 (en) 2012-11-21 2015-06-09 Samsung Electronics Co., Ltd. Methods of preparing graphene and device including graphene
US10723620B2 (en) 2011-05-06 2020-07-28 Samsung Electronics Co., Ltd. Direct graphene growing method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101332635B1 (en) * 2010-07-23 2013-11-25 한국기계연구원 Method for forming graphene pattern
WO2012015267A3 (en) * 2010-07-30 2012-05-18 성균관대학교산학협력단 Method for preparing graphene, graphene sheet, and device using same
US9214596B2 (en) 2010-10-26 2015-12-15 Lg Siltron Inc. Compound semiconductor devices and methods for fabricating the same
WO2012057512A3 (en) * 2010-10-26 2012-07-26 주식회사 엘지실트론 Compound semiconductor device and method for manufacturing same
WO2012057517A3 (en) * 2010-10-26 2012-07-26 주식회사 엘지실트론 Compound semiconductor device and method for manufacturing a compound semiconductor
US8878233B2 (en) 2010-10-26 2014-11-04 Lg Siltron Inc. Compound semiconductor devices and methods of fabricating the same
KR101150270B1 (en) * 2011-01-26 2012-06-12 고려대학교 산학협력단 Semiconductor device using graphene, and fabricating method for the device
WO2012102559A3 (en) * 2011-01-26 2012-11-29 고려대학교 산학협력단 Semiconductor device using graphene, semiconductor device using carbon nano-material, semiconductor device array using graphene, and method for fabricating same
US11407637B2 (en) 2011-05-06 2022-08-09 Samsung Electronics Co., Ltd. Direct graphene growing method
US10723620B2 (en) 2011-05-06 2020-07-28 Samsung Electronics Co., Ltd. Direct graphene growing method
US8927414B2 (en) 2011-06-27 2015-01-06 Samsung Electronics Co., Ltd. Graphene structure and method of manufacturing the graphene structure, and graphene device and method of manufacturing the graphene device
US9178020B2 (en) 2011-06-27 2015-11-03 Samsung Electronics Co., Ltd. Graphene structure and method of manufacturing the graphene structure, and graphene device and method of manufacturing the graphene device
KR101275282B1 (en) * 2011-09-07 2013-06-18 성균관대학교산학협력단 Field-effect transistor using n-doped graphene and preparing method of the same
KR101245893B1 (en) * 2011-11-01 2013-03-20 금오공과대학교 산학협력단 Compound semiconductor devices and methods for fabricating the same
US9053932B2 (en) 2012-11-21 2015-06-09 Samsung Electronics Co., Ltd. Methods of preparing graphene and device including graphene

Similar Documents

Publication Publication Date Title
KR20100055098A (en) Electrical device having large-scale graphene layer and preparing method thereof
KR101351691B1 (en) Devices including graphene layers epitaxially grown on single crystal substrates
CN111682061B (en) Nitride epitaxial wafer, preparation method thereof and semiconductor device
US8084371B2 (en) Field effect transistors, methods of fabricating a carbon-insulating layer using molecular beam epitaxy and methods of fabricating a field effect transistor
US6896731B1 (en) P-type single crystal zinc-oxide having low resistivity and method for preparation thereof
US20120056201A1 (en) Insulated gate bipolar transistor
KR102395778B1 (en) Method of forming nanostructure, method of manufacturing semiconductor device using the same and semiconductor device including nanostructure
EP2862198A1 (en) Method for depositing a group iii nitride semiconductor film
KR20100092932A (en) Semiconductor substrate and method for manufacturing semiconductor substrate
US20240063289A1 (en) Graphene transistor and method of manufacturing a graphene transistor
CN114477105B (en) Two-dimensional BiCuSeO nanosheet and its preparation method, semiconductor device
KR102232558B1 (en) Group 13 nitride composite substrate, semiconductor element, and production method for group 13 nitride composite substrate
CN117448969A (en) An ultra-large single crystal domain semiconductor graphene and its preparation method
JP2013084783A (en) Field-effect transistor and manufacturing method thereof
US6703289B2 (en) Method for forming crystalline silicon layer and crystalline silicon semiconductor device
US10388751B2 (en) Semiconductor device and method for forming n-type conductive channel in diamond using heterojunction
US10727050B1 (en) Wafer-scale catalytic deposition of black phosphorus
JPH04233277A (en) Transistor provided with layer of cubic boron nitride
JP4904541B2 (en) Substrate having organic thin film, transistor using the same, and method for producing them
GB2599150A (en) A graphene transistor and method of manufacturing a graphene transistor
Yoshida et al. Selective-Area Growth of Vertical InGaAs Nanowires on Ge for Transistor Applications
TWI849742B (en) A transistor and a method for the manufacture of a transistor
KR102775548B1 (en) Transition metal chalcogen compound based semiconductor device array having work function controlled electrode layer and method of manufacturing the same
KR102750299B1 (en) Transition metal chalcogen compound based semiconductor device array having amphoteric channel layer and method of manufacturing the same
KR101449278B1 (en) Graphene growth method using semiconductor

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081117

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid