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KR20100019702A - 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법 - Google Patents

전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법 Download PDF

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KR20100019702A
KR20100019702A KR20080078395A KR20080078395A KR20100019702A KR 20100019702 A KR20100019702 A KR 20100019702A KR 20080078395 A KR20080078395 A KR 20080078395A KR 20080078395 A KR20080078395 A KR 20080078395A KR 20100019702 A KR20100019702 A KR 20100019702A
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김용주
한성우
송희웅
오익수
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최해랑
이지왕
장재민
박창근
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Abstract

본 발명은 제 1 전원을 공급받도록 구성된 제 1 전원 라인; 제 2 전원을 공급받도록 구성된 제 2 전원 라인; 제어 신호에 따라 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하도록 구성된 스위칭부; 및 동작 명령의 종류에 따라 상기 제어 신호를 생성하도록 구성된 전원 공유 제어부를 구비한다.
전원 분배 네트워크, 커맨드

Description

전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법{SEMICONDUCTOR INTEGRATED CIRCUIT CAPABLE OF POWER SHARING AND SHARING POWER METHOD OF THE SAME}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법에 관한 것이다.
반도체 집적회로와 외부의 칩 셋 사이에는 전원 분배 네트워크(Power Distribution Network: PDN)가 구성되어 있으며, 반도체 집적회로는 상기 전원 분배 네트워크를 통해 외부 기기로부터 전원을 공급받는다.
반도체 집적회로 칩에는 아날로그, 디지털 등 서로 다른 잡음 특성을 가지는 회로가 혼재되어 있다. 또한 같은 디지털 회로라 할지라도 사용 목적에 따라 서로 다른 잡음 특성을 가지게 된다. 따라서 서로 다른 잡음 특성을 갖는 회로 구성들은 서로간의 잡음에 영향을 받지 않도록 분리된 전원 분배 네트워크(Power Distribution Network: PDN)를 사용하고 있다.
도 1은 종래의 기술에 따른 반도체 집적회로의 전원 분배 네트워크 연결상태를 나타낸 블록도이다.
종래의 기술에 따른 반도체 집적회로는 도 1에 도시된 바와 같이, 제 1 회로 블록(11)과 제 2 회로 블록(12) 각각에 대해 제 1 전원 분배 네트워크(20)와 제 2 전원 분배 네트워크(30)가 연결되어 있으며, 상기 제 1 전원 분배 네트워크(20)와 제 2 전원 분배 네트워크(30)의 전원/접지 라인은 서로 분리되어 있다.
상술한 바와 같이, 종래의 기술에 따른 반도체 집적회로는 항상 분리된 전원을 사용하고 있다.
그러나 전원 잡음이 상기 분리된 전원 분배 네트워크에 큰 영향을 끼치지 않는 경우 또는 반도체 집적회로의 동작 상태에 따라 별도의 전원 분배 네트워크를 항상 분리시켜 사용하는 것은 오히려 전원 효율성을 저하시킬 수 있다.
본 발명은 서로 다른 전원 분배 네트워크를 통해 공급되는 전원을 필요에 따라 공유할 수 있도록 한 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법을 제공함에 그 목적이 있다.
본 발명에 따른 전원 공유가 가능한 반도체 집적회로는 제 1 전원을 공급받도록 구성된 제 1 전원 라인; 제 2 전원을 공급받도록 구성된 제 2 전원 라인; 제어 신호에 따라 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하도록 구성된 스위칭부; 및 동작 명령의 종류에 따라 상기 제어 신호를 생성하도록 구성된 전원 공유 제어부를 구비함을 특징으로 한다.
본 발명에 따른 전원 공유가 가능한 반도체 집적회로의 전원 공유 방법은 제 1 전원 라인과 제 2 전원 라인을 통해 서로 다른 전원을 공급받는 반도체 집적회로의 전원 공유 방법으로서, 반도체 집적회로의 동작 명령을 제 1 그룹 및 제 2 그룹으로 분류하고, 상기 제 1 그룹에 속하는 동작 명령이 입력되면 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하고, 상기 제 2 그룹에 속하는 동작 명령이 입력되면 상기 제 1 전원 라인과 상기 제 2 전원 라인을 분리함을 다른 특징으로 한다.
본 발명에 따른 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법은 반도체 집적회로의 동작상태에 따라 전원의 공유 또는 분리가 가능하므로 전원 효율성을 극대화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명은 반도체 집적회로의 동작 명령을 제 1 그룹과 제 2 그룹으로 분류하였다. 즉, 제 1 전원 분배 네트워크(20)에 의해 공급되는 제 1 전원과 제 2 전원 분배 네트워크(30)에 의해 공급되는 제 2 전원을 공유하여 사용하기에 적합한 반도체 집적회로 동작을 정의하는 동작 명령들을 제 1 그룹으로 하고, 상기 제 1 전원과 상기 제 2 전원을 공유하기에 부적합한 반도체 집적회로 동작을 정의하는 동작 명령들을 제 2 그룹으로 분류하였다. 본 발명의 실시예는 리프레시 명령을 상기 제 1 그룹으로 분류하고, 리드 명령(Read Command)과 라이트 명령(Write Command)을 제 2 그룹으로 분류한 것이다. 또한 리프레시 명령, 리드 명령 및 라이트 명령의 입력을 각각 판단하기 위해 리프레시 신호(REF), 리드 컬럼 어드레스 스트로브 신호(CAS_RD) 및 라이트 컬럼 어드레스 스트로브 신호(CAS_WT)를 사용하였다.
도 2는 본 발명에 따른 전원 공유가 가능한 반도체 집적회로의 블록도이다.
본 발명에 따른 전원 공유가 가능한 반도체 집적회로(100)는 도 2에 도시된 바와 같이, 제 1 회로 블록(110), 제 1 전원 라인(111), 제 1 접지 라인(112), 제 2 회로 블록(120), 제 2 전원 라인(121), 제 2 접지 라인(122), 스위칭부(130) 및 전원 공유 제어부(140)를 구비한다.
상기 제 1 전원 라인(111)과 상기 제 1 접지 라인(112)이 제 1 전원 분배 네 트워크(20)와 연결된다.
상기 제 1 전원 라인(111)과 상기 제 1 접지 라인(112) 사이에 제 1 회로 블록(110)이 연결된다.
상기 제 2 전원 라인(121)과 상기 제 2 접지 라인(122)이 제 2 전원 분배 네트워크(30)와 연결된다.
상기 제 2 전원 라인(121)과 상기 제 2 접지 라인(122) 사이에 제 2 회로 블록(120)이 연결된다.
상기 스위칭부(130)는 제 1 제어 신호(VDD_SHORT)에 따라 상기 제 1 전원 라인(111)과 상기 제 2 전원 라인(121)을 연결하고, 제 2 제어 신호(VSS_SHORT)에 따라 상기 제 1 접지 라인(112)과 상기 제 2 접지 라인(122)을 연결하도록 구성된다.
상기 스위칭부(130)는 제 1 스위칭 소자(M1) 및 제 2 스위칭 소자(M2)를 구비한다.
상기 제 1 스위칭 소자(M1)는 상기 제 1 전원 라인(111)과 상기 제 2 전원 라인(121) 사이에 연결된다.
상기 제 2 스위칭 소자(M2)는 상기 제 1 접지 라인(112)과 상기 제 2 접지 라인(122) 사이에 연결된다.
상기 전원 공유 제어부(140)는 리프레시 신호(REF), 리드 컬럼 어드레스 스트로브 신호(CAS_RD), 라이트 컬럼 어드레스 스트로브 신호(CAS_WT) 및 클럭 신호(CLK)에 따라 상기 제 1 제어 신호(VDD_SHORT) 및 상기 제 2 제어 신호(VSS_SHORT)를 생성하도록 구성된다.
도 3은 도 2의 전원 공유 제어부의 회로도이다.
상기 전원 공유 제어부(140)는 도 3에 도시된 바와 같이, 신호 생성부(141) 및 래치부(142)를 구비한다.
상기 신호 생성부(141)는 노아 게이트(NR1), 낸드 게이트(ND1) 및 제 1 내지 제 4 인버터(IV1 ~ IV4)를 구비한다.
상기 신호 생성부(141)는 리드 컬럼 어드레스 스트로브 신호(CAS_RD) 및 라이트 컬럼 어드레스 스트로브 신호(CAS_WT)를 논리합한 결과와 반전된 상기 리프레시 신호(REF)를 논리곱하여 예비 제 1 제어 신호(VDD_SHORT_PRE)를 생성하고, 상기 예비 제 1 제어 신호(VDD_SHORT_PRE)를 반전시켜 예비 제 2 제어 신호(VSS_SHORT_PRE)를 생성하도록 구성된다.
상기 래치부(142)는 제 1 래치(LT1) 및 제 2 래치(LT2)를 구비한다.
상기 래치부(142)는 예비 제 1 제어 신호(VDD_SHORT_PRE)와 예비 제 2 제어 신호(VSS_SHORT_PRE)를 클럭 신호(CLK)에 따라 래치하여 제 1 제어 신호(VDD_SHORT) 및 제 2 제어 신호(VSS_SHORT)를 출력한다.
이와 같이 구성된 본 발명에 따른 전원 공유가 가능한 반도체 집적회로 및 그 전원 공유 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 전원 공유 제어 타이밍도이다.
리드 명령에 따라 리드 컬럼 어드레스 스트로브 신호(CAS_RD)가 활성화되면, 도 3의 전원 공유 제어부(140)에서 도 4와 같이, 제 1 제어 신호(VDD_SHORT)를 하이 레벨로 출력하고, 제 2 제어 신호(VSS_SHORT)를 로우 레벨로 출력한다.
상기 제 1 제어 신호(VDD_SHORT)가 하이 레벨이고, 제 2 제어 신호(VSS_SHORT)가 로우 레벨이므로 도 2의 스위칭부(130)의 제 1 스위칭 소자(M1) 및 제 2 스위칭 소자(M2)가 턴 오프 되고, 그에 따라 제 1 전원 라인(111)과 제 2 전원 라인(121)이 분리되고, 제 1 접지 라인(112)과 제 2 접지 라인(122) 또한 분리된다.
따라서 반도체 집적회로의 리드 동작시 도 2의 제 1 회로 블록(110)과 제 2 회로 블록(120)이 제 1 전원 분배 네트워크(20)와 제 2 전원 분배 네트워크(30)의 전원을 각각 이용하여 독립적으로 동작한다.
한편, 리프레시 신호(REF)가 활성화되면 도 3의 전원 공유 제어부(140)에서 도 4와 같이, 제 1 제어 신호(VDD_SHORT)를 로우 레벨로 출력하고, 제 2 제어 신호(VSS_SHORT)를 하이 레벨로 출력한다.
상기 제 1 제어 신호(VDD_SHORT)가 로우 레벨이고, 제 2 제어 신호(VSS_SHORT)가 하이 레벨이므로 도 2의 스위칭부(130)의 제 1 스위칭 소자(M1) 및 제 2 스위칭 소자(M2)가 턴 온 되고, 그에 따라 제 1 전원 라인(111)과 제 2 전원 라인(121)이 연결됨과 동시에 제 1 접지 라인(112)과 제 2 접지 라인(122) 또한 연결된다.
따라서 반도체 집적회로의 리프레시 동작시 도 2의 제 1 회로 블록(110)과 제 2 회로 블록(120)이 제 1 전원 분배 네트워크(20)와 제 2 전원 분배 네트워크(30)의 전원을 공유하여 동작한다.
한편, 라이트 명령에 따라 라이트 컬럼 어드레스 스트로브 신호(CAS_WT)가 활성화되면, 도 3의 전원 공유 제어부(140)에서 도 4와 같이, 제 1 제어 신호(VDD_SHORT)를 하이 레벨로 출력하고, 제 2 제어 신호(VSS_SHORT)를 로우 레벨로 출력한다.
상기 제 1 제어 신호(VDD_SHORT)가 하이 레벨이고, 제 2 제어 신호(VSS_SHORT)가 로우 레벨이므로 도 2의 스위칭부(130)의 제 1 스위칭 소자(M1) 및 제 2 스위칭 소자(M2)가 턴 오프 되고, 그에 따라 제 1 전원 라인(111)과 제 2 전원 라인(121)이 분리되고, 제 1 접지 라인(112)과 제 2 접지 라인(122) 또한 분리된다.
따라서 반도체 집적회로의 라이트 동작시 도 2의 제 1 회로 블록(110)과 제 2 회로 블록(120)이 제 1 전원 분배 네트워크(20)와 제 2 전원 분배 네트워크(30)의 전원을 각각 이용하여 독립적으로 동작한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 집적회로의 전원 분배 네트워크 연결상태를 나타낸 블록도,
도 2는 본 발명에 따른 전원 공유가 가능한 반도체 집적회로의 블록도,
도 3은 도 2의 전원 공유 제어부의 회로도,
도 4는 본 발명에 따른 전원 공유 제어 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
20: 제 1 전원 분배 네트워크 30: 제 2 전원 분배 네트워크
100: 반도체 집적회로 110: 제 1 회로 블록
120: 제 2 회로 블록 130: 스위칭부
140: 전원 공유 제어부

Claims (11)

  1. 제 1 전원을 공급받도록 구성된 제 1 전원 라인;
    제 2 전원을 공급받도록 구성된 제 2 전원 라인;
    제어 신호에 따라 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하도록 구성된 스위칭부; 및
    동작 명령의 종류에 따라 상기 제어 신호를 생성하도록 구성된 전원 공유 제어부를 구비하는 전원 공유가 가능한 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 스위칭부는 상기 제 1 전원 라인과 상기 제 2 전원 라인 사이에 연결된 스위칭 소자를 구비하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 동작 명령은 리드 명령, 라이트 명령 및 리프레시 명령을 포함하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 전원 공유 제어부는
    상기 리드 명령 또는 라이트 명령이 활성화되면 상기 제어 신호를 상기 제 1 전원 라인과 상기 제 2 전원 라인을 분리시킬 수 있는 레벨로 출력하도록 구성됨을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  5. 제 3 항에 있어서,
    상기 전원 공유 제어부는
    상기 리프레시 명령이 활성화되면 상기 제어 신호를 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결할 수 있는 레벨로 출력하도록 구성됨을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  6. 제 3 항에 있어서,
    상기 반도체 집적회로는 상기 제 1 회로 블록을 접지시키기 위한 제 1 접지 라인 및 상기 제 2 회로 블록을 접지시키기 위한 제 2 접지 라인을 더 구비하며,
    상기 전원 공유 제어부는
    상기 리드 명령에 따라 발생된 컬럼 어드레스 스트로브 신호, 상기 라이트 명령에 따라 발생된 컬럼 어드레스 스트로브 신호 및 상기 리프레시 명령에 따라 발생된 리프레시 신호를 조합하여 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하기 위한 제 1 제어 신호 및 상기 제 1 접지 라인과 상기 제 2 접지 라인을 연결하기 위한 제 2 제어 신호를 생성하도록 구성된 신호 생성부, 및
    상기 제 1 제어 신호 및 상기 제 2 제어 신호를 클럭 신호에 따라 래치하기 위한 래치부를 구비하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 신호 생성부는
    상기 리드 명령에 따라 발생된 컬럼 어드레스 스트로브 신호와 상기 라이트 명령에 따라 발생된 컬럼 어드레스 스트로브 신호를 논리합하도록 구성된 제 1 논리 소자,
    상기 리프레시 명령에 따라 발생된 리프레시 신호를 반전시키도록 구성된 제 2 논리 소자,
    상기 제 1 논리 소자의 출력 신호와 상기 제 2 논리 소자의 출력 신호를 논리곱하여 상기 제 1 제어 신호를 생성하도록 구성된 제 3 논리 소자, 및
    상기 제 1 제어 신호를 반전시켜 상기 제 2 제어 신호를 생성하도록 구성된 제 4 논리 소자를 구비하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로.
  8. 제 1 전원 라인과 제 2 전원 라인을 통해 서로 다른 전원을 공급받는 반도체 집적회로의 전원 공유 방법으로서, 반도체 집적회로의 동작 명령을 제 1 그룹 및 제 2 그룹으로 분류하고, 상기 제 1 그룹에 속하는 동작 명령이 입력되면 상기 제 1 전원 라인과 상기 제 2 전원 라인을 연결하고, 상기 제 2 그룹에 속하는 동작 명령이 입력되면 상기 제 1 전원 라인과 상기 제 2 전원 라인을 분리하는 전원 공유가 가능한 반도체 집적회로의 전원 공유 방법.
  9. 제 8 항에 있어서,
    상기 제 1 그룹에 속하는 동작 명령은 리프레시 명령을 포함하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로의 전원 공유 방법.
  10. 제 8 항에 있어서,
    상기 제 2 그룹에 속하는 동작 명령은 리드 명령과 라이트 명령을 포함하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로의 전원 공유 방법.
  11. 제 8 항에 있어서,
    상기 제 1 전원 라인은 제 1 회로 블록에 연결되고, 상기 제 2 전원 라인은 제 2 회로 블록에 연결되며,
    상기 반도체 집적회로는 상기 제 1 회로 블록과 연결되는 제 1 접지 라인 및 상기 제 2 회로 블록과 연결되는 제 2 접지 라인을 더 포함하고, 상기 제 1 전원 라인과 상기 제 2 전원 라인 연결시 상기 제 1 접지 라인과 상기 제 2 접지 라인도 연결하는 것을 특징으로 하는 전원 공유가 가능한 반도체 집적회로의 전원 공유 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9317094B2 (en) * 2012-12-28 2016-04-19 Nvidia Corporation Distributed power delivery to a processing unit
GB2551393A (en) * 2016-06-17 2017-12-20 Upside Energy Ltd A system and method for controlling devices in a power distribution network
US10528292B2 (en) * 2018-05-22 2020-01-07 Luca De Santis Power down/power-loss memory controller

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707142A (en) * 1986-12-05 1987-11-17 Westinghouse Electric Corp. Master clock system for a parallel variable speed constant frequency power system
FR2650410B1 (fr) * 1989-07-28 1991-10-11 Bull Sa Dispositif convertisseur d'energie a sorties multiples
US5266838A (en) * 1991-12-05 1993-11-30 Thinking Machines Corporation Power supply system including power sharing control arrangement
JPH0653322A (ja) 1992-08-03 1994-02-25 Nec Corp 半導体集積回路装置
US5428524A (en) * 1994-01-21 1995-06-27 Intel Corporation Method and apparatus for current sharing among multiple power supplies
US5635772A (en) * 1995-10-25 1997-06-03 Eaton Corporation Method and apparatus for transferring between electrical power sources which adaptively blocks transfer until load voltage decays to safe value
US5808378A (en) * 1996-12-19 1998-09-15 S & C Electric Company Control arrangement and method for high-speed source transfer switching system
JP3194368B2 (ja) * 1997-12-12 2001-07-30 日本電気株式会社 半導体記憶装置及びその駆動方法
US6144115A (en) * 1998-10-27 2000-11-07 Intel Corporation Power share distribution system and method
US6462434B1 (en) * 2000-12-15 2002-10-08 Hewlett-Packard Company Power supply isolation circuit and method
GB0031057D0 (en) * 2000-12-20 2001-01-31 Lucas Industries Ltd Power transfer system
JP2004146674A (ja) 2002-10-25 2004-05-20 Kawasaki Microelectronics Kk 半導体集積回路
US7042260B2 (en) * 2004-06-14 2006-05-09 Micron Technology, Inc. Low power and low timing jitter phase-lock loop and method
US7248511B2 (en) * 2005-02-24 2007-07-24 Infineon Technologies Ag Random access memory including selective activation of select line
US7177208B2 (en) * 2005-03-11 2007-02-13 Micron Technology, Inc. Circuit and method for operating a delay-lock loop in a power saving manner
US7541693B2 (en) * 2005-06-13 2009-06-02 Intel Corporation Power distribution network for computer systems and other low-power applications
JP5013895B2 (ja) * 2006-04-27 2012-08-29 パナソニック株式会社 半導体集積回路装置
US8076797B2 (en) * 2008-05-15 2011-12-13 Indy Power Systems Llc Energy transfer circuit and method

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