KR20100019634A

KR20100019634A - Semiconductor device and fabricating method thereof

Info

Publication number: KR20100019634A
Application number: KR1020080078309A
Authority: KR
Inventors: 김봉찬; 차세웅; 정동진
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2008-08-11
Filing date: 2008-08-11
Publication date: 2010-02-19
Also published as: KR101011931B1

Abstract

본 발명은 반도체 다이의 상부로부터 하부로 돌출되도록 관통 전극을 일체로 형성하여, 반도체 다이에 돌출되지 않은 관통 전극 상에 별도의 도전성 스터드 범프(stud bump) 또는 필러(filler)를 형성해야하는 공정을 생략함으로써 제조 공정을 단순화할 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention omits the process of forming a through electrode integrally so as to protrude from the top to the bottom of the semiconductor die so as to form a separate conductive stud bump or filler on the through electrode not protruding from the semiconductor die. The present invention relates to a semiconductor device and a method for manufacturing the same, which can simplify the manufacturing process.

본 발명에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 패시베이션층을 가지는 반도체 다이; 및 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하는 메인 전극부 및 상기 제 2 면으로 돌출되는 돌출 전극부가 일체로 형성된 관통 전극을 포함하며, 상기 메인 전극부의 최대 수평폭이 상기 돌출 전극부의 최대 수평폭보다 큰 것을 특징으로 한다. The semiconductor device according to the present invention has a flat first surface and a flat second surface that is opposite to the first surface, and has a plurality of bond pads on the first surface and a passivation layer covering the outer periphery of the bond pads. die; And a through electrode integrally formed with the bond pad, the main electrode portion vertically penetrating the first surface and the second surface, and the protruding electrode portion protruding to the second surface, wherein the maximum horizontal width of the main electrode portion is increased. It is characterized in that greater than the maximum horizontal width of the protruding electrode portion.

Description

Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)도 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.Recently, portable electronic devices such as mobile phones and PMPs are required to be highly functional and at the same time small, lightweight and low price. In line with this trend, semiconductor packages mounted on portable electronic devices are also developing into more innovative and competitively priced 3D packages. As a technology of a 3D semiconductor package, a stacking technology of a semiconductor package using a through silicon via is used. The stacking technology of a semiconductor package using a silicon through electrode is a technology of vertically stacking a semiconductor die or a semiconductor package, and can shorten a connection length between semiconductor dies or semiconductor packages, thereby enabling a higher performance and a smaller semiconductor package. It is attracting attention.

반도체 패키지의 실리콘 관통 전극은 웨이퍼 레벨 상태에서 반도체 다이를 관통하는 비아홀을 형성하고, 비아홀에 금속을 채워넣어 형성된다. 이러한 실리콘 관통 전극은 웨이퍼의 뒷면을 기계적 그라인딩 방법에 의해 깍아내는 백그라인딩(back grinding) 공정에 의해 웨이퍼의 하면으로 노출되어 이후 제조 공정에서 회로기판과 부착되고 전기적으로 접속된다. The silicon through electrode of the semiconductor package is formed by forming a via hole penetrating through the semiconductor die at a wafer level, and filling the via hole with a metal. The silicon through electrode is exposed to the lower surface of the wafer by a back grinding process of scraping the back surface of the wafer by a mechanical grinding method, and then attached to and electrically connected to the circuit board in the manufacturing process.

그런데, 웨이퍼의 백그라인딩 공정 이후에는 웨이퍼의 두께가 많이 얇아진 상태이므로, 후속 공정에서 웨이퍼를 핸들링하기 위해서는 복잡한 웨이퍼 지지 시스템을 이용해야 하는 문제점이 있다. However, since the thickness of the wafer is much thinner after the backgrinding process, there is a problem in that a complicated wafer support system must be used to handle the wafer in a subsequent process.

또한, 웨이퍼의 백그라인딩 공정 이후, 반도체 다이와 외부 회로기판을 전기적으로 연결시키기 위해 웨이퍼의 하면으로 노출된 실리콘 관통 전극에 별도의 도전성 범프(bump) 또는 필러(filler)를 형성해야하므로, 제조 공정이 복잡한 문제점이 있다. In addition, after the backgrinding process of the wafer, in order to electrically connect the semiconductor die and the external circuit board, a separate conductive bump or filler must be formed on the silicon through electrode exposed to the lower surface of the wafer. There is a complicated problem.

본 발명의 목적은 반도체 다이의 상부로부터 하부로 돌출되도록 관통 전극을 일체로 형성하여, 반도체 다이에 돌출되지 않은 관통 전극 상에 별도의 도전성 스터드 범프(stud bump) 또는 필러(filler)를 형성해야하는 공정을 생략함으로써 제조 공정을 단순화할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is a process in which through-electrodes are integrally formed to protrude from the top to the bottom of a semiconductor die to form a separate conductive stud bump or filler on the through-electrode not protruding from the semiconductor die. It is to provide a semiconductor device and a method of manufacturing the same, which can simplify the manufacturing process by omitting.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 패시베이션층을 가지는 반도체 다이; 및 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하는 메인 전극부 및 상기 제 2 면으로 돌출되는 돌출 전극부가 일체로 형성된 관통 전극을 포함하며, 상기 메인 전극부의 최대 수평폭이 상기 돌출 전극부의 최대 수평폭보다 큰 것을 특징으로 한다. In order to achieve the above object, a semiconductor device according to an embodiment of the present invention has a flat first surface and a flat second surface opposite to the first surface, and a plurality of bond pads and the bond pads on the first surface. A semiconductor die having a passivation layer covering an outer periphery of the semiconductor die; And a through electrode integrally formed with the bond pad, the main electrode portion vertically penetrating the first surface and the second surface, and the protruding electrode portion protruding to the second surface, wherein the maximum horizontal width of the main electrode portion is increased. It is characterized in that greater than the maximum horizontal width of the protruding electrode portion.

상기 돌출 전극부의 돌출두께는 5㎛ 내지 50㎛일 수 있다. The protrusion thickness of the protruding electrode portion may be 5 μm to 50 μm.

상기 메인 전극부의 수직 단면 형상이, 사각형 또는 상기 반도체 다이의 제 1 면으로부터 상기 제 2 면으로 넓어지는 사다리꼴형일 수 있다. The vertical cross-sectional shape of the main electrode portion may be rectangular or trapezoidal extending from the first surface of the semiconductor die to the second surface.

상기 돌출 전극부의 수직 단면 형상이, 사각형 또는 상기 반도체 다이의 제 2 면으로부터 외부 방향으로 넓어지는 사다리꼴형일 수 있다. The vertical cross-sectional shape of the protruding electrode portion may be rectangular or trapezoidal extending outward from the second surface of the semiconductor die.

상기 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. The through electrode may be formed of any one selected from gold, silver, and copper, or a combination thereof.

본 발명의 실시예에 따른 반도체 디바이스는 상기 돌출 전극부에 형성되는 솔더층을 더 포함할 수 있다. The semiconductor device according to the embodiment of the present invention may further include a solder layer formed on the protruding electrode portion.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상부면과 하부면을 가지며, 상기 상부면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 패시베이션층을 가지는 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 본드 패드와 상부면과 하부면을 수직으로 관통하는 제 1 관통홀 및 제 2 관통홀을 포함하는 관통홀을 형성하는 관통홀 형성 단계; 상기 제 1 관통홀 및 제 2 관통홀의 내부에 도전성 물질을 도포하여 돌출 전극부 및 메인 전극부를 갖는 관통 전극을 형성하는 관통 전극 형성 단계; 및 상기 웨이퍼의 하부를 식각하여 상기 관통 전극의 돌출 전극부를 노출하는 웨이퍼 백 에칭 단계를 포함하며, 상기 관통홀 형성 단계는 상기 제 1 관통홀의 최대 수평폭이 상기 제 2 관통홀의 최대 수평폭보다 넓게 되도록 상기 관통홀을 형성하는 것을 특징으로 한다. In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention has a top surface and a bottom surface, a wafer having a plurality of bond pads and a passivation layer covering the outer periphery of the bond pad on the top surface Preparing a wafer; A through hole forming step of forming a through hole including a first through hole and a second through hole which vertically penetrate the bond pad and the upper and lower surfaces of the wafer; A through electrode forming step of forming a through electrode having a protruding electrode portion and a main electrode portion by applying a conductive material to the first through hole and the second through hole; And etching the lower portion of the wafer to expose the protruding electrode portion of the through electrode, wherein the through hole forming step includes a maximum horizontal width of the first through hole wider than a maximum horizontal width of the second through hole. The through hole is formed to be characterized.

상기 관통홀 형성 단계는 상기 웨이퍼의 하부면으로부터 상부면 방향으로 상기 제 1 관통홀을 형성하고, 상기 제 1 관통홀과 연결되게 상기 웨이퍼의 상부면으로부터 하부면 방향으로 상기 제 2 관통홀을 형성하는 것일 수 있다. In the through hole forming step, the first through hole is formed from the lower surface of the wafer to the upper surface, and the second through hole is formed from the upper surface of the wafer to the lower surface to be connected to the first through hole. It may be.

또한, 상기 관통홀 형성 단계는 상기 웨이퍼의 하부면으로부터 상부면 방향으로 상기 제 1 관통홀과 상기 제 2 관통홀을 함께 형성하는 것일 수 있다. In some embodiments, the forming of the through hole may include forming the first through hole and the second through hole together from the lower surface of the wafer to the upper surface.

상기 관통 전극 형성 단계는 화학기상증착(Chemical Vapor Deposition; CVD) 방법 또는 도금(plating) 방법을 이용하여 이루어질 수 있다. The through electrode forming step may be performed using a chemical vapor deposition (CVD) method or a plating method.

상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출 전극부가 5㎛ 내지 50㎛의 두께로 노출되도록 상기 웨이퍼의 하부를 식각하는 것일 수 있다. The wafer back etching step may be to etch the lower portion of the wafer so that the protruding electrode portion of the through electrode is exposed to a thickness of 5 μm to 50 μm.

상기 웨이퍼 백 에칭 단계는 습식 식각 방법 또는 건식 식각 방법으로 이루어지는 것일 수 있다. The wafer back etching step may be performed by a wet etching method or a dry etching method.

상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF₆ 또는 CF₄를 사용하는 것일 수 있다. The wafer back etching step may be to use SF ₆ or CF ₄ as an etching gas.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 돌출 전극부에 솔더층을 형성하는 솔더층 형성 단계를 더 포함할 수 있다.In order to achieve the above object, the method of manufacturing a semiconductor device according to an embodiment of the present invention may further include a solder layer forming step of forming a solder layer on the protruding electrode portion.

본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 다이의 상부로부터 하부로 돌출되도록 관통 전극을 일체로 형성함으로써, 반도체 다이를 기계적으로 백그라인딩하여 반도체 다이의 하부로 관통 전극을 노출시키는 경우 별도의 도전성 스터드 범프(stud bump) 또는 필러(filler)를 형성해야하는 공정을 생략할 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 디바이스는 제조 공정을 단순화할 수 있다.A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention, when the through electrode is integrally formed to protrude from the top to the bottom of the semiconductor die, thereby mechanically backgrinding the semiconductor die to expose the through electrode under the semiconductor die. The process of forming a separate conductive stud bump or filler can be omitted. Accordingly, the semiconductor device according to the embodiment of the present invention can simplify the manufacturing process.

또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 관통 전극의 돌출 전극부에 솔더층을 형성하여 반도체 디바이스간 또는 반도체 디바이스와 외부 회로 기판 간의 용이한 접촉을 이루도록 할 수 있다.In addition, in the semiconductor device according to the embodiment of the present invention, a solder layer may be formed on the protruding electrode of the through electrode to facilitate contact between the semiconductor devices or between the semiconductor device and the external circuit board.

또한, 본 발명의 실시예에 따른 반도체 디바이스는 관통 전극을 반도체 다이를 식각하는 식각 방법(즉, 웨이퍼 레벨 상태에서 웨이퍼를 식각하는 식각 방법)에 의해 형성함으로써, 웨이퍼를 기계적으로 백그라인딩하여 관통 전극을 형성하는 경우 웨이퍼의 백그라인딩 공정 이후 웨이퍼 두께가 많이 얇아져 후속 공정에서 웨이퍼를 핸들링하기 위해 요구되는 복잡한 웨이퍼 지지 시스템을 필요로 하지 않는다. 이에 따라, 본발명의 실시예에 따른 반도체 디바이스는 복잡한 웨이퍼 지지 시스템에 따른 제조 공정 및 제조 비용을 줄일 수 있다. In addition, in the semiconductor device according to the embodiment of the present invention, the through electrode is formed by an etching method of etching a semiconductor die (that is, an etching method of etching a wafer at a wafer level state), thereby mechanically backgrinding the wafer to thereby penetrate the through electrode. In the case of forming the wafer, the wafer thickness is much thinner after the backgrinding process of the wafer, thereby eliminating the complicated wafer support system required for handling the wafer in the subsequent process. Accordingly, the semiconductor device according to the embodiment of the present invention can reduce the manufacturing process and the manufacturing cost of the complicated wafer support system.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings and embodiments.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 다수의 본드 패드(120)와 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(150) 및 솔더층(160)을 포함하여 이루어질 수 있다.Referring to FIG. 1, a semiconductor device 100 according to an exemplary embodiment may include a semiconductor die 110 having a plurality of bond pads 120 and a passivation layer 130, a through electrode 150, and a solder layer ( 160).

상기 반도체 다이(110)는 대략 평평한 제 1 면(110a) 및 상기 제 1 면(110a)의 반대면으로서 대략 평평한 제 2 면(110b)을 갖는다. 상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.The semiconductor die 110 has an approximately flat first surface 110a and a substantially flat second surface 110b as an opposite surface of the first surface 110a. The semiconductor die 110 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein.

상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a)에 다수 형성된다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다.The bond pads 120 are formed on the first surface 110a of the semiconductor die 110. The bond pad 120 may be formed inside the semiconductor die 110, but is illustrated as a structure protruding outward for convenience of description. The bond pad 120 may be formed at an edge or a center portion of the first surface 110a of the semiconductor die 110.

상기 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)에 형성된다. 즉, 상기 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)을 덮도록 형성되며, 상기 반도체 다이(110)에 형성된 본드 패드(120)의 외주연을 덮는다. 상기 패시베이션층(130)은 반도체 다이(110)의 제 1 면(110a)을 보호하는 역할을 한다. 상기 패시베이션층(130)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택된 어느 하나의 재질로 형성될 수 있으나, 본 발명의 내용을 상기 재질로서 한정하는 것은 아니다.The passivation layer 130 is formed on the first surface 110a of the semiconductor die 110. That is, the passivation layer 130 is formed to cover the first surface 110a of the semiconductor die 110 and covers the outer circumference of the bond pad 120 formed on the semiconductor die 110. The passivation layer 130 serves to protect the first surface 110a of the semiconductor die 110. The passivation layer 130 may be formed of any one material selected from a common oxide film, a nitride film, a polyimide, or an equivalent thereof, but is not limited to the material of the present invention as the material.

상기 관통 전극(150)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하여 상기 제 2 면(110b)으로 돌출되게 형성된다. 이에 따라, 상기 관통 전극(150)은 상기 본드 패드(120)로부터 상기 반도체 다이(110)의 제 2 면(110b)에 이르는 전기적인 통로를 형성하며, 반도체 다이(110)와 외부 회로 간의 전기적인 접속을 용이하게 하는 역할을 한다. 이러한 관통 전극(150)은 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또 는 이들의 조합으로 형성될 수 있다. 또한, 별도로 도시하지는 않았지만, 상기 반도체 다이(110)와 관통 전극(150)의 사이에는 절연체(미도시)가 더 형성되어 반도체 다이(110)와 관통 전극(150) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다.The through electrode 150 vertically penetrates through the bond pad 120 and the first surface 110a and the second surface 110b of the semiconductor die 110 to protrude to the second surface 110b. Is formed. Accordingly, the through electrode 150 forms an electrical passage from the bond pad 120 to the second surface 110b of the semiconductor die 110, and electrically connects between the semiconductor die 110 and an external circuit. It serves to facilitate connection. The through electrode 150 may be formed of any one selected from a conductive material, for example, gold, silver, and copper, or a combination thereof. In addition, although not separately illustrated, an insulator (not shown) is further formed between the semiconductor die 110 and the through electrode 150, so that the stress due to the difference in thermal expansion coefficient between the semiconductor die 110 and the through electrode 150 is different. It can also be alleviated.

구체적으로, 상기 관통 전극(150)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하는 메인 전극부(152), 및 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출 전극부(154)로 구분될 수 있다. 여기서, 상기 메인 전극부(152)와 돌출 전극부(154)는 일체로 형성된다.In detail, the through electrode 150 may include the bond pad 120, the main electrode part 152 that vertically penetrates the first surface 110a and the second surface 110b of the semiconductor die 110. And a protruding electrode portion 154 protruding from the second surface 110b of the semiconductor die 110. Here, the main electrode part 152 and the protruding electrode part 154 are integrally formed.

상기 관통 전극(150)은, 상기 돌출 전극부(154)의 최대 수평폭(W_p1)이 상기 메인 전극부(152)의 최대 수평폭(Wm₁)보다 크게 이루어지도록 형성된다. 이는 상기 반도체 다이(110)의 제 2 면(110b)으로 노출되는 돌출 전극부(154)와 외부 회로 기판과의 용이한 전기적 기계적 접촉을 용이하게 하도록, 상기 돌출 전극부(154)의 면적을 넓히는 것이 유리하기 때문이다. 여기서, 상기 메인 전극부(152)는 사각형의 수직 단면 형상을 가질 수 있으며, 상기 돌출 전극부(154)는 상기 반도체 다이(110)의 제 2 면(110b), 즉 상기 메인 전극부(152)의 단부로부터 외부 방향으로 넓어지는 사다리꼴형의 수직 단면 형상을 가질 수 있다. The through electrode 150 is formed such that the maximum horizontal width W _p1 of the protruding electrode part 154 is larger than the maximum horizontal width Wm ₁ of the main electrode part 152. This increases the area of the protruding electrode portion 154 to facilitate easy electrical and mechanical contact between the protruding electrode portion 154 exposed to the second surface 110b of the semiconductor die 110 and the external circuit board. Because it is advantageous. Here, the main electrode portion 152 may have a rectangular vertical cross-sectional shape, and the protruding electrode portion 154 may have a second surface 110b of the semiconductor die 110, that is, the main electrode portion 152. It may have a trapezoidal vertical cross-sectional shape that widens in the outward direction from the end of.

상기 돌출 전극부(154)는 공정 중 웨이퍼 상태인 반도체 다이(110)의 하부를 식각하여 형성된다. 즉, 반도체 다이(110)의 하부를 선택성이 있는 물질로 식각함 으로써 상기 관통 전극(150)의 돌출 전극부(154)만을 남길 수 있다. 여기서, 상기 돌출 전극부(154)가 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출두께(Tp)는 예를 들어 5㎛ 내지 50㎛ 일 수 있다. 이는, 상기 돌출 전극부(154)의 돌출두께(Tp)가 5㎛ 미만인 경우, 상기 반도체 다이(110)의 제 2 면(110b)을 매우 얇게 식각하여야 하므로 식각 정도를 제어하기 어렵고, 상기 돌출 전극부(154)의 돌출두께(Tp)가 50㎛를 초과하는 경우, 상기 돌출 전극부(154)의 형성을 위한 식각 공정 시간이 길어지기 때문이다.The protruding electrode portion 154 is formed by etching the lower portion of the semiconductor die 110 in a wafer state during the process. That is, only the protruding electrode portion 154 of the through electrode 150 may be left by etching the lower portion of the semiconductor die 110 with a selective material. For example, the protrusion thickness Tp of the protrusion electrode part 154 protruding from the second surface 110b of the semiconductor die 110 may be, for example, 5 μm to 50 μm. When the protrusion thickness Tp of the protruding electrode part 154 is less than 5 μm, the second surface 110b of the semiconductor die 110 needs to be etched very thinly, and thus the degree of etching is difficult to control, and the protruding electrode This is because when the protrusion thickness Tp of the portion 154 exceeds 50 μm, an etching process time for forming the protrusion electrode portion 154 becomes long.

솔더층(160)은 상기 돌출 전극부(154) 상에 형성될 수 있다. 상기 솔더층(160)은 반도체 디바이스(100)를 다른 반도체 디바이스 또는 외부 회로 기판에 스택시킬 때 용융되어, 반도체 디바이스 간 또는 반도체 디바이스와 회부 기판 간 전기적 및 기계적 접촉을 용이하게 한다.The solder layer 160 may be formed on the protruding electrode portion 154. The solder layer 160 is melted when the semiconductor device 100 is stacked on another semiconductor device or an external circuit board to facilitate electrical and mechanical contact between the semiconductor devices or between the semiconductor device and the substrate.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 상부로부터 하부로 돌출되도록 관통 전극(150)을 일체로 형성함으로써, 반도체 다이를 기계적으로 백그라인딩하여 반도체 다이의 하부로 관통 전극을 노출시키는 경우 별도의 도전성 스터드 범프(stud bump) 또는 필러(filler)를 형성해야하는 공정을 생략할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제조 공정을 단순화할 수 있다.As described above, the semiconductor device 100 according to the exemplary embodiment of the present invention integrally forms the through electrode 150 to protrude from the top to the bottom of the semiconductor die 110, thereby mechanically backgrinding the semiconductor die. When exposing the through electrode to the bottom of the die, a process of forming a separate conductive stud bump or filler may be omitted. Accordingly, the semiconductor device 100 according to the embodiment of the present invention can simplify the manufacturing process.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 관통 전극(150)의 돌출 전극부(154)에 솔더층(160)을 형성하여 반도체 디바이스간 또는 반도체 디바이스와 외부 회로 기판 간의 용이한 접촉을 이루도록 할 수 있다.In addition, in the semiconductor device 100 according to the exemplary embodiment of the present invention, the solder layer 160 is formed on the protruding electrode 154 of the through electrode 150 so that the semiconductor device 100 or the semiconductor device and the external circuit board are easily formed. One contact can be made.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 관통 전극(150)을 반도체 다이(110)를 식각하는 식각 방법(즉, 웨이퍼 레벨 상태에서 웨이퍼를 식각하는 식각 방법))에 의해 형성함으로써, 웨이퍼를 기계적으로 백그라인딩하여 관통 전극을 형성하는 경우 웨이퍼의 백그라인딩 공정 이후 웨이퍼 두께가 많이 얇아져 후속 공정에서 웨이퍼를 핸들링하기 위해 요구되는 복잡한 웨이퍼 지지 시스템을 필요로 하지 않는다. 이에 따라, 본발명의 일 실시예에 따른 반도체 디바이스(100)는 복잡한 웨이퍼 지지 시스템에 따른 제조 공정 및 제조 비용을 줄일 수 있다. In addition, the semiconductor device 100 according to an embodiment of the present invention is formed by an etching method (that is, an etching method of etching a wafer at a wafer level state) by etching the through electrode 150 into the semiconductor die 110. As a result, when the wafer is mechanically backgrinded to form the through electrode, the wafer thickness becomes much thinner after the backgrinding process of the wafer, thereby eliminating the complicated wafer support system required for handling the wafer in a subsequent process. Accordingly, the semiconductor device 100 according to the embodiment of the present invention can reduce the manufacturing process and the manufacturing cost of the complicated wafer support system.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다. Next, a semiconductor device according to another exemplary embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 관통 전극(250)의 형상만 다를 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다. Referring to FIG. 2, the semiconductor device 200 according to another exemplary embodiment of the present invention has only the shape of the penetrating electrode 250 different from the semiconductor device 100 shown in FIG. Has an effect. Therefore, in the semiconductor device 200 according to another embodiment of the present invention, the same components as those of the semiconductor device 100 of FIG. 1 will be denoted by the same reference numerals, and redundant descriptions of the same components will be omitted. Shall be.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이 스(200)는 다수의 본드 패드(120)와 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(250) 및 솔더층(160)을 포함하여 이루어질 수 있다.As shown in FIG. 2, a semiconductor device 200 according to another embodiment of the present invention may include a semiconductor die 110, a through electrode 250, and a plurality of bond pads 120 and a passivation layer 130. The solder layer 160 may be formed.

상기 관통 전극(250)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하는 메인 전극부(252), 및 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출 전극부(254)로 구분될 수 있다. 여기서, 상기 메인 전극부(252)와 돌출 전극부(254)는 일체로 형성된다.The through electrode 250 may include the bond pad 120, the main electrode part 252 vertically penetrating the first surface 110a and the second surface 110b of the semiconductor die 110, and the semiconductor. The protrusion electrode part 254 protrudes from the second surface 110b of the die 110. Here, the main electrode part 252 and the protruding electrode part 254 are integrally formed.

상기 관통 전극(250)은, 상기 돌출 전극부(254)의 최대 수평폭(W_p2)이 상기 메인 전극부(252)의 최대 수평폭(W_m2)보다 크게 이루어지도록 형성된다. 이는 상기 반도체 다이(110)의 제 2 면(110b)으로 노출되는 돌출 전극부(254)와 외부 회로 기판과의 용이한 전기적 기계적 접촉을 용이하게 하도록, 상기 돌출 전극부(254)의 면적을 넓히는 것이 유리하기 때문이다. 여기서, 상기 메인 전극부(252)는 도 1에 도시된 메인 전극부(152)와 같이 사각형의 수직 단면 형상을 가질 수 있으며, 상기 돌출 전극부(254)는 상기 메인 전극부(252)보다 넓은 폭을 갖도록 사각형의 수직 단면 형상을 가질 수 있다. The through electrode 250 is formed such that the maximum horizontal width W _p2 of the protruding electrode part 254 is greater than the maximum horizontal width W _m2 of the main electrode part 252. This increases the area of the protruding electrode portion 254 to facilitate easy electrical and mechanical contact between the protruding electrode portion 254 exposed to the second surface 110b of the semiconductor die 110 and the external circuit board. Because it is advantageous. Here, the main electrode portion 252 may have a vertical vertical cross-sectional shape like the main electrode portion 152 shown in FIG. 1, and the protruding electrode portion 254 is wider than the main electrode portion 252. It may have a rectangular vertical cross-sectional shape to have a width.

상기와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상기 돌출 전극부(254)를 사각형으로 형성함으로써, 본 발명의 일 실시예에 따른 디바이스(100)의 돌출 전극부(154)에 비해 넓은 면적을 가지는 돌출 전극부(254)를 가질 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 다른 반도체 디바이스 또는 외부 회로 기판과 접촉시 전기적인 저항을 본 발명의 다른 실시예에 따른 반도체 디바이스(100)의 경우보다 줄일 수 있다.As described above, the semiconductor device 200 according to another exemplary embodiment of the present invention forms the protruding electrode part 254 in a quadrangular shape, such that the protruding electrode part 154 of the device 100 according to the exemplary embodiment of the present invention. It may have a protruding electrode 254 having a large area compared to the. Accordingly, the semiconductor device 200 according to another embodiment of the present invention may reduce the electrical resistance when contacted with another semiconductor device or an external circuit board than in the case of the semiconductor device 100 according to another embodiment of the present invention. .

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.Next, a semiconductor device according to another embodiment of the present invention will be described.

도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 관통 전극(350)의 형상만 다를 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다. Referring to FIG. 3, the semiconductor device 300 according to another exemplary embodiment of the present invention has only the shape of the through electrode 350 compared to the semiconductor device 100 shown in FIG. It has an effect. Therefore, in the semiconductor device 300 according to another exemplary embodiment of the present invention, the same components as those of the semiconductor device 100 of FIG. 1 will be denoted by the same reference numerals, and redundant descriptions of the same components will be omitted. Let's do it.

도 3에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 다수의 본드 패드(120)와 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(350) 및 솔더층(160)을 포함하여 이루어질 수 있다.As shown in FIG. 3, a semiconductor device 300 according to another embodiment of the present invention may include a semiconductor die 110, a through electrode 350, and a plurality of bond pads 120 and a passivation layer 130. The solder layer 160 may be formed.

상기 관통 전극(350)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하는 메인 전극부(352), 및 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출 전극부(354)로 구분될 수 있다. 여기서, 상기 메인 전극부(352)와 돌출 전극부(354)는 일체로 형성된다.The through electrode 350 may include the bond pad 120, the main electrode part 352 vertically penetrating the first surface 110a and the second surface 110b of the semiconductor die 110, and the semiconductor. It may be divided into a protruding electrode portion 354 protruding from the second surface 110b of the die 110. Here, the main electrode portion 352 and the protruding electrode portion 354 are integrally formed.

상기 관통 전극(350)은, 상기 돌출 전극부(354)의 최대 수평폭(W_p3)이 상기 메인 전극부(352)의 최대 수평폭(W_m3)보다 크게 이루어지도록 형성된다. 이는 상기 반도체 다이(110)의 제 2 면(110b)으로 노출되는 돌출 전극부(354)와 외부 회로 기판과의 용이한 전기적 기계적 접촉을 용이하게 하도록, 상기 돌출 전극부(354)의 면적을 넓히는 것이 유리하기 때문이다. 여기서, 상기 메인 전극부(352)는 상기 반도체 다이(110)의 제 1 면(110a)으로부터 제 2 면(110b) 방향으로 넓어지는 사다리꼴형의 수직 단면 형상을 가질 수 있다. 또한, 상기 돌출 전극부(354)는 상기 반도체 다이(110)의 제 2 면(110b), 즉 상기 메인 전극부(352)의 단면으로부터 외부 방향으로 넓어지는 사다리꼴형의 수직 단면 형상을 가질 수 있다. 상기 메인 전극부(352)와 상기 돌출 전극부(354)는 합쳐서 하나의 사다리꼴형의 수직 단면 형상을 가질 수 있다.The through electrode 350 is formed such that the maximum horizontal width W _p3 of the protruding electrode part 354 is larger than the maximum horizontal width W _m3 of the main electrode part 352. This increases the area of the protruding electrode portion 354 to facilitate easy electrical and mechanical contact between the protruding electrode portion 354 exposed to the second surface 110b of the semiconductor die 110 and the external circuit board. Because it is advantageous. Here, the main electrode part 352 may have a trapezoidal vertical cross-sectional shape extending from the first surface 110a of the semiconductor die 110 to the second surface 110b. In addition, the protruding electrode portion 354 may have a trapezoidal vertical cross-sectional shape that extends outward from a second surface 110b of the semiconductor die 110, that is, a cross section of the main electrode portion 352. . The main electrode part 352 and the protruding electrode part 354 may have a single vertical trapezoidal cross-sectional shape.

상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 상기 관통 전극(350)을 하나의 사다리꼴형의 수직 단면을 가질 수 있도록 형성함으로써, 도 1 및 도 2에 도시된 반도체 디바이스들(100,200)의 경우보다 관통 전극(350)의 형성을 용이하게 할 수 있다. As described above, the semiconductor device 300 according to another embodiment of the present invention is formed so that the through electrode 350 may have a single trapezoidal vertical cross section, and thus, the semiconductor device illustrated in FIGS. 1 and 2. The through electrodes 350 may be more easily formed than in the case of the fields 100 and 200.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing the semiconductor device 100 according to an embodiment of the present invention will be described.

도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.4 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 5A to 5F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 웨이퍼 준비 단계(S1), 관통홀 형성 단계(S2), 관통 전극 형성 단계(S3) 및 웨이퍼 백 에칭 단계(S4)를 포함한다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 솔더층 형성 단계(S5)를 더 포함할 수 있다. Referring to FIG. 4, a method of manufacturing a semiconductor device 100 according to an exemplary embodiment of the present invention may include a wafer preparation step S1, a through hole forming step S2, a through electrode forming step S3, and a wafer back etching step. (S4) is included. In addition, the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention may further include a solder layer forming step (S5).

도 5a를 참조하면, 상기 웨이퍼 준비 단계(S1)는 대략 평평한 상부면(110a')에 다수의 본드 패드(120)와 상기 본드 패드(120)의 외주연을 덮는 패시베이션층(130)을 가지는 웨이퍼(110')를 준비하는 단계이다.Referring to FIG. 5A, the wafer preparation step S1 is a wafer having a plurality of bond pads 120 and a passivation layer 130 covering the outer circumference of the bond pads 120 on a substantially flat upper surface 110a ′. Preparing for 110 '.

도 5b 및 도 5c를 참조하면, 상기 관통홀 형성 단계(S2)는 상기 웨이퍼(110')의 본드 패드(120)와 상부면(110a')과 하부면(110b')을 수직으로 관통하는 제 1 관통홀(142) 및 제 2 관통홀(144)을 포함하는 관통홀(140)을 형성하는 단계이다.5B and 5C, the through-hole forming step S2 may be formed by vertically penetrating the bond pad 120, the upper surface 110a ′, and the lower surface 110b ′ of the wafer 110 ′. A through hole 140 including a first through hole 142 and a second through hole 144 is formed.

도 5b에 도시된 바와 같이, 상기 제 1 관통홀(142)은 레이저 드릴링과 같은 방법에 의해 1차적으로 상기 웨이퍼(110')의 하부면(110b')으로부터 상부면(110a') 방향으로 형성된다. 상기 제 1 관통홀(142)은 상기 웨이퍼(110')의 하부면(110b')의 표면에서 최대 수평폭(W_p1)을 가지도록 형성될 수 있다. 이는, 이후 상기 제 1 관통홀(142)에 형성되는 돌출 전극부(154)가 외부 회로와 접촉시 넓은 접촉 면적을 가지도록 하기 위한 것이다. 여기서, 상기 제 1 관통홀(142)은 상기 웨이퍼(110')의 하부면(110b')으로부터 상부면(110a') 방향으로 폭이 좁아지는 사다리꼴형의 수직 단면을 가질 수 있다. 또한, 상기 제 1 관통홀(142)은 상기 웨이퍼(110')의 하부면(110b')으로부터 5㎛ 내지 50㎛의 깊이를 가지도록 형성될 수 있다. 이는 이후 상기 제 1 관통홀(142)에 형성되는 돌출 전극부(154)의 돌출 두께가 5㎛ 내지 50㎛가 되도록 하기 위함이다.As shown in FIG. 5B, the first through hole 142 is formed in the direction of the upper surface 110a 'from the lower surface 110b' of the wafer 110 'primarily by a method such as laser drilling. do. The first through hole 142 may be formed to have a maximum horizontal width W _{p1 on} the surface of the lower surface 110b 'of the wafer 110'. This is to allow the protruding electrode portion 154 formed in the first through hole 142 to have a wide contact area when contacted with an external circuit. Here, the first through hole 142 may have a trapezoidal vertical cross-section narrowing in a direction from the lower surface 110b 'of the wafer 110' to the upper surface 110a '. In addition, the first through hole 142 may be formed to have a depth of 5 μm to 50 μm from the bottom surface 110b ′ of the wafer 110 ′. This is because the protrusion thickness of the protruding electrode part 154 formed in the first through hole 142 is 5 μm to 50 μm.

도 5c에 도시된 바와 같이, 상기 제 2 관통홀(144)은 레이저 드릴링과 같은 방법에 의해 2차적으로 상기 제 1 관통홀(142)과 연결되게 상기 웨이퍼(110')의 상부면(110a')으로부터 하부면(110b') 방향으로 형성된다. 상기 제 2 관통홀(144)은 상기 제 1 관통홀(142)의 최대 수평폭(W_p1)보다 작은 최대 수평폭(W_m1)을 가지도록 형성될 수 있다. 여기서, 상기 제 2 관통홀(144)은 사각형의 수직 단면을 가지도록 형성될 수 있다. As shown in FIG. 5C, the second through hole 144 is secondly connected to the first through hole 142 by a method such as laser drilling. From the bottom surface 110b '. The second through hole 144 may be formed to have a maximum horizontal width W _m1 smaller than the maximum horizontal width W _p1 of the first through hole 142. Here, the second through hole 144 may be formed to have a vertical vertical cross section.

도 5d를 참조하면, 상기 관통 전극 형성 단계(S3)는 상기 제 1 관통홀(142) 및 제 2 관통홀(144)의 내부에 도전성 물질을 도포하여 돌출 전극부(154) 및 메인 전극부(152)를 갖는 관통 전극(150)을 형성하는 단계이다.Referring to FIG. 5D, in the forming of the through electrode S3, a conductive material is coated in the first through hole 142 and the second through hole 144 to protrude the electrode 154 and the main electrode part ( The through electrode 150 having the 152 is formed.

상기 도전성 물질의 도포는 화학기상증착(Chemical Vapor Deposition; CVD) 방법 및 도금(plating) 방법 등에 의해 이루어질 수 있다.The conductive material may be coated by a chemical vapor deposition (CVD) method, a plating method, or the like.

도 5e를 참조하면, 상기 웨이퍼 백 에칭 단계(S4)는 상기 웨이퍼(110')의 하부를 식각하여 상기 웨이퍼(110')의 식각된 하부면(110b'')으로 상기 관통 전극(150)의 돌출 전극부(154)를 노출시키는 단계이다. Referring to FIG. 5E, the wafer back etching step S4 may etch a lower portion of the wafer 110 ′ to form an etched lower surface 110 b ″ of the wafer 110 ′. Exposing the protruding electrode portion 154.

상기 관통 전극(150)의 돌출 전극부(154)는 상기 웨이퍼(110')의 식각된 하부면(110b'')으로부터 5㎛ 내지 50㎛의 두께로 돌출될 수 있다. 상기 웨이퍼 백 에칭 단계(S4)는 상기 웨이퍼(110')의 하부를 습식 식각(wet etching)하거나, SF₆ 가 스 또는 CF₄ 가스를 이용하여 건식 식각(dry etching)함으로써 이루어질 수 있다.The protruding electrode portion 154 of the through electrode 150 may protrude to a thickness of 5 μm to 50 μm from the etched lower surface 110b ″ of the wafer 110 ′. The wafer back etching step S4 may be performed by wet etching a lower portion of the wafer 110 ′ or dry etching using SF ₆ gas or CF ₄ gas.

도 5f를 참조하면, 상기 솔더층 형성 단계(S5)는 상기 돌출 전극부(154)에 솔더층(160)을 형성하는 단계이다.Referring to FIG. 5F, the solder layer forming step S5 is a step of forming the solder layer 160 on the protruding electrode part 154.

상기 솔더층(160)은 하나의 반도체 디바이스를 다른 반도체 디바이스 또는 외부 회로 기판에 스택시킬 때 용융되어, 반도체 디바이스 간 전기적 및 기계적 접촉을 용이하게 한다. 이러한 솔더층(160)은 주석으로 형성될 수 있다. 또한, 상기 솔더층(160)는 무전해 주석 도금 방법을 이용하여 형성될 수 있다. The solder layer 160 is melted when stacking one semiconductor device to another semiconductor device or an external circuit board to facilitate electrical and mechanical contact between the semiconductor devices. The solder layer 160 may be formed of tin. In addition, the solder layer 160 may be formed using an electroless tin plating method.

그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(도 1의 110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(도 1의 100)가 제조될 수 있다. Although not shown separately, the semiconductor die (110 of FIG. 1) used in one embodiment of the present invention may be formed by sawing the wafer 110 ′ individually through a blade. As described above, a semiconductor device (100 of FIG. 1) according to an exemplary embodiment may be manufactured.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 식각 방법을 이용해 웨이퍼(110')의 식각된 하부면(110b'')로 돌출된 돌출 전극부를 포함하는 관통 전극(150)을 일체로 형성함으로써, 웨이퍼를 기계적으로 백그라인딩하여 웨이퍼의 하부면으로 관통 전극을 노출시키는 경우 별도의 도전성 스터드 범프(stud bump) 또는 필러(filler)를 형성하는 공정을 생략할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 제조 공정을 단순화할 수 있다.As described above, the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention is a through electrode including a protruding electrode portion protruding to the etched lower surface 110b ″ of the wafer 110 ′ using an etching method. By integrally forming 150, the process of forming a separate conductive stud bump or filler when the through electrode is exposed to the lower surface of the wafer by mechanically backgrinding the wafer may be omitted. . Accordingly, the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention can simplify the manufacturing process.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상 기 관통 전극(150)의 돌출 전극부(154)에 솔더층(160)을 형성하여 반도체 디바이스간 또는 반도체 디바이스와 외부 회로 기판간의 용이한 접촉을 이룰 수 있도록 할 수 있다.In addition, in the method of manufacturing the semiconductor device 100 according to the embodiment of the present invention, the solder layer 160 is formed on the protruding electrode portion 154 of the through electrode 150 to form a semiconductor device or a semiconductor device and an external device. It is possible to achieve easy contact between circuit boards.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 관통 전극(150)을 웨이퍼 레벨 상태에서 웨이퍼의 식각 방법을 이용해 형성함으로써, 웨이퍼를 기계적으로 백그라인딩하여 관통 전극을 형성하는 경우 웨이퍼의 백그라인딩 공정 이후 웨이퍼 두께가 많이 얇아져 후속 공정에서 웨이퍼를 핸들링하기 위해 요구되는 복잡한 웨이퍼 지지 시스템을 필요로 하지 않는다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 복잡한 웨이퍼 지지 시스템에 따른 제조 공정 및 제조 비용을 줄일 수 있다. In addition, in the method of manufacturing the semiconductor device 100 according to the embodiment of the present invention, the through electrode 150 is formed by etching the wafer at a wafer level, thereby forming the through electrode by mechanically grinding the wafer. In this case, the wafer thickness is much thinner after the backgrinding process of the wafer, which does not require the complicated wafer support system required for handling the wafer in subsequent processes. Accordingly, the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention can reduce the manufacturing process and manufacturing cost according to the complex wafer support system.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing the semiconductor device 200 according to another embodiment of the present invention will be described.

도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.6 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention, and FIGS. 7 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 비교하여 관통홀 형성 단계(S12)만 다를 뿐 동일한 단계만 다를 뿐 동일한 단계를 가진다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시 예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 관통홀 형성 단계(S12) 및 관통홀 형성 단계(S12) 이후의 공정인 관통 전극 형성 단계(S13), 웨이퍼 백 에칭 단계(S14)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.The manufacturing method of the semiconductor device 200 according to another embodiment of the present invention is different from the same step only in the through-hole forming step (S12) compared to the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention. As well as having the same steps. Accordingly, in the method of manufacturing a semiconductor device according to another embodiment of the present invention, the through-hole forming step S12 and the through-hole forming step are different from the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention. Only the through electrode forming step (S13) and the wafer back etching step (S14), which are the processes after S12), will be described, and duplicate descriptions will be omitted.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 웨이퍼 준비 단계(S1), 관통홀 형성 단계(S12), 관통 전극 형성 단계(S13) 및 웨이퍼 백 에칭 단계(S14)를 포함한다. 또한, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 솔더층 형성 단계(S5)를 더 포함할 수 있다. Referring to FIG. 6, a method of manufacturing a semiconductor device 200 according to another embodiment of the present invention may include a wafer preparation step S1, a through hole forming step S12, a through electrode forming step S13, and a wafer back etching step. (S14) is included. In addition, the manufacturing method of the semiconductor device 200 according to another embodiment of the present invention may further include a solder layer forming step (S5).

도 7 및 도 8을 참조하면, 상기 관통홀 형성 단계(S12)는 상기 웨이퍼(110')의 본드 패드(120)와 상부면(110a')과 하부면(110b')을 수직으로 관통하는 제 1 관통홀(242) 및 제 2 관통홀(244)을 포함하는 관통홀(240)을 형성하는 단계이다.7 and 8, the through-hole forming step S12 may be formed by vertically penetrating the bond pad 120, the upper surface 110a ′, and the lower surface 110b ′ of the wafer 110 ′. A step of forming the through hole 240 including the first through hole 242 and the second through hole 244 is performed.

도 7에 도시된 바와 같이, 상기 제 1 관통홀(242)은 레이저 드릴링과 같은 방법에 의해 1차적으로 상기 웨이퍼(110')의 하부면(110b')으로부터 상부면(110a') 방향으로 형성된다. 상기 제 1 관통홀(242)은 상기 웨이퍼(110')의 하부면(110b')의 표면에서 최대 수평폭(W_p2)을 가지도록 형성될 수 있다. 이는, 이후 상기 제 1 관통홀(242)에 형성되는 돌출 전극부(254)가 외부 회로와 접촉시 넓은 접촉 면적을 가지도록 하기 위한 것이다. 여기서, 상기 제 1 관통홀(242)은 사각형의 수직 단면을 가질 수 있다. 또한, 상기 제 1 관통홀(242)은 상기 웨이퍼(110')의 하부 면(110b')으로부터 5㎛ 내지 50㎛의 깊이를 가지도록 형성될 수 있다. 이는 이후 상기 제 1 관통홀(242)에 형성되는 돌출 전극부(254)의 돌출 두께가 5㎛ 내지 50㎛가 되도록 하기 위함이다.As shown in FIG. 7, the first through hole 242 is formed in the direction of the upper surface 110a 'from the lower surface 110b' of the wafer 110 'primarily by a method such as laser drilling. do. The first through hole 242 may be formed to have a maximum horizontal width W _{p2 on} the surface of the lower surface 110b ′ of the wafer 110 ′. This is to allow the protruding electrode portion 254 formed in the first through hole 242 to have a large contact area when contacted with an external circuit. Here, the first through hole 242 may have a vertical vertical cross section. In addition, the first through hole 242 may be formed to have a depth of 5 μm to 50 μm from the bottom surface 110b ′ of the wafer 110 ′. This is because the protrusion thickness of the protruding electrode portion 254 formed in the first through hole 242 is 5 μm to 50 μm.

도 8에 도시된 바와 같이, 상기 제 2 관통홀(244)은 레이저 드릴링과 같은 방법에 의해 2차적으로 상기 제 1 관통홀(242)과 연결되게 상기 웨이퍼(110')의 상부면(110a')으로부터 하부면(110b') 방향으로 형성된다. 상기 제 2 관통홀(244)은 상기 제 1 관통홀(242)의 최대 수평폭(W_p2)보다 작은 최대 수평폭(W_m2)을 가지도록 형성될 수 있다. 여기서, 상기 제 2 관통홀(244)은 사각형의 수직 단면을 가지도록 형성될 수 있다. As shown in FIG. 8, the second through hole 244 is secondly connected to the first through hole 242 by a method such as laser drilling. From the bottom surface 110b '. The second through hole 244 may be formed to have a maximum horizontal width W _m2 smaller than the maximum horizontal width W _p2 of the first through hole 242. Here, the second through hole 244 may be formed to have a vertical vertical cross section.

도 9를 참조하면, 상기 관통 전극 형성 단계(S13)는 상기 제 1 관통홀(242) 및 제 2 관통홀(244)의 내부에 도전성 물질을 도포하여 돌출 전극부(254) 및 메인 전극부(252)를 갖는 관통 전극(250)을 형성하는 단계이다.Referring to FIG. 9, in the forming of the through electrode (S13), a conductive material is coated in the first through hole 242 and the second through hole 244 to protrude the electrode part 254 and the main electrode part ( The through electrode 250 having the 252 is formed.

도 10을 참조하면, 상기 웨이퍼 백 에칭 단계(S14)는 상기 웨이퍼(110')의 하부를 식각하여 상기 웨이퍼(110')의 식각된 하부면(110'')으로 상기 관통 전극(250)의 돌출 전극부(254)를 노출시키는 단계이다. Referring to FIG. 10, the wafer back etching step S14 may be performed by etching a lower portion of the wafer 110 ′ to an etched lower surface 110 ″ of the wafer 110 ′. The protruding electrode portion 254 is exposed.

상기 관통 전극(250)의 돌출 전극부(254)는 상기 웨이퍼(110')의 식각된 하부면(110b'')으로부터 5㎛ 내지 50㎛의 두께로 돌출될 수 있다. 상기 웨이퍼 백 에 칭 단계(S14)는 상기 웨이퍼(110')의 하부를 습식 식각하거나, SF₆ 가스 또는 CF₄ 가스를 이용하여 건식 식각함으로써 이루어질 수 있다.The protruding electrode portion 254 of the through electrode 250 may protrude to a thickness of 5 μm to 50 μm from the etched lower surface 110b ″ of the wafer 110 ′. The wafer back etching step S14 may be performed by wet etching a lower portion of the wafer 110 ′ or dry etching using SF ₆ gas or CF ₄ gas.

그리고 별도로 도시하지 않았지만, 솔더층 형성 단계(S5)에서 상기 돌출 전극부(254)에 솔더층(160)을 형성한 후, 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 다른 실시예에 사용되는 반도체 다이(도 2의 110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 다른 실시예에 따른 반도체 디바이스(도 2의 200)가 제조될 수 있다. Although not shown separately, after forming the solder layer 160 on the protruding electrode portion 254 in the solder layer forming step S5, sawing the wafer 110 ′ individually is performed through blades. A semiconductor die (110 of FIG. 2) used in another embodiment of the invention may be formed. As described above, a semiconductor device (200 of FIG. 2) according to another exemplary embodiment of the inventive concept may be manufactured.

상기와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 상기 관통 전극 형성 단계(S13)에서 제 1 관통홀(242)과 제 2 관통홀(244) 모두를 사각형의 수직 단면을 가지도록 형성함으로써, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에서 제 1 관통홀(142)은 사다리꼴형의 수직 단면을 가지도록 하고 제 2 관통홀(144)은 사각형의 수직 단면을 가지도록 형성하는 경우보다, 레이저 드릴링 공정 등의 제어를 용이하게 할 수 있다. As described above, in the method of manufacturing the semiconductor device 200 according to another exemplary embodiment of the present invention, the first through hole 242 and the second through hole 244 are formed in a rectangular vertical shape in the through electrode forming step S13. By forming to have a cross section, in the method of manufacturing a semiconductor device 100 according to an embodiment of the present invention, the first through hole 142 has a trapezoidal vertical cross section and the second through hole 144 has a quadrangular shape. As compared with the case in which the vertical cross section is formed, the control of the laser drilling process and the like can be made easier.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing a semiconductor device 300 according to another embodiment of the present invention will be described.

도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.11 is a flowchart illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention, and FIGS. 12 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention. to be.

본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 비교하여 관통홀 형성 단계(S22)만 다를 뿐 동일한 단계만 다를 뿐 동일한 단계를 가진다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 관통홀 형성 단계(S22) 및 관통홀 형성 단계(S22) 이후의 공정인 관통 전극 형성 단계(S23), 웨이퍼 백 에칭 단계(S24)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.The manufacturing method of the semiconductor device 300 according to another embodiment of the present invention differs from the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention only in the through hole forming step S22, but only in the same step. They have the same steps but different. Accordingly, in the manufacturing method of the semiconductor device according to another embodiment of the present invention, the through hole forming step (S22) and the through hole forming step which are different from the manufacturing method of the semiconductor device 100 according to the embodiment of the present invention. Only the through electrode forming step (S23) and the wafer back etching step (S24), which are the processes after (S22), will be described, and duplicate descriptions will be omitted.

도 11을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 웨이퍼 준비 단계(S1), 관통홀 형성 단계(S22), 관통 전극 형성 단계(S23) 및 웨이퍼 백 에칭 단계(S24)를 포함한다. 또한, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 솔더층 형성 단계(S5)를 더 포함할 수 있다. Referring to FIG. 11, a method of manufacturing a semiconductor device 300 according to another embodiment of the present invention may include a wafer preparation step S1, a through hole forming step S22, a through electrode forming step S23, and a wafer back etching process. Step S24 is included. In addition, the manufacturing method of the semiconductor device 300 according to another embodiment of the present invention may further include a solder layer forming step (S5).

도 12를 참조하면, 상기 관통홀 형성 단계(S22)는 상기 웨이퍼(110')의 본드 패드(120)와 상부면(110a')과 하부면(110b')을 수직으로 관통하는 제 1 관통홀(342) 및 제 2 관통홀(344)을 포함하는 관통홀(340)을 형성하는 단계이다.Referring to FIG. 12, the through hole forming step S22 may include a first through hole vertically penetrating the bond pad 120, the upper surface 110a ′, and the lower surface 110b ′ of the wafer 110 ′. A through hole 340 including a 342 and a second through hole 344 is formed.

도 12에 도시된 바와 같이, 상기 제 1 관통홀(342) 제 2 관통홀(344)은 레이저 드릴링과 같은 방법에 의해 한번에 상기 웨이퍼(110')의 하부면(110b')으로부터 상부면(110a') 방향으로 형성된다. As shown in FIG. 12, the first through hole 342 and the second through hole 344 are formed from the lower surface 110b 'of the wafer 110' at one time by a method such as laser drilling. ') Direction.

상기 제 1 관통홀(342)은 상기 웨이퍼(110')의 하부면(110b')의 표면에서 최 대 수평폭(W_p3)을 가지도록 형성될 수 있다. 이는, 이후 상기 제 1 관통홀(342)에 형성되는 돌출 전극부(354)가 외부 회로 기판과 접촉시 넓은 면적을 가지도록 하기 위한 것이다. 여기서, 상기 제 1 관통홀(342)은 상기 웨이퍼(110')의 하부면(110b')으로부터 상부면(110a') 방향으로 폭이 좁아지는 사다리꼴형의 수직 단면을 가질 수 있다. 또한, 상기 제 1 관통홀(342)은 상기 웨이퍼(110')의 하부면(110b')으로부터 5㎛ 내지 50㎛의 깊이를 가지도록 형성될 수 있다. 이는 이후 상기 제 1 관통홀(342)에 형성되는 돌출 전극부(354)의 돌출 두께가 5㎛ 내지 50㎛가 되도록 하기 위함이다.The first through hole 342 may be formed to have a maximum horizontal width W _{p3 on} the surface of the lower surface 110b ′ of the wafer 110 ′. This is to allow the protruding electrode portion 354 formed in the first through hole 342 to have a large area when contacted with an external circuit board. Here, the first through hole 342 may have a vertical cross-section of a trapezoidal shape narrowing in a direction from the lower surface 110b 'of the wafer 110' to the upper surface 110a '. In addition, the first through hole 342 may be formed to have a depth of 5 μm to 50 μm from the lower surface 110b ′ of the wafer 110 ′. This is because the protrusion thickness of the protruding electrode part 354 formed in the first through hole 342 is 5 μm to 50 μm.

상기 제 2 관통홀(344)은 레이저 드릴링과 같은 방법에 의해 제 1 관통홀(342) 형성시 이어서 제 1 관통홀(342)로부터 상기 웨이퍼(110')의 상부면(110a') 방향으로 형성된다. 상기 제 2 관통홀(344)은 상기 제 1 관통홀(342)의 최대 수평폭(W_p3)보다 작은 최대 수평폭(W_m3)을 가지도록 형성될 수 있다. 여기서, 상기 제 2 관통홀(344)은 사다리꼴형의 수직 단면을 가지도록 형성될 수 있다. 한편, 도 12에서는, 상기 제 1 관통홀(342)과 제 2 관통홀(344)이 하나의 사다리꼴형의 수직 단면을 가지는 것으로 도시되었지만, 하나의 역사다리꼴형 또는 하나의 사각형의 수직 단면을 가지도록 형성될 수도 있다. The second through hole 344 is formed in the direction of the top surface 110a 'of the wafer 110' from the first through hole 342 when the first through hole 342 is formed by a method such as laser drilling. do. The second through hole 344 may be formed to have a maximum horizontal width W _m3 smaller than the maximum horizontal width W _p3 of the first through hole 342. Here, the second through hole 344 may be formed to have a trapezoidal vertical cross section. Meanwhile, in FIG. 12, the first through hole 342 and the second through hole 344 are illustrated as having one trapezoidal vertical cross section, but have one inverted trapezoidal or one rectangular vertical cross section. It may be formed so that.

이와 같이, 상기 관통홀 형성 단계(S22)는 상기 제 1 관통홀(342)과 제 2 관통홀(344)을 한번의 레이저 드릴링 공정 등으로 형성하여, 제조 공정 시간을 줄일 수 있다. As described above, in the through hole forming step S22, the first through hole 342 and the second through hole 344 may be formed by a single laser drilling process, thereby reducing a manufacturing process time.

도 13을 참조하면, 상기 관통 전극 형성 단계(S23)는 상기 제 1 관통홀(342) 및 제 2 관통홀(344)의 내부에 도전성 물질을 도포하여 돌출 전극부(354) 및 메인 전극부(352)를 갖는 관통 전극(350)을 형성하는 단계이다.Referring to FIG. 13, in the forming of the through electrode (S23), a conductive material is coated in the first through hole 342 and the second through hole 344 to protrude the electrode 354 and the main electrode part ( Forming a through electrode 350 having a 352.

도 14를 참조하면, 상기 웨이퍼 백 에칭 단계(S24)는 상기 웨이퍼(110')의 하부를 식각하여 상기 웨이퍼(110')의 식각된 하부면(110b'')으로 상기 관통 전극(350)의 돌출 전극부(354)를 노출되도록 하는 단계이다. Referring to FIG. 14, the wafer back etching step S24 may etch a lower portion of the wafer 110 ′ to form an etched lower surface 110 b ″ of the wafer 110 ′. A step of exposing the protruding electrode part 354 is performed.

상기 관통 전극(350)의 돌출 전극부(354)는 상기 웨이퍼(110')의 식각된 하부면(110b'')으로부터 5㎛ 내지 50㎛의 두께로 돌출될 수 있다. 상기 웨이퍼 백 에칭 단계(S24)는 상기 웨이퍼(110')의 하부를 습식 식각하거나, SF₆ 가스 또는 CF₄ 가스를 이용하여 건식 식각함으로써 이루어질 수 있다.The protruding electrode portion 354 of the through electrode 350 may protrude to a thickness of 5 μm to 50 μm from the etched lower surface 110b ″ of the wafer 110 ′. The wafer back etching step S24 may be performed by wet etching a lower portion of the wafer 110 ′ or dry etching using SF ₆ gas or CF ₄ gas.

그리고 별도로 도시하지 않았지만, 솔더층 형성 단계(S5)에서 상기 돌출 전극부(354)에 솔더층(160)을 형성한 후, 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 또다른 실시예에 사용되는 반도체 다이(도 3의 110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(도 3의 300)가 제조될 수 있다. Although not shown separately, after the solder layer 160 is formed on the protruding electrode portion 354 in the solder layer forming step S5, sawing the wafer 110 ′ individually is performed through blades. A semiconductor die (110 of FIG. 3) used in another embodiment of the invention may be formed. As described above, the semiconductor device 300 of FIG. 3 may be manufactured according to another exemplary embodiment.

상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 제조 방법은 상기 관통 전극 형성 단계(S23)에서 제 1 관통홀(342)과 제 2 관통홀(344) 을 한번의 레이저 드릴링 공정 등으로 형성함으로써, 제 1 관통홀(142)과 제 2 관통홀(144) 또는 제 1 관통홀(242)과 제 2 관통홀(244)을 두번의 레이저 드릴링 공정 등으로 형성하는 경우보다 제조 공정 시간을 줄일 수 있다. As described above, in the method of manufacturing the semiconductor device 300 according to another exemplary embodiment of the present invention, the first through hole 342 and the second through hole 344 are lasered once in the through electrode forming step (S23). By forming in the drilling process or the like, the first through hole 142 and the second through hole 144 or the first through hole 242 and the second through hole 244 are formed in two laser drilling processes or the like. Manufacturing process time can be reduced.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. The present invention is not limited to the above-described specific preferred embodiments, and any person skilled in the art to which the present invention pertains may make various modifications without departing from the gist of the present invention as claimed in the claims. Of course, such changes are within the scope of the claims.

도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.4 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 5a 내지 도 5e는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.5A to 5E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.6 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.7 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.11 is a flowchart for explaining a method of manufacturing a semiconductor device according to still another embodiment of the present invention.

도 13 및 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.13 and 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200, 300 : 반도체 디바이스 110: 반도체 다이100, 200, 300: semiconductor device 110: semiconductor die

120: 본드 패드 130: 패시베이션층120: bond pad 130: passivation layer

140: 관통홀 150: 관통 전극140: through hole 150: through electrode

160: 솔더층 160: solder layer

Claims

A semiconductor die having a first flat surface and a second flat surface opposite to the first surface, the semiconductor die having a plurality of bond pads on the first surface and a passivation layer covering the outer periphery of the bond pads; And

A main electrode part vertically penetrating the bond pad, the first surface and the second surface, and a through electrode integrally formed with a protruding electrode part protruding from the second surface;

And the maximum horizontal width of the main electrode portion is larger than the maximum horizontal width of the protruding electrode portion.

The method of claim 1,

The protruding thickness of the protruding electrode portion is 5 µm to 50 µm.

The method of claim 1,

A vertical cross-sectional shape of the main electrode portion is a quadrangle or a trapezoidal shape extending from the first surface of the semiconductor die to the second surface.

The method of claim 1,

The vertical cross-sectional shape of the protruding electrode portion is a quadrangle or a trapezoidal shape extending outward from the second surface of the semiconductor die.

The method of claim 1,

And the through electrode is formed of any one or a combination of gold, silver and copper.

The method of claim 1,

And a solder layer formed on the protruding electrode portion.

A wafer preparation step of preparing a wafer having a top surface and a bottom surface, the wafer having a plurality of bond pads and a passivation layer covering the outer periphery of the bond pads;

A through hole forming step of forming a through hole including a first through hole and a second through hole which vertically penetrate the bond pad and the upper and lower surfaces of the wafer;

A through electrode forming step of forming a through electrode having a protruding electrode portion and a main electrode portion by applying a conductive material to the first through hole and the second through hole; And

Etching a lower portion of the wafer to expose a protruding electrode portion of the through electrode;

And wherein said through-hole forming step forms said through-hole so that the maximum horizontal width of said first through-hole is wider than the maximum horizontal width of said second through-hole.

The method of claim 7, wherein

The through hole forming step

Forming the first through hole from a lower surface of the wafer to an upper surface direction;

And forming the second through hole in a direction from an upper surface to a lower surface of the wafer to be connected to the first through hole.

The method of claim 7, wherein

The through hole forming step

And forming the first through hole and the second through hole together from a lower surface of the wafer to an upper surface direction.

The method of claim 7, wherein

The through electrode forming step is performed using a chemical vapor deposition (CVD) method or a plating method (plating) method of manufacturing a semiconductor device.

The method of claim 7, wherein

In the wafer back etching step, the lower portion of the wafer is etched so that the protruding electrode portion of the through electrode is exposed to a thickness of 5 μm to 50 μm.

The method of claim 7, wherein

And said wafer back etching step comprises a wet etching method or a dry etching method.

The method of claim 7, wherein

And the wafer back etching step uses SF ₆ or CF ₄ as an etching gas.

The method of claim 7, wherein

And a solder layer forming step of forming a solder layer on the protruding electrode portion.