KR20100013980A

KR20100013980A - Method of fabricating the trench isolation layer for semiconductor device

Info

Publication number: KR20100013980A
Application number: KR1020080075744A
Authority: KR
Inventors: 조종혜; 정철모; 김은수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-08-01
Filing date: 2008-08-01
Publication date: 2010-02-10

Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판상에 터널 절연막 및 도전막을 형성하는 단계와, 상기 도전막 및 터널 절연막을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 측벽에 버퍼막을 형성하는 단계와, 상기 제1 트렌치의 하부의 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 측벽 및 저면에 라이너 절연막을 형성하는 단계와, 상기 제1 트렌치의 라이너 절연막 상에 제1 절연막을 형성하여 상기 제2 트렌치를 매립하는 단계와, 상기 제1 절연막 및 상기 라이너 절연막에 대해 식각 공정을 실시하여 상기 제1 절연막 및 상기 라이너 절연막을 상기 제2 트렌치의 하부에만 잔류시키는 단계 및 상기 제2 트렌치에 제2 절연막을 형성하여 매립하는 단계를 포함하기 때문에, 트렌치로 인하여 노출되는 도전막의 표면을 버퍼막이 보호함으로써, 이후 공정에서 도전막의 표면이 산화되거나 식각되는 것을 방지할 수 있다. The present invention relates to a method of forming a device isolation layer of a semiconductor device, the method comprising: forming a tunnel insulating film and a conductive film on a semiconductor substrate, etching the conductive film and the tunnel insulating film to form a first trench, and forming the first trench; Forming a buffer film on a sidewall of the trench, etching the semiconductor substrate under the first trench to form a second trench, forming a liner insulating film on the sidewall and the bottom of the second trench; Forming a first insulating film on the liner insulating film of the first trench to fill the second trench; and etching the first insulating film and the liner insulating film to etch the first insulating film and the liner insulating film. The second trench and forming a second insulating film in the second trench to fill the second trench; The buffer film protects the surface of the conductive film that is exposed due to the teeth, thereby preventing the surface of the conductive film from being oxidized or etched in a subsequent process.

Description

Method of fabricating the trench isolation layer for semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상세하게는 반도체 기판의 소자 분리 영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to a method for forming a device isolation film of a semiconductor device capable of forming a device isolation film by applying a shallow trench isolation (STI) process to a device isolation region of a semiconductor substrate. will be.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리막을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리막의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리막의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.Generally, a semiconductor device formed on a silicon wafer includes an element isolation film for electrically separating each semiconductor element. In particular, as semiconductor devices have been highly integrated and miniaturized, research on the reduction of device isolation films as well as the size of each individual device is being actively conducted. The reason for this is that the formation of the device isolation layer is an initial step in all manufacturing steps, and depends on the size of the active region and the process margin of the post-process step.

이러한 소자 분리막을 형성하는 공정 중 하나인 STI(Shallow Trench Isolation) 방법은 미세한 폭의 소자 분리막을 형성할 수 있는 장점이 있어 널리 사용되고 있다. STI 방법으로 소자 분리막을 형성하는 공정을 간략하게 설명하면 다음과 같다. 먼저, 반도체 기판상에 소정의 적층막을 형성한 뒤 적층막 상에 하드 마스크 패턴을 형성한다. 그리고, 하드 마스크 패턴을 사용하는 식각 공정으로 적층막과 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필할 수 있다. 이후에 적층막 상부에 형성된 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다.The shallow trench isolation (STI) method, which is one of the processes for forming the device isolation layer, is widely used because of the advantage of forming a device isolation layer having a fine width. A process of forming the device isolation layer by the STI method will be briefly described as follows. First, a predetermined laminated film is formed on a semiconductor substrate, and then a hard mask pattern is formed on the laminated film. Then, the trench is formed by etching the laminated film and the semiconductor substrate to a predetermined depth by an etching process using a hard mask pattern, and then gap fills the trench with an insulating film, for example, an oxide film. In this case, since it is difficult to gap fill the trench at one time, the gap fill process may be repeatedly performed two or more times to completely gap fill the trench. Subsequently, an isolation layer is formed in the trench by removing the insulating material formed on the stacked layer by chemical mechanical polishing (CMP).

STI 방법은 미세한 폭의 소자 분리막을 형성할 수 있는 장점이 있지만, 반도체 소자가 점차 고집적화되고 초소형화됨에 따라 트렌치의 폭 또한 점차 좁게 형성되어 높은 종횡비를 갖도록 형성해야 하는 추세에 있다. 이에 따라, STI 방법으로높은 종횡비를 갖는 소자 분리막을 형성하는 것이 점차 어려워지고 있다.The STI method has a merit of forming a device isolation film having a fine width, but as the semiconductor devices are increasingly integrated and miniaturized, the trench width is gradually narrowed to form a high aspect ratio. Accordingly, it is increasingly difficult to form device isolation films having a high aspect ratio by the STI method.

본 발명은 소자 분리막을 형성하기 위해 도전막의 일부를 식각하여 트렌치를 형성한 뒤 트렌치의 측벽에 버퍼막을 형성하여 노출된 도전막의 표면을 보호함으로써, 후속하는 공정에서 도전막의 표면이 산화되거나 식각되는 것을 방지한다.The present invention protects the surface of the exposed conductive film by etching a portion of the conductive film to form a trench to form a device isolation layer and then forming a buffer film on the sidewall of the trench, thereby oxidizing or etching the surface of the conductive film in a subsequent process. prevent.

본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판상에 터널 절연막 및 도전막을 형성하는 단계와, 상기 도전막 및 터널 절연막을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 측벽에 버퍼막을 형성하는 단계와, 상기 제1 트렌치의 하부의 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 측벽 및 저면에 라이너 절연막을 형성하는 단계와, 상기 제1 트렌치의 라이너 절연막 상에 제1 절연막을 형성하여 상기 제2 트렌치를 매립하는 단계와, 상기 제1 절연막 및 상기 라이너 절연막에 대해 식각 공정을 실시하여 상기 제1 절연막 및 상기 라이너 절연막을 상기 제2 트렌치의 하부에만 잔류시키는 단계 및 상기 제2 트렌치에 제2 절연막을 형성하여 매립하는 단계를 포함하는 특징이 있다.The method of forming an isolation layer of a semiconductor device according to an embodiment of the present invention includes forming a tunnel insulating film and a conductive film on a semiconductor substrate, etching the conductive film and the tunnel insulating film to form a first trench, and Forming a buffer film on the sidewalls of the first trench, etching the semiconductor substrate under the first trench to form a second trench, and forming a liner insulating layer on the sidewalls and the bottom of the second trench And filling the second trench by forming a first insulating film on the liner insulating film of the first trench, and performing an etching process on the first insulating film and the liner insulating film. Retaining only the lower portion of the second trench and forming a second insulating film in the second trench to fill the trench. The.

상기 버퍼막은 상기 반도체 기판 또는 산화막과 식각 선택비가 다른 물질막으로 형성할 수 있다. 상기 버퍼막은 질화막으로 형성할 수 있다. 상기 버퍼막은 40Å∼100Å의 두께로 형성할 수 있다. 상기 버퍼막은 상기 라이너 절연막을 형성하는 공정 중에 표면 일부가 산화막으로 변성될 수 있다. 상기 버퍼막 표면의 일부 가 변성된 상기 산화막은 상기 제1 절연막 및 상기 라이너 절연막에 대한 식각 공정시 함께 제거될 수 있다. 상기 버퍼막은 상기 제2 도전막 형성시 전체가 산화막으로 변성될 수 있다. 상기 제1 절연막 및 상기 라이너 절연막에 대한 식각 공정은 건식 식각 또는 습식 식각으로 실시할 수 있다. 상기 제2 절연막을 형성하는 공정시 상기 트렌치 입구에 형성된 오버행을 식각 공정으로 제거하는 단계를 더욱 포함할 수 있다. 상기 오버행에 대한 식각 공정은 건식 식각 또는 습식 식각으로 실시할 수 있다. 상기 건식 식각은 NF₃ 가스와 NH₃ 가스를 이용하는 리모트 플라즈마(remote plasma) 방법으로 실시할 수 있다. 상기 습식 식각은 H₂SO₄를 함유하는 식각액과 HF를 함유하는 식각액으로 실시할 수 있다.The buffer layer may be formed of a material layer having a different etching selectivity from that of the semiconductor substrate or the oxide layer. The buffer film may be formed of a nitride film. The buffer film may be formed to a thickness of 40 GPa to 100 GPa. A portion of the surface of the buffer layer may be modified into an oxide layer during the process of forming the liner insulating layer. The oxide layer having a portion of the surface of the buffer layer modified therein may be removed during an etching process for the first insulating layer and the liner insulating layer. The buffer layer may be denatured as an oxide layer when the second conductive layer is formed. The etching process for the first insulating film and the liner insulating film may be performed by dry etching or wet etching. The method may further include removing an overhang formed at the trench inlet by an etching process in the process of forming the second insulating layer. The etching process for the overhang may be performed by dry etching or wet etching. The dry etching may be performed by a remote plasma method using NF ₃ gas and NH ₃ gas. The wet etching may be performed with an etchant containing H ₂ SO ₄ and an etchant containing HF.

본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 트렌치로 인하여 노출되는 도전막의 표면을 버퍼막이 보호함으로써, 이후 공정에서 도전막의 표면이 산화되거나 식각되는 것을 방지할 수 있다. 따라서, 도전막의 표면이 손상되거나 도전막의 폭이 좁아져서 반도체 소자의 성능이 저하되는 문제점을 예방할 수 있다.According to the method of forming a device isolation film of the semiconductor device of the present invention, the buffer film protects the surface of the conductive film exposed by the trench, thereby preventing the surface of the conductive film from being oxidized or etched in a subsequent process. Therefore, it is possible to prevent the problem that the surface of the conductive film is damaged or the width of the conductive film is narrowed, thereby degrading the performance of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예 에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1H are cross-sectional views illustrating a device for explaining a method of forming a device isolation film of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 소자 중 예를 들어 플래시 메모리 소자를 제조하기 위하여, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성될 수 있다.Referring to FIG. 1A, a screen oxide (not shown) is formed on a semiconductor substrate 102 to manufacture a flash memory device, for example, a flash memory device. ) An ion implantation process or a threshold voltage ion implantation process is performed. The well ion implantation process is performed to form a well region in the semiconductor substrate 102, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. In this case, the screen oxide layer (not shown) prevents the interface of the semiconductor substrate 102 from being damaged during the well ion implantation process or the threshold voltage ion implantation process. As a result, a well region (not shown) may be formed in the semiconductor substrate 102.

그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자가 통과할 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 플로팅 게이트로 전자가 이동하고, 소거 동작시에는 플로팅 게이트에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.After the screen oxide film (not shown) is removed, the tunnel insulating film 104 is formed on the semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through F / N tunneling phenomenon. Accordingly, electrons move from the channel region under the tunnel insulating film 104 to the floating gate above the tunnel insulating film 104 during the program operation, and from the floating gate to the channel region under the tunnel insulating film 104 during the erase operation. Can move. The tunnel insulating film 104 may be formed of an oxide film.

터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다. A floating gate conductive film 106 is formed on the tunnel insulating film 104. The conductive layer 106 may accumulate electrons during a program operation or discharge stored charges during an erase operation. The conductive film 106 is preferably formed of polysilicon.

이어서, 도전막(106) 상에 제1 하드 마스크막(108) 및 제2 하드 마스크막(110)을 형성한다. 제1 하드 마스크막(108)은 도전막(106)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성한다. 제2 하드 마스크막(110)은 제1 하드 마스크막(108) 및 도전막(106)과 식각 선택비가 다른 물질막, 예를 들면 산화막으로 형성한다.Subsequently, a first hard mask film 108 and a second hard mask film 110 are formed on the conductive film 106. The first hard mask film 108 is formed of a material film having a different etching selectivity from the conductive film 106, for example, a nitride film. The second hard mask layer 110 is formed of a material layer having a different etching selectivity from the first hard mask layer 108 and the conductive layer 106, for example, an oxide layer.

도 1b를 참조하면, 제2 하드 마스크막(110) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 소자 분리 영역 상의 제2 하드 마스크막(110), 제1 하드 마스크막(108), 도전막(106) 및 터널 절연막(104)을 제거하여 제1 트렌치(도면부호 T1)을 형성한다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the second hard mask layer 110. The second hard mask film 110, the first hard mask film 108, the conductive film 106, and the tunnel insulating film 104 on the device isolation region are removed by an etching process using a photoresist pattern (not shown). A first trench (reference numeral T1) is formed.

도 1c를 참조하면, 제2 하드 마스크막(110) 상에 형성된 포토 레지스트 패턴(도시하지 않음)을 제거한 뒤, 제1 트렌치(T1)의 표면에 버퍼막(112)을 형성한다. 버퍼막(112)은 후속하는 공정에서 도전막(106)이 산화되거나 식각되는 것을 방지하기 위한 막이다. 버퍼막(112)은 산화막 또는 반도체 기판(102)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성한다. 또한, 버퍼막(112)은 제1 트렌치(T1)의 단차를 유지할 수 있는 두께, 예를 들면 40Å∼100Å으로 형성한다.Referring to FIG. 1C, after removing the photoresist pattern (not shown) formed on the second hard mask layer 110, the buffer layer 112 is formed on the surface of the first trench T1. The buffer film 112 is a film for preventing the conductive film 106 from being oxidized or etched in a subsequent process. The buffer film 112 is formed of an oxide film or a material film having a different etching selectivity from the semiconductor substrate 102, for example, a nitride film. In addition, the buffer film 112 is formed to have a thickness capable of maintaining the step difference of the first trench T1, for example, 40 kPa to 100 kPa.

도 1d를 참조하면, 버퍼막(112)에 대한 이방성 식각 공정으로 제2 하드 마스크막(110)의 상부 및 제1 트렌치(T1; 도 1c 참조) 하부에 형성된 버퍼막(112)을 제거한다. 이때, 터널 절연막(104), 도전막(106), 제1 하드 마스크막(108) 및 제2 하드 마스크막(110)의 측면에 형성된 버퍼막(112)은 잔류한다. Referring to FIG. 1D, the buffer layer 112 formed on the upper portion of the second hard mask layer 110 and the lower portion of the first trench T1 (see FIG. 1C) is removed by an anisotropic etching process for the buffer layer 112. At this time, the buffer film 112 formed on the side surfaces of the tunnel insulating film 104, the conductive film 106, the first hard mask film 108, and the second hard mask film 110 remains.

그리고, 제2 하드 마스크막(110)을 이용한 식각 공정으로 제1 트렌치(T1; 도 1c 참조) 하부의 반도체 기판을 식각하여 제2 트렌치(T2)를 형성한다. 한편, 버퍼막(112)에 대한 이방성 식각 공정과 제2 트렌치(T2)를 형성하는 식각 공정은 동일한 공정 조건으로 한번에 실시할 수도 있다. 이때, 제2 트렌치(T2)의 측벽에 형성된 버퍼막(112)은 식각 공정중에 도전막(106)이 노출되는 것을 방지하여 도전막(106)이 손상되는 것을 방지할 수 있다.The second trench T2 is formed by etching the semiconductor substrate under the first trench T1 (see FIG. 1C) by an etching process using the second hard mask layer 110. The anisotropic etching process for the buffer layer 112 and the etching process for forming the second trenches T2 may be performed at the same time under the same process conditions. In this case, the buffer layer 112 formed on the sidewall of the second trench T2 may prevent the conductive layer 106 from being exposed during the etching process, thereby preventing the conductive layer 106 from being damaged.

이후에, 식각 공정으로 인하여 손상된 제2 트렌치(T2)의 측벽 및 저면을 치유하기 위하여 제2 트렌치(T2)의 측벽 및 저면의 표면에 월 산화막(도시하지 않음)을 형성하는 공정을 실시한다. 이때, 노출된 버퍼막(112) 표면의 일부가 산화되어 산화막(도시하지 않음)이 형성될 수도 있다.Subsequently, in order to heal the sidewalls and the bottom of the second trench T2 damaged by the etching process, a process of forming a month oxide film (not shown) on the surface of the sidewalls and the bottom of the second trench T2 is performed. In this case, an exposed portion of the surface of the buffer film 112 may be oxidized to form an oxide film (not shown).

도 1e를 참조하면, 제2 트렌치(T2)를 포함하는 반도체 기판(102) 상에 제2 트렌치(T2)의 단차를 유지할 수 있는 두께로 라이너 절연막(114)을 형성한다. 즉, 라이너 절연막(114)은 제2 하드 마스크막(110)의 상부와 제2 트렌치(T2)의 측벽 및 저면에 형성된다. Referring to FIG. 1E, the liner insulating layer 114 is formed on the semiconductor substrate 102 including the second trench T2 to a thickness capable of maintaining the step difference of the second trench T2. That is, the liner insulating layer 114 is formed on the upper side of the second hard mask layer 110 and the sidewalls and the bottom of the second trench T2.

라이너 절연막(114)은 종횡비가 높은 제2 트렌치(T2)를 절연물질막으로 채우는 공정을 용이하게 하기 위하여, 제2 트렌치(T2)의 일부를 미리 절연물질막으로 채우기 위해 형성한다. 라이너 절연막(114)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성할 수 있다.The liner insulating layer 114 is formed to fill a portion of the second trench T2 with the insulating material film in advance in order to facilitate the process of filling the second trench T2 having a high aspect ratio with the insulating material film. The liner insulating layer 114 may be formed of a high density plasma (HDP) oxide film.

한편, 라이너 절연막(114)을 형성하는 공정 중에 제2 트렌치(T2)의 측벽에 형성된 버퍼막(112)은 표면 일부가 산화되어 산화막(112a)으로 변성되며, 버퍼막(112)으로 인하여 도전막(106)의 측벽이 산화되는 것을 방지할 수 있다. 즉, 본 발명과 달리 도전막(106)의 측벽에 버퍼막(112)이 형성되지 않았다면, 라이너 산화막(112)을 형성하는 공정 중에 도전막(106) 측벽의 일부가 산화되어 도전막(106)의 폭이 좁아질 수 있다. 이 경우, 도전막(106)의 전하 저장 용량이 감소되고 커플링비(coupling ratio)가 낮아져서 낸드 플래시 소자의 성능이 열화될 수 있다. 또한, 이러한 문제점을 해결하기 위하여 미리 도전막(106)의 폭을 목포폭보다 넓게 형성하게 되면 트렌치의 폭이 좁아져서 트렌치에 절연물질막을 매립하는 공정이 어렵게 된다.Meanwhile, during the process of forming the liner insulating layer 114, the buffer layer 112 formed on the sidewall of the second trench T2 is partially oxidized to be transformed into the oxide layer 112a, and the conductive layer is formed by the buffer layer 112. The sidewalls of the 106 can be prevented from being oxidized. That is, unlike the present invention, if the buffer film 112 is not formed on the sidewall of the conductive film 106, a part of the sidewall of the conductive film 106 is oxidized during the process of forming the liner oxide film 112 to form the conductive film 106. Can be narrowed. In this case, the charge storage capacity of the conductive film 106 may be reduced and the coupling ratio may be lowered, thereby degrading the performance of the NAND flash device. In addition, in order to solve such a problem, if the width of the conductive film 106 is formed to be wider than the width of the neck cloth, the width of the trench is narrowed, which makes it difficult to embed the insulating material film in the trench.

도 1f를 참조하면, 라이너 절연막(114) 상에 제1 절연막(116)을 형성하여 제2 트렌치(T2; 도 1e 참조)를 제1 절연막(116)으로 매립한다. 제1 절연막(116)은 종 횡비가 큰 제2 트렌치(T2; 도 1e 참조)를 매립하기 용이하도록 흐름성이 좋은 절연막, 예를 들면 SOD(Spin On Dielectric) 산화막으로 형성한다. Referring to FIG. 1F, a first insulating layer 116 is formed on the liner insulating layer 114 to fill the second trench T2 (see FIG. 1E) with the first insulating layer 116. The first insulating film 116 is formed of an insulating film having good flowability, for example, a spin on dielectric (SOD) oxide film so as to easily fill the second trench T2 having a high aspect ratio (see FIG. 1E).

도 1g를 참조하면, 제1 하드 마스크막(108; 도 1f 참조) 상부에 형성된 제1 절연막(116)과 라이너 절연막(114)에 대해 평탄화 공정을 실시한다. 이때 제2 하드 마스크막(110; 도 1f 참조)이 평탄화 공정중에 함께 제거될 수 있다.Referring to FIG. 1G, a planarization process is performed on the first insulating film 116 and the liner insulating film 114 formed on the first hard mask film 108 (see FIG. 1F). In this case, the second hard mask layer 110 (see FIG. 1F) may be removed together during the planarization process.

그리고, 제2 트렌치(T2) 내부에 형성된 제1 절연막(116) 및 라이너 절연막(114)의 상부에 대해 식각 공정을 실시하여 제2 트렌치(T2)의 하부에만 제1 절연막(116)과 라이너 절연막(114)이 잔류하도록 한다. 이때, 도전막(106)의 측벽에 형성된 버퍼막(112)은 산화막과 식각 선택비가 있는 물질막으로 형성되었기 때문에, 제1 절연막(116)과 라이너 절연막(114)에 대한 식각 공정에서 제거되지 않고 잔류하면서 도전막(106)의 측벽이 노출되어 손상되는 것을 방지할 수 있다.The first insulating layer 116 and the liner insulating layer 114 formed in the second trench T2 are etched to form an etching process on only the lower portion of the second trench T2. Allow 114 to remain. At this time, since the buffer film 112 formed on the sidewall of the conductive film 106 is formed of a material film having an etch selectivity with respect to the oxide film, the buffer film 112 is not removed in the etching process for the first insulating film 116 and the liner insulating film 114. While remaining, the sidewall of the conductive film 106 can be exposed and prevented from being damaged.

이러한 식각 공정은 건식 식각 또는 습식 식각으로 실시할 수 있다. 건식 식각으로 실시할 때에는 NF₃ 가스와 NH₃ 가스를 이용하는 리모트 플라즈마(remote plasma) 방법으로 실시할 수 있다. 습식 식각으로 실시할 때에는 H₂SO₄를 함유하는 식각액과 HF를 함유하는 식각액으로 실시할 수 있다.This etching process may be performed by dry etching or wet etching. When performing dry etching, it may be performed by a remote plasma method using NF ₃ gas and NH ₃ gas. When performed by a wet etching it can be performed according to the etching liquid and the etching liquid containing HF containing H ₂ SO _4.

도 1h를 참조하면, 제2 트렌치(T2; 도 1g 참조)에 제2 절연막(118)을 형성하여 매립한다. 제2 절연막(118)은 제1 절연막(116)에 비해 막질이 치밀한 절연막, 예를 들면 고밀도 플라즈마 산화막이나 O₃ TEOS(Tetra Ethyl OrthoSilicate) 산화막으로 형성한다.Referring to FIG. 1H, a second insulating layer 118 is formed and buried in the second trench T2 (see FIG. 1G). The second insulating film 118 is formed of an insulating film having a higher film quality than the first insulating film 116, for example, a high density plasma oxide film or an O ₃ TEOS (Tetra Ethyl OrthoSilicate) oxide film.

고밀도 플라즈마 산화막이나 O₃ TEOS 산화막은 제1 절연막(116)에 비해 스텝 커버리지 특성이 낮기 때문에, 제2 절연막(118)을 형성할 때 제2 트렌치(T2; 도 1g 참조)의 입구에 오버행이 발생하여 제2 트렌치(T2; 도 1g 참조)를 한번에 매립하기 어렵다. 따라서, 제2 절연막(118)은 제2 트렌치(T2; 도 1g 참조)의 일부를 매립하고 제2 트렌치(T2; 도 1g 참조) 입구에 발생된 오버행을 제거하기 위하여 건식 식각 또는 습식 식각으로 제2 절연막(118)을 식각하여 제2 트렌치(T2; 도 1g 참조)의 상부를 오픈한 뒤, 다시 제2 절연막(118)으로 제2 트렌치(T2; 도 1g 참조)를 매립하는 공정을 반복적으로 실시할 수 있다. 이때, 도전막(106)의 측벽에 잔류하는 버퍼막(112; 도 1g 참조)은 이러한 제2 절연막(118)에 대한 식각 공정시 도전막(106)의 측벽이 노출되는 것을 방지함으로써, 도전막(106)의 측벽이 손상되는 것을 방지할 수 있다. Since the high density plasma oxide film and the O ₃ TEOS oxide film have lower step coverage characteristics than the first insulating film 116, an overhang occurs at the inlet of the second trench T2 (see FIG. 1G) when the second insulating film 118 is formed. Therefore, it is difficult to fill the second trench T2 (see FIG. 1G) at once. Accordingly, the second insulating layer 118 may be formed by dry etching or wet etching to fill a portion of the second trench T2 (see FIG. 1G) and to remove an overhang generated at the entrance of the second trench T2 (see FIG. 1G). After the second insulating film 118 is etched to open the upper portion of the second trench T2 (see FIG. 1G), the process of repeatedly filling the second trench T2 (see FIG. 1G) with the second insulating film 118 is repeated. It can be carried out. In this case, the buffer layer 112 (see FIG. 1G) remaining on the sidewall of the conductive layer 106 may prevent the sidewall of the conductive layer 106 from being exposed during the etching process with respect to the second insulating layer 118. Damage to the sidewall of the 106 can be prevented.

또한, 도전막(106)의 측벽에 잔류하는 버퍼막(112; 도 1g 참조)은 제2 절연막(118)을 형성하는 공정이 반복됨에 따라 산화막(112b)으로 변형되어 트렌치를 매립하는 절연막의 일부가 되기 때문에, 별도의 제거 공정을 실시하지 않아도 된다.In addition, the buffer film 112 (see FIG. 1G) remaining on the sidewall of the conductive film 106 is partially transformed into the oxide film 112b to fill the trench as the process of forming the second insulating film 118 is repeated. Since it becomes, it is not necessary to perform another removal process.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 도전막 108 : 제1 하드 마스크막106: conductive film 108: first hard mask film

110 : 제2 하드 마스크막 112 : 버퍼막110: second hard mask film 112: buffer film

112a, 112b : 산화막 114 : 라이너 절연막112a and 112b: oxide film 114: liner insulating film

116 : 제1 절연막 118 : 제2 절연막116: first insulating film 118: second insulating film

Claims

Forming a tunnel insulating film and a conductive film on the semiconductor substrate;

Etching the conductive film and the tunnel insulating film to form a first trench;

Forming a buffer layer on sidewalls of the first trenches;

Etching the semiconductor substrate below the first trench to form a second trench;

Forming a liner insulating layer on sidewalls and bottom surfaces of the second trenches;

Filling the second trench by forming a first insulating film on the liner insulating film of the first trench;

Performing an etching process on the first insulating film and the liner insulating film to leave the first insulating film and the liner insulating film only below the second trench; And

Forming a second insulating film in the second trench and filling the second insulating film;

The method of claim 1,

And the buffer layer is formed of a material layer having a different etching selectivity from the semiconductor substrate or the oxide layer.

The method of claim 1,

And the buffer film is formed of a nitride film.

The method of claim 1,

The buffer film is a device isolation film forming method of a semiconductor device to form a thickness of 40 ~ 100Å.

The method of claim 1,

And a portion of a surface of which is modified into an oxide film during the process of forming the liner insulating film.

The method of claim 5,

And a portion of the oxide film on which the surface of the buffer layer is modified is removed together during the etching process of the first insulating film and the liner insulating film.

The method of claim 1,

The buffer layer is a method of forming a device isolation layer of a semiconductor device in which the whole of the second conductive film is modified to an oxide film.

The method of claim 1,

And etching the first insulating film and the liner insulating film by dry etching or wet etching.

The method of claim 1,

And removing an overhang formed in the trench inlet by an etching process in the process of forming the second insulating layer.

The method of claim 9,

The etching process for the overhang is a method of forming a device isolation layer of a semiconductor device performed by dry etching or wet etching.

The method of claim 8 or 10,

The dry etching method of forming a device isolation layer of a semiconductor device is carried out by a remote plasma (remote plasma) method using NF ₃ gas and NH ₃ gas.

The method of claim 8 or 10,

The wet etching method of forming a device isolation layer of a semiconductor device is performed using an etchant containing H ₂ SO ₄ and an etchant containing HF.