KR20100007565A

KR20100007565A - 표시 장치

Info

Publication number: KR20100007565A
Application number: KR1020080068241A
Authority: KR
Inventors: 안익현; 김우철
Original assignee: 삼성전자주식회사
Priority date: 2008-07-14
Filing date: 2008-07-14
Publication date: 2010-01-22
Also published as: JP2010020323A; US20100007654A1; US8416165B2

Abstract

소비 전력과 발열량을 줄일 수 있는 신호 처리부를 포함하는 표시 장치가 제공된다. 표시 장치는 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 메모리를 이용하여 제1 비트와 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부, 및 제2 영상 신호에 응답하여 영상을 표시하는 표시 패널을 포함한다. 여기서 제1 영상 신호의 비트 수에 따라서 서브 메모리들 중 필요한 서브 메모리에 전력을 공급한다.

신호 처리부, 서브 메모리, 젼력 공급, LSB

Description

표시 장치{Display device}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 소비 전력과 발열량을 줄일 수 있는 신호 처리부를 포함하는 표시 장치에 관한 것이다.

표시 장치는 신호 처리부와 데이터 드라이버, 및 표시 패널을 포함할 수 있다. 신호 처리부는 제1 영상 신호를 입력 받아 제2 영상 신호를 출력할 수 있다. 데이터 드라이버는 제2 영상 신호를 입력 받아 이에 대응하는 영상 데이터 전압을 표시 패널에 제공할 수 있다. 표시 패널은 영상 데이터 전압에 응답하여 제2 영상 신호에 대응하는 영상을 표시할 수 있다.

신호 처리부는 데이터 드라이버가 처리할 수 있는 형태로 제1 영상 신호를 변환하기 위해서, 및/또는 표시 품질을 향상시키기 위해서, 제1 영상 신호를 제2 영상 신호로 변환하여 데이터 드라이버에 제공할 수 있다.

신호 처리부는 제1 영상 신호를 제2 영상 신호로 변환하는 과정에서 사용할 저장 공간으로서 메모리를 포함할 수 있다. 이러한 메모리는 신호 처리부의 소비 전력을 높이거나 발열량을 증가시킬 수 있다. 그런데, 신호 처리부가 데이터 드라이버가 처리할 수 있는 형태의 제2 영상 신호를 제공하고, 표시 품질을 향상시키기 위한 기능들을 완벽하게 지원하더라도, 소비 전력이 높거나 발열량이 크면 표시 장치에의 채용 자체가 불가능할 수 있다.

따라서 소비 전력과 발열량을 줄일 수 있는 신호 처리부를 개발하는 것이 요구되고 있다.

본 발명이 해결하고자 하는 과제는, 소비 전력과 발열량을 줄일 수 있는 신호 처리부를 포함하는 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 표시 장치의 일 태양(aspect)은, 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 메모리를 이용하여 제1 비트와 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부, 및 제2 영상 신호에 응답하여 영상을 표시하는 표시 패널을 포함한다. 여기서 제1 영상 신호의 비트 수에 따라서 서브 메모리들 중 필요한 서브 메모리에 전력을 공급한다.

상기 과제를 해결하기 위한 본 발명의 표시 장치의 다른 태양은, 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 메모리를 이용하여 제1 비트와 상기 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부, 및 제2 영상 신호에 대응하는 영상을 표시하는 표시 패널을 포함한다. 여기서 제1 비트는 (2i)비트이고, 제2 비트는 2(i-j)비트이다. 메모리는 2(i-j)비트의 데이터를 저장할 수 있는 제1 서브 메모리와, (2j)비트의 데이터를 저장할 수 있는 적어도 하나 이상의 다른 서브 메모리들을 포함한다. 제1 영상 신호의 비트 수에 따라서 서브 메모리들 중 필요한 서브 메모리에 전력을 공급한다(단, i와 j는 자연수이고 i>j).

상기 과제를 해결하기 위한 본 발명의 표시 장치의 또 다른 태양은, 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 메모리를 이용하여 제1 비트와 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부, 및 제2 영상 신호에 대응하는 영상을 표시하는 표시 패널을 포함한다. 여기서 제1 비트는 k비트이고, 제2 비트는 (k-2)비트이다. 메모리는 k비트의 데이터를 저장할 수 있고, 각 서브 메모리는 (k-2)비트의 데이터를 저장할 수 있다. 제1 영상 신호의 비트 수에 따라서 서브 메모리들 중 필요한 서브 메모리에 전력을 공급한다(단, k는 자연수).

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 도 1 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 표시 장치를 설명한다. 본 발명의 제1 실시예에서 메모리는 분주용 메모리(도 1의 800 참조)일 수 있고, 제2 영상 신호(IDAT#1, IDAT#2)는 제1 데이터 구동칩(도 1의 510)에 전달되는 IDAT#1와 제2 데이터 구동칩(도 1의 520)에 전달되는 IDAT#2일 수 있다.

도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 표시 패널이 포함하는 한 픽셀의 등가 회로도이다.

도 1을 참조하면, 표시 장치(10)는 표시 패널(300), 신호 처리부(900), 게이트 드라이버(400), 데이터 드라이버(500), 및 계조 전압 발생부(700)를 포함할 수 있다.

표시 패널(300)은 다수의 게이트 라인(G1~Gn)과 다수의 데이터 라인(D1~Dm) 및 다수의 픽셀(PX)를 포함한다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 각 게이트 라인(G1~Gn)과 각 데이터 라인(D1~Dm)이 교차하는 영역에 각 픽셀(PX)가 정의된다. 게이트 드라이버(400)으로부터 각 게이트 라인(G1~Gn)에 각 게이트 신호가 입력되고, 데이터 드라이버(500)으로부터 각 데이터 라인(D1~Dm)에 각 영상 데이터 전압이 입력된다. 각 픽셀(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시한다.

후술하는 바와 같이, 신호 처리부(900)는 제2 영상 신호(IDAT#1, IDAT#2)를 데이터 드라이버(500)에 출력할 수 있고, 데이터 드라이버는 제2 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압을 출력할 수 있다. 각 픽셀(PX)는 각 영상 데이터 전압에 응답하여 영상을 표시하므로, 결국 표시 패널(300)이 포함하는 픽셀(PX)들은 제2 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상을 표시할 수 있다.

한편, 표시 패널(300)은 매트릭스 형태로 배열된 픽셀(PX)들을 포함하되, 픽 셀(PX)들은 복수의 그룹들로 나누어질 수 있다. 후술하는 바와 같이 데이터 드라이버(500)는 각 데이터 구동칩(510, 520)이 각 그룹에 대응하는 데이터 구동칩(510, 520)들을 포함할 수 있다. 각 그룹이 포함하는 픽셀(PX)들은 데이터 구동칩(510, 520)들 중 어느 하나의 구동칩으로부터 제공되는 영상 데이터 전압에 응답하여, 제2 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상을 표시할 수 있다.

도 2에 한 픽셀에 대한 등가 회로가 도시되어 있다. 픽셀(PX), 예를 들면 f번째(f=1~n) 게이트 라인(Gf)과 g번째(g=1~m) 데이터 라인(Dg)에 연결된 픽셀(PX)는, 게이트 라인(Gf) 및 데이터 라인(Dg)에 연결된 스위칭 소자(Qp)와, 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 액정 커패시터(Clc)는 두 전극 예를 들어, 도시한 바와 같이 제1 표시판(100)의 픽셀 전극(PE)과, 제2 표시판(200)의 공통 전극(CE) 및 상기 두 전극 사이에 개재된 액정 분자들(150)로 이루어질 수 있다. 공통 전극(CE)의 일부에는 색필터(CF)가 형성되어 있다.

다시 도 1을 참조하면, 신호 처리부(900)는 신호 제어부(600)와 분주용 메모리(800)를 포함할 수 있다. 신호 처리부(900)는 또한, 하나의 칩으로 구현될 수 있다.

신호 제어부(600)는 제1 영상 신호(RGB) 및 이들의 표시를 제어하는 외부 제어 신호들(DE, Hsync, Vsync, Mclk)를 입력받아, 제2 영상 신호(IDAT#1, IDAT#2), 게이트 제어 신호(CONT1), 및 데이터 제어 신호(CONT2)를 출력한다.

구체적으로 신호 제어부(600)는 제1 영상 신호(RGB)를 입력받아 제2 영상 신 호(IDAT#1, IDAT#2)를 출력할 수 있다. 신호 처리부(600)는 데이터 드라이버(500)가 처리할 수 있는 형태로 제1 영상 신호(RGB)를 변환하기 위해서, 제1 영상 신호(RGB)를 제2 영상 신호(IDAT#1, IDAT#2)로 변환하여 데이터 드라이버(500)에 제공할 수 있다.

신호 제어부(600)는 또한, 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 외부 제어 신호의 예로는 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync), 및 메인 클럭 신호(Mclk) 등이 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위한 신호이고, 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하기 위한 신호이다. 신호 제어부(600)에 대해서는 도 3 및 도 4를 참조하여 더 상세히 설명한다.

신호 처리부(900)는 제1 영상 신호(RGB)를 제2 영상 신호(IDAT#1, IDAT#2)로 변환하는 과정에서 사용할 저장 공간으로서 분주용 메모리(800)를 포함할 수 있다. 전술한 바와 같이, 표시 패널(300)은 매트릭스 형태로 배열된 픽셀(PX)들을 포함할 수 있다. 분주용 메모리(800)는 상기 매트릭스의 행 단위로 픽셀(PX)들에 대응하는 제1 영상 신호(RGB)를 저장할 수 있다. 한편, 분주용 메모리(800)는 외부로부터 제공되는 전력(PWR)에 의해서 동작할 수 있다. 분주용 메모리(800)에 대해서는 도 4 내지 도 7을 참조하여 상세히 후술한다.

게이트 드라이버(400)는 신호 제어부(600)로부터 게이트 제어 신호(CONT1)를 제공받아 게이트 신호를 게이트 라인(G1~Gn)에 인가한다. 여기서 게이트 신호는 게 이트 온/오프 전압 발생부(미도시)로부터 제공된 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어질 수 있다.

데이터 드라이버(500)는 신호 제어부(600)로부터 데이터 제어 신호(CONT2)를 제공받아 제2 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압을 데이터 라인(D1~Dm)에 인가한다. 제2 영상 신호(IDAT#1, IDAT#2)에 대응하는 영상 데이터 전압은 계조 전압 발생부(700)로부터 제공된 전압일 수 있다.

한편, 데이터 드라이버(500)는 복수의 데이터 구동칩(510, 520)들을 포함할 수 있다. 각 데이터 구동칩(510, 520)은 표시 패널(300)이 포함하는 각 그룹에 영상 데이터 전압을 제공한다. 전술한 바와 같이 표시 패널(300)의 픽셀들은 복수의 그룹들로 나누어질 수 있고, 각 데이터 구동칩(510, 520)은 각 그룹에 대응하여서, 각 그룹이 포함하는 픽셀(PX)들에 영상 데이터 전압을 제공할 수 있다.

계조 전압 발생부(700)는 제2 영상 신호(IDAT#1, IDAT#2)가 가지는 계조에 따라서, 구동 전압(AVDD)을 분배한 영상 데이터 전압을 제공할 수 있다. 계조 전압 발생부(700)는 구동 전압(AVDD)이 인가되는 노드와 그라운드 사이에 직렬로 연결된 복수의 저항을 포함하여, 구동 전압(AVDD)의 전압 레벨을 분배하여 다수의 계조 전압을 생성할 수 있다. 계조 전압 발생부(700)의 내부 회로는 이에 한정되지 않고, 다양하게 구현될 수 있다.

도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다.

도 3을 참조하면, 신호 제어부(600)는 영상 신호 처리부(610)와 제어 신호 생성부(620)를 포함할 수 있다.

영상 신호 처리부(610)는 분주용 메모리(도 1의 800 참조)에 행 단위로 저장된 제1 영상 신호(RGB)를 독출하여 각 데이터 구동칩(도 1의 510, 520 참조)에 제2 영상 신호(IDAT#1, IDAT#2)를 전송할 수 있다. 영상 신호 처리부(610)는 제1 데이터 구동칩(510)에 IDAT#1을 전송하고, 제2 데이터 구동칩(520)에 IDAT#2을 전송할 수 있다.

영상 신호 처리부(610)는 분주용 메모리(800)를 이용하여 제1 비트와, 제1 비트보다 작은 제2 비트의 제1 영상 신호(RGB)로부터 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다. 여기서 제1 비트는 (2i)비트이고, 제2 비트는 2(i-j)비트일 수 있다. 여기서 i와 j는 자연수이고 i>j일 수 있다.

즉, 영상 신호 처리부(610)는 특정한 비트수를 가지는 제1 영상 신호(RGB)만을 처리할 수 있는 것이 아니다. 예를 들어, 영상 신호 처리부(610)는 10비트의 제1 영상 신호(RGB)을 입력받아 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있고, 8비트의 제1 영상 신호(RGB)를 입력받아도 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다. 이와 달리, 영상 신호 처리부(610)는 8비트 및 6비트의 제1 영상 신호(RGB)를 처리할 수도 있다. 또는 10비트, 8비트 및 6비트의 제1 영상 신호(RGB)를 처리할 수도 있다. 이하, 제1 비트는 10비트이고 제2 비트는 8비트 또는 6비트인 경우를 상정하여 설명하나, 본 발명은 이에 한정되지 아니한다.

제어 신호 생성부(620)는 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 제어하기 위 한 신호이다. 게이트 제어 신호(CONT1)는 게이트 드라이버(400)의 동작을 개시하는 수직 시작 신호(STV), 게이트 온 전압의 출력 시기를 결정하는 게이트 클럭 신호(CPV) 및 게이트 온 전압의 펄스 폭을 결정하는 출력 인에이블 신호(OE) 등을 포함할 수 있다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 제어하는 신호이다. 데이터 제어 신호(CONT2)는 데이터 드라이버(500)의 동작을 개시하는 수평 개시 신호(STH) 및 영상 데이터 전압의 출력을 지시하는 출력 지시 신호(TP) 등을 포함할 수 있다.

도 4는 도 1의 제1 영상 신호를 제2 영상 신호로 분주하는 것을 설명하기 위한 도면이고, 도 5는 도 1의 분주용 메모리에 요구되는 저장 공간을 설명하기 위한 도면이다.

도 4를 참조하면, 도 1의 데이터 인에이블 신호(DE)의 하이 레벨인 구간은 각각 표시 패널(300)의 각 행들(제1 Line, 제2 Line, ~ 제n Line)이 포함하는 픽셀(PX)들에 제공되는 제1 영상 신호(RGB)가 대응된다. 그런데 전술한 바와 같이, 표시 패널(300)의 픽셀(PX)들은 복수의 그룹으로 나누어질 수 있다. 예를 들어, 표시 패널(300)을 좌우로 나누어서, 좌편의 픽셀(PX)들을 제1 그룹, 우편의 픽셀(PX)들을 제2 그룹으로 나눌 수 있다. 이와 같은 예에서, 제1 영상 신호(RGB)는 제1 그룹에 해당하는 픽셀들에 제공되는 영상 신호, 즉 제1 그룹 영상 신호(RGB#1)과, 제2 그룹에 해당하는 픽셀들에 제공되는 영상 신호, 즉 제2 그룹 영상 신호(RGB#2)을 포함한다고 할 수 있다.

한편, 도 1의 데이터 드라이버(500)의 제1 데이터 구동칩(510)은 제1 그룹에 해당하는 픽셀들에 IDAT#1을 제공하고, 제2 데이터 구동칩(520)은 제2 그룹에 해당하는 픽셀들에 IDAT#2를 제공할 수 있다. 제2 영상 신호(IDAT#1, IDAT#2)의 IDAT#1은 제1 그룹 영상 신호(RGB#1)을 포함하고, IDAT#2는 제2 그룹 영상 신호(RGB#2)를 포함한다.

각 데이터 구동칩(510, 520)은 분주용 메모리(800)로부터 매트릭스의 행 단위로 저장된 제1 영상 신호(RGB)를 독출하여 각각 제1 그룹 영상 신호(RGB#1) 및 제2 그룹 영상 신호(RGB#2)을 포함하는 IDAT#1과 IDAT#2를 제공할 수 있다.

도 5를 참조하면, 분주용 메모리(800)는 30비트 × m의 저장 공간을 필요로 한다.

구체적으로 각 화소에는 레드(R), 그린(G), 블루(B)에 관한 각 영상 신호가 제공되어야 한다. 전술한 바와 같이 제1 비트를 10비트라고 가정하면, 분주용 메모리(800)의 폭(Memory width)는 30비트가 되어야 한다. 30비트 중 도 5에서 좌편의 10개 행에 해당하는 부분이 레드(R)에 관한 영상 신호가 저장될 공간이고, 중앙의 10개 행에 해당하는 부분이 그린(G)에 관한 영상 신호가 저장될 공간이며, 우편의 10개 행에 해당하는 부분이 블루(B)에 관한 영상 신호가 저장될 공간이다.

한편, 분주용 메모리(800)는 매트릭스의 행 단위로 픽셀(PX)들의 제1 영상 신호(RGB)를 저장할 수 있다. 그런데, 도 1을 참조하면, 매트릭스의 각 행은 m개의 화소를 포함한다. 따라서 분주용 메모리(800)는 m의 깊이(Memory Depth)를 가져야 한다.

도 5에서 각 영상 신호를 설명하기 위하여, 예시적으로 어느 하나의 블루(B) 에 관한 영상 신호(Bij)를 도시하고 있다. 전술한 바와 같이 각 영상 신호는 10비트라고 가정하면, 10비트 중 각 영상 신호의 최상위 자리수들을 MSB(Most Significant Bits)라고 하고, 각 영상 신호의 최하위 자리수들을 LSB(Least Significant Bits)라고 한다.

도 6a는 도 1의 분주용 메모리를 설명하기 위한 블록도이고, 도 6b는 제1 영상 신호의 비트 수에 따른 도 6a의 각 서브 메모리에의 전력 공급을 나타내는 표이며, 도 7은 도 6a의 각 서브 메모리의 저장 공간을 설명하기 위한 도면이다.

도 6a 내지 도 7을 참조하면, 분주용 메모리(800)는 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들(810, 820, 830)로 분리될 수 있다. 제1 영상 신호(RGB)의 비트 수에 따라서 서브 메모리들(810, 820, 830) 중 필요한 서브 메모리(810, 820, 830)에 전력을 공급할 수 있다. 도 6a는 예를 들어, 스위칭 소자(SW1, SW2)들을 사용하여 각 서브 메모리(810, 820, 830)에 개별적으로 전력을 공급하는 것을 도시하고 있다.

분주용 메모리(800)는 매트릭스의 행 단위로 픽셀들에 대응하는 제1 영상 신호(RGB)를 저장할 수 있다. 분주용 메모리(800)는 제1 서브 메모리와, 적어도 하나 이상의 다른 서브 메모리들을 포함할 수 있다. 제1 서브 메모리는 2(i-j)비트의 데이터를 저장할 수 있고, 적어도 하나 이상의 다른 서브 메모리들은 (2j)비트의 데이터를 저장할 수 있다. 적어도 하나 이상의 다른 서브 메모리들은 특히, 각 서브 메모리가 2비트의 데이터를 저장할 수 있다.

도 6a 내지 도 7에서 제1 메모리(810)는 제1 서브 메모리이고, 제2 메모 리(820)와 제3 메모리(830)은 적어도 하나 이상의 다른 서브 메모리들이다.

도 6a 및 도 7을 참조하면, 제1 메모리(810)는 6비트의 데이터를 저장할 수 있고, 제2 메모리(820)와 제3 메모리(830)는 4비트의 데이터를 저장할 수 있으며, 제2 메모리(820)와 제3 메모리(830)는 각각 2비트의 데이터를 저장할 수 있다. 즉, 제1 메모리(810)는 6비트의 데이터를 저장하기 위하여 18bit × m의 저장 공간을 가지고, 제2 메모리(820)와 제3 메모리(830)는 각각 2비트의 데이터를 저장하기 위하여 6bit × m의 저장 공간을 가질 수 있다.

도 6a에 도시된 분주용 메모리(800)에서 신호 처리부(도 1의 900 참조)에 제2 비트의 제1 영상 신호(RGB)가 입력되면, 제1 서브 메모리에만 전력을 공급하고, 제1 서브 메모리를 이용하여 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다.

도 6b를 참조하여 보다 구체적으로 설명하면, 제1 비트가 예를 들어 6 비트인 경우, 제1 메모리(810)에만 전력을 공급하여, 제1 메모리(810)에 저장된 제1 영상 신호(RGB)를 이용하여 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다. 한편, 제2 비트가 8비트인 경우, 제1 메모리(810)와 제2 메모리(820)에 전력을 공급하여, 제1 메모리(810)와 제2 메모리(820)에 저장된 제1 영상 신호(RGB)를 이용하여 제2 영상 신호(IDAT#1, IDAT#2)를 출력할 수 있다.

이와 같이, 제1 영상 신호(RGB)의 비트 수에 따라서 서브 메모리들(810, 820, 830) 중 필요한 서브 메모리(810, 820, 830)에 전력을 공급하여 제2 영상 신호(IDAT#1, IDAT#2)를 출력함으로써, 신호 처리부(900)의 소비 전력을 줄이고, 또한, 발열량을 줄일 수 있다.

이하, 도 8 내지 도 14를 참조하여 본 발명의 제2 및 제3 실시예에 따른 표시 장치를 설명한다. 본 발명의 제2 및 제3 실시예에서 메모리는 변환 데이터가 룩업 테이블의 형태로 저장된 메모리(도 8의 801 참조)일 수 있다. 이하, 룩업 테이블의 형태로 저장된 메모리를 ACC용 메모리라고 부를 수 있다. 본 발명의 제1 실시예에서와 실질적으로 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 편의상 제1 실시예와 실질적으로 중복되는 설명은 생략한다.

도 8은 본 발명의 제2 및 제3 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.

도 8을 참조하면, 표시 장치(11)는 표시 패널(300), 신호 처리부(901), 게이트 드라이버(400), 데이터 드라이버(501), 및 계조 전압 발생부(700)를 포함할 수 있다.

표시 패널(300)이 포함하는 각 픽셀(PX)은 데이터 드라이버(501)가 제공하는 각 영상 데이터 전압에 응답하여 영상을 표시할 수 있다. 그런데, 후술하는 바와 같이 신호 처리부(901)는 제2 영상 신호(IDAT)를 데이터 드라이버(501)에 출력하고, 각 픽셀(PX)은 각 영상 데이터 전압에 응답하여 영상을 표시하므로, 결국 표시 패널(300)이 포함하는 픽셀(PX)들은 제2 영상 신호(IDAT)에 대응하는 영상을 표시할 수 있다.

신호 처리부(901)는 신호 제어부(601)와 ACC용 메모리(801)를 포함할 수 있다. 신호 처리부(901)는 또한, 하나의 칩으로 구현될 수 있다.

신호 제어부(601)는 제1 영상 신호(RGB) 및 이들의 표시를 제어하는 외부 제 어 신호들(DE, Hsync, Vsync, Mclk)를 입력받아, 제2 영상 신호(IDAT), 게이트 제어 신호(CONT1), 및 데이터 제어 신호(CONT2)를 출력한다.

구체적으로 신호 제어부(601)는 표시 품질을 향상시키기 위하여 제1 영상 신호(RGB)를 제2 영상 신호(IDAT)로 변환하여 출력할 수 있다. 신호 제어부(601)는 또한, 외부로부터 외부 제어 신호들(DE, Hsync, Vsync, Mclk)을 입력받아 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성할 수 있다. 신호 제어부(601)에 대해서는 도 9를 참조하여 더 상세히 설명한다.

신호 처리부(901)는 제1 영상 신호(RGB)를 제2 영상 신호(IDAT)로 변환하는 과정에서 사용할 저장 공간으로서 ACC용 메모리(801)를 포함할 수 있다. ACC용 메모리(801)는 외부로부터 제공되는 전력(PWR)에 의해서 동작할 수 있다. ACC용 메모리(801)에 대해서는 도 10a 및 도 10b를 참조하여 상세히 후술한다.

데이터 드라이버(501)는 신호 제어부(601)로부터 데이터 제어 신호(CONT2)를 제공받아 제2 영상 신호(IDAT)에 대응하는 영상 데이터 전압을 데이터 라인(D1~Dm)에 인가한다. 제2 영상 신호(IDAT)에 대응하는 영상 데이터 전압은 계조 전압 발생부(700)로부터 제공된 전압일 수 있다.

도 9는 도 8의 신호 제어부를 설명하기 위한 블록도이다.

도 9를 참조하면, 신호 제어부(601)는 영상 신호 처리부(611)와 제어 신호 생성부(620)를 포함할 수 있다.

영상 신호 처리부(611)는 ACC용 메모리(801)을 이용하여, 제1 비트와, 제1 비트보다 작은 제2 비트의 제1 영상 신호(RGB)로부터 제2 영상 신호(IDAT)를 출력 할 수 있다. 여기서 제1 비트는 k비트이고, 제2 비트는 (k-2)비트일 수 있다. 여기서 k는 2보다 큰 자연수이다.

즉, 영상 신호 처리부(611)는 특정한 비트수를 가지는 제1 영상 신호(RGB)만을 처리할 수 있는 것이 아니다. 예를 들어, 영상 신호 처리부(611)는 10비트의 제1 영상 신호(RGB)을 입력받아 제2 영상 신호(IDAT)를 출력할 수 있고, 8비트의 제1 영상 신호(RGB)를 입력받아도 제2 영상 신호(IDAT)를 출력할 수 있다. 이와 달리, 영상 신호 처리부(611)는 8비트 및 6비트의 제1 영상 신호(RGB)를 처리할 수도 있다. 또는 10비트, 8비트 및 6비트의 제1 영상 신호(RGB)를 처리할 수도 있다. 이하, 제1 비트가 8비트이고 제2 비트는 6비트인 경우를 상정하여 설명하나, 본 발명은 이에 한정되지 아니한다.

영상 신호 처리부(611)는 ACC용 메모리(801)로부터 제1 영상 신호(RGB)에 대응하는 변환 데이터(RGB_ACC)를 제공받아 제1 영상 신호(RGB)를 보정한 제2 영상 데이터(IDAT)를 제공할 수 있다. 영상 신호 처리부(611)는 제1 영상 신호(RGB)의 LSB(least significant bit)를 참조하여, 서브 메모리들(도 10a의 811 내지 841참조) 중 어느 하나의 서브 메모리에 접근하여 독출한 데이터(RGB_ACC)를 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다. 이에 대해서는 도 11 및 도 12를 참조하여 보다 상세히 설명한다.

영상 신호 처리부(611)는 ACC부(제2 실시예에서는 613, 제3 실시예에서는 614)와 디더링부(615)를 포함할 수 있다.

ACC부(613 또는 614)는 제1 영상 신호(RGB)를 입력받아 ACC용 메모리로부터 변환 데이터(RGB_ACC)를 제공받아 제1 영상 신호(RGB)를 보정하는 변환 데이터(RGB_ACC)를 디더링부(615)에 출력할 수 있다. 디더링부(615)는 변환 데이터(RGB_ACC)를 제공받아 제1 영상 신호(RGB)를 디더링하여 제2 영상 신호(IDAT)를 출력할 수 있다.

여기서 변환 데이터(RGB_ACC)는 제1 영상 신호(RGB)를 보정하기 위한 신호이다. 예를 들어 변환 데이터(RGB_ACC)는 제1 영상 신호(RGB)를 보정한 제2 영상 신호(IDAT)와 실질적으로 동일할 수 있다. 이러한 경우, ACC부(613 또는 614)는 제1 영상 신호(RGB)에 대응하는 변환 데이터(RGB_ACC)를 ACC용 메모리(801)로부터 독출하여 디더링부(615)로 제공하는 메모리 컨트롤러일 수 있다. 이하에서는 변환 데이터(RGB_ACC)가 제2 영상 신호(IDAT)와 실질적으로 동일하고, ACC부(613 또는 614)는 메모리 컨트롤러인 경우를 예로 들어 설명한다. ACC부(613 또는 614)에 대해서는 도 13을 참조하여, 디더링부(615)에 대해서는 도 14를 참조하여 더 상세히 후술한다.

도 10a는 도 8의 메모리를 설명하기 위한 블록도이고, 도 10b는 제1 영상 신호의 비트 수와 LSB에 따른 도 10a의 각 서브 메모리에의 전력 공급을 나타내는 표이다.

도 10a 및 도 10b를 참조하면, ACC용 메모리(801)는 개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들(811, 821, 831, 841)로 분리될 수 있다. 제1 영상 신호(RGB)의 비트 수에 따라서 서브 메모리들(811, 821, 831, 841) 중 필요한 서브 메모리(811, 821, 831, 841)에 전력을 공급할 수 있다. 도 10a는 예를 들어, 스위칭 소자(SW1, SW2, SW3)들을 사용하여 각 서브 메모리(811, 821, 831, 841)에 개별적으로 전력을 공급하는 것을 도시하고 있다.

ACC용 메모리(801)에는 제1 영상 신호(RGB)의 감마 특성을 왜곡한 변환 데이터(RGB_ACC)가 룩업 테이블의 형태로 저장될 수 있다. 영상 신호 처리부(도 9의 611 참조)는 ACC용 메모리(801)로부터 제1 영상 신호(RGB)에 대응하는 변환 데이터(RGB_ACC)를 독출하여 제1 영상 신호(RGB)의 비트수를 확장할 수 있다.

ACC용 메모리(801)는 제1 비트, 즉 k비트의 데이터를 저장할 수 있고, 각 서브 메모리는 (k-2)비트의 데이터를 저장할 수 있다. 이하 k가 8인 경우를 예로 들어, 설명한다.

각 서브 메모리 즉, 제1 내지 제4 메모리(제1 LUT~제4 LUT, 811~841)는 64 × 10의 저장 공간을 가지고 있다. 따라서 ACC용 메모리(801)는 모두 256 × 10의 저장 공간을 가지고 있다. 여기서 10은 변환 데이터(ACC_RBG)의 비트수를 의미한다. 즉, ACC용 메모리(801)는 비트수가 8비트인 원시 영상 신호(RGB)에 대응하는 10비트인 변환 데이터(ACC_RBG)를 저장할 수 있다. 이와 같이, 제1 영상 신호(RGB)에 대응하는 변환 데이터(RGB_ACC)를 독출함으로써, 제1 영상 신호(RGB)의 비트수를 8비트에서 10비트로 확장할 수 있다.

도 10a에 도시된 ACC용 메모리(801)에서, 신호 처리부(도 8의 901 참조)에 제1 비트의 제1 영상 신호(RGB)가 입력되면, 제1 내지 제4 메모리(제1 LUT~제4 LUT, 811~841) 중 필요한 어느 하나의 서브 메모리에만 전력을 공급하고, 전력이 공급된 서브 메모리를 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다.

도 10b를 참조하여 보다 구체적으로 설명하면, 제1 비트가 예를 들어 6 비트인 경우, 제1 메모리(811)에만 전력을 공급하여, 제1 메모리(811)에 저장된 제1 룩업 테이블(제1 LUT)을 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다. 한편, 제2 비트가 8비트인 경우에는, 제1 영상 신호(RGB)의 최하위 2 자리수인 LSB를 참조하여 필요한 메모리에만 전력을 공급하고, 전력이 공급된 서브 메모리를 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다.

예를 들어, 도시한 바와 같이, LSB가 00이면 제1 메모리(811)에만 전력을 공급하여, 제1 메모리(811)에 저장된 제1 룩업 테이블(제1 LUT)을 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다. LSB가 01이면 제2 메모리(821)에만 전력을 공급하여, 제2 메모리(821)에 저장된 제2 룩업 테이블(제2 LUT)을 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다. LSB가 10이면 제3 메모리(831)에만 전력을 공급하여, 제3 메모리(831)에 저장된 제3 룩업 테이블(제3 LUT)을 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다. 마지막으로 LSB가 11이면 제4 메모리(841)에만 전력을 공급하여, 제4 메모리(841)에 저장된 제4 룩업 테이블(제4 LUT)을 이용하여 제2 영상 신호(IDAT)를 출력할 수 있다.

이와 같이, 제1 영상 신호(RGB)의 비트 수에 따라서 서브 메모리들(811, 821, 831, 841) 중 필요한 서브 메모리(811, 821, 831, 841)에만 전력을 공급하여 제2 영상 신호(IDAT)를 출력함으로써, 신호 처리부(901)의 소비 전력을 줄이고, 또한, 발열량을 줄일 수 있다.

도 11 및 도 12를 참조하여, 도 10a 및 도 10b에서 제2 비트인 원시 영상 신 호의 LSB를 참조하여 필요한 메모리에만 전력을 공급하는 것을 보다 상세히 설명한다.

도 11은 본 발명의 제2 실시예에 따른 표시 장치가 포함하는 도 9의 ACC부가, 도 10a의 메모리로부터 변환 데이터를 독출하는 과정을 설명하는 블록도이다.

도 11을 참조하면, ACC부(613)는 제1 영상 신호(RGB)의 LSB(least significant bit)를 참조하여, ACC용 메모리(801)가 포함하는 서브 메모리(811, 821, 831, 841)들 중 어느 하나의 서브 메모리(811, 821, 831, 841)에 접근하여 변환 데이터(RGB_ACC)를 독출하여 출력할 수 있다.

ACC부(613)는 ACC용 메모리(801)로부터 제1 영상 신호(RGB)에 대응하는 변환 데이터(RGB_ACC)를 독출하여 제1 영상 신호(RGB)의 비트수를 확장할 수 있다. 전술한 바와 같이, 예를 들어 제1 영상 신호(RGB)을 8비트에서 10비트로 확장할 수 있다. 한편 이렇게 확장된 비트수는 후술하는 바와 같이 디더링부(615)를 거쳐서 원래의 비트수인 8비트로 다시 축소될 수 있다.

도시된 바와 같이, ACC부(613)는 MUX(881)을 포함하고, 제1 영상 신호의 LSB를 선택 신호로 사용하여, 서브 메모리들(811, 821, 831, 841) 중 어느 하나의 서브 메모리(811, 821, 831, 841)에 접근하여 변환 데이터(RGB_ACC)를 독출할 수 있다. 이와 같은 방법으로, 선택된 서브 메모리(811, 821, 831, 841)에만 전력을 공급하고, 전력이 공급된 서브 메모리(811, 821, 831, 841)로부터 변환 데이터(RGB_ACC)를 독출할 수 있다.

도 12는 본 발명의 제3 실시예에 따른 표시 장치가 포함하는 도 9의 ACC부 가, 도 10a의 메모리로부터 변환 데이터를 독출하는 과정을 설명하는 블록도이다.

도 12를 참조하면, ACC부(614)는 제1 영상 신호(RGB)의 LSB(least significant bit)를 참조하여, ACC용 메모리(801)가 포함하는 서브 메모리(811, 821, 831, 841)들 중 어느 하나의 서브 메모리(811, 821, 831, 841)에 접근하여 변환 데이터(RGB_ACC)를 독출하여 출력할 수 있다.

ACC부(614)는 각 서브 메모리(811, 821, 831, 841)에 접근하여 각 서브 메모리(811, 821, 831, 841)로부터 데이터를 독출하고, 제1 영상 신호(RGB)의 LSB를 참조하여 독출된 데이터들 중 어느 하나를 이용하여 변환 데이터(RGB_ACC)를 출력할 수 있다.

ACC부(614)는 MUX(882)과 지연 로직(870)을 포함할 수 있다.

ACC부(614)가 각 서브 메모리(811, 821, 831, 841)로부터 독출된 데이터 중 어느 하나를 이용하는 것은, 제1 영상 신호(RGB)의 LSB를 선택 신호로 사용하여, 어느 하나의 서브 메모리(811, 821, 831, 841)로부터 독출된 데이터를 변환 데이터(RGB_ACC)로 출력할 수 있다.

지연 로직(870)은 각 서브 메모리(811, 821, 831, 841)로부터 데이터를 독출하는 시간 동안 제1 영상 신호(RGB)의 LSB를 지연시킨다. 따라서 전술한 바와 같이 제1 영상 신호(RGB)의 LSB를 선택 신호로 사용하여, 각 서브 메모리(811, 821, 831, 841)로부터 독출된 데이터 중 어느 하나의 서브 메모리(811, 821, 831, 841)로부터 독출된 데이터를 변환 데이터(RGB_ACC)로 출력할 수 있다.

이와 같은 방법으로, 선택된 서브 메모리(811, 821, 831, 841)에만 전력을 공급하고, 전력이 공급된 서브 메모리(811, 821, 831, 841)로부터 변환 데이터(RGB_ACC)를 독출할 수 있다.

도 13을 참조하여 도 9의 ACC부(613 또는 614)에 대해 좀더 구체적으로 설명한다. 도 13는 도 9의 ACC부에서의 감마 변환을 설명하기 위한 그래프이다.

도 13에는 제1 영상 신호(RGB)의 그레이와 일대일로 대응되고, 제1 영상 신호(RGB)의 감마 특성을 변환시키는 변환 데이터(RGB_ACC)를 설명하기 위한 그래프가 도시되어 있다.

도 13을 참조하면, 그레이와 투과율로 이루어진 좌표 평면에 타겟 감마 곡선(TG)과, 원시 감마 곡선(OG)이 도시되어 있다. 원시 감마 곡선(OG)은 제1 영상 신호(RGB)의 그레이에 대응하는 투과율을 갖는 곡선이고, 타겟 감마 곡선(TG)은 제1 영상 신호(RGB)의 그레이에 대응하여 원시 감마 곡선(OG)의 투과율과 다른 투과율을 갖는 곡선이다.

제공된 제1 영상 신호(RGB)의 그레이가 128이고, 128 그레이에 대응하는 타겟 감마 곡선(TG) 상의 특정 투과율(T)이 존재할 때, 변환 데이터의 그레이는 원시 감마 곡선(OG) 상의 특정 투과율(T)에 대응하는 그레이인 129.4이다. 즉, 128 그레이의 제1 영상 신호(RGB)를 129.4 그레이의 변환 데이터로 보정하면, 감마 특성이 원시 감마 곡선(OG)에서 타겟 감마 곡선(TG)으로 변하게 된다. 즉, 변환 데이터(RGB_ACC)는 제1 영상 신호(RGB)와 일대일로 대응되는 데이터로서, 제1 영상 신호(RGB)와 다른 감마 특성을 갖는 데이터이다.

여기서 감마 변환의 정밀도를 높이기 위해, 소수점 이하의 그레이는 비트 확 장을 통해 그레이가 나타내어 진다. 예컨데 제1 영상 신호(RGB)는 8비트, 128 그레이이므로 10000000이 되고, 변환 데이터는 129.4 그레이이므로, 이를 10비트로 표현하면, 1000000101이 될 수 있다. 즉, 소수점 이하의 그레이를 표현하기 위해 2개 비트를 추가할 수 있다. 다만, 변환 데이터(RGB_ACC)의 비트는 제1 영상 신호(RGB)의 비트와 동일할 수 있고 이 경우, 디더링부(615)는 생략될 수 있다. 또는 10 이상의 비트로 확장될 수 있음은 자명하다.

도 14를 참조하여 도 9의 디더링부(615)에 대해 좀더 구체적으로 설명한다. 도 14는 도 9의 디더링부(615)를 설명하기 위한 도면이다.

도 14를 참조하여, 변환 데이터(RGB_ACC)의 비트가 10비트이고, 제2 영상 신호(IDAT)의 비트는 8비트인 경우를 예로 들어 디더링부(615)에 대해 설명한다.

10비트의 변환 데이터(RGB_ACC)의 비트가 10비트이고, 제2 영상 신호(IDAT)의 비트는 8비트인 경우를 예로 들어 10비트의 변환 데이터(RGB_ACC)는 상위 8비트의 데이터와 하위 2비트의 데이터로 나눌 수 있으며, 하위 2비트의 데이터는 '00', '01', '10' 또는 '11'이 된다. 이 때, 하위 2비트의 데이터가 '00'인 경우를 표시하기 위해서는 인접하는 4개의 화소를 전부 상위 8비트의 데이터로 표현하면 된다. 그리고, 하위 2비트의 데이터가 '01'인 경우를 표시하기 위해서는 인접하는 4개의 화소 중 하나의 화소에는 상위 8비트의 데이터에 1을 더한 값을 표시하면, 4개의 화소에서는 평균적으로 하위 2비트가 '01'인 경우가 된다. 이 때, 이러한 플리커가 발생하지 않도록 상위 8비트+1에 해당하는 화소의 위치를 도 14에 도시한 바와 같이 프레임에 따라 이동시키면 된다.

마찬가지로, 하위 2비트가 '10'인 경우에는 인접하는 4개의 화소에서 2개의 화소를 상위 8비트+1의 데이터로 표시하고, 하위 2비트가 '11'인 경우에는 3개의 화소를 상위 8비트+1의 데이터로 표시하면 된다. 그리고, 이 경우에도 플리커가 발생하지 않도록 8비트+1의 데이터로 표시되는 화소의 위치를 프레임에 따라 변경시키면 된다. 예를 들어, 도 14에서는 4n, 4n+1, 4n+2, 4n+3의 4개의 프레임에 따라 화소의 위치를 변경하고 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 제1 실시예에 따른 표시 장치를 설명하기 위한 블록도이다.

도 2는 도 1의 표시 패널이 포함하는 한 화소의 등가 회로도이다.

도 3은 도 1의 신호 제어부를 설명하기 위한 블록도이다.

도 4는 도 1의 제1 영상 신호를 제2 영상 신호로 분주하는 것을 설명하기 위한 도면이다.

도 5는 도 1의 분주용 메모리에 요구되는 저장 공간을 설명하기 위한 도면이다.

도 6a는 도 1의 분주용 메모리를 설명하기 위한 블록도이다.

도 6b는 제1 영상 신호의 비트 수에 따른 도 6a의 각 서브 메모리에의 전력 공급을 나타내는 표이다.

도 7은 도 6a의 각 서브 메모리의 저장 공간을 설명하기 위한 도면이다.

도 9는 도 8의 신호 제어부를 설명하기 위한 블록도이다.

도 10a는 도 8의 메모리를 설명하기 위한 블록도이다.

도 10b는 제1 영상 신호의 비트 수와 LSB에 따른 도 10a의 각 서브 메모리에의 전력 공급을 나타내는 표이다.

도 11은 본 발명의 제2 실시예에 따른 표시 장치가 포함하는 도 9의 ACC부 가, 도 10a의 메모리로부터 ACC 변환 데이터를 독출하는 과정을 설명하는 블록도이다.

도 12는 본 발명의 제3 실시예에 따른 표시 장치가 포함하는 도 9의 ACC부가, 도 10a의 메모리로부터 ACC 변환 데이터를 독출하는 과정을 설명하는 블록도이다.

도 13는 도 9의 ACC부에서의 감마 변환을 설명하기 위한 그래프이다.

도 14는 도 9의 디더링부를 설명하기 위한 도면이다.

(도면의 주요부분에 대한 부호의 설명)

10: 표시 장치 100: 제1 표시판

150: 액정 분자층 200: 제2 표시판

300: 표시 패널 400: 게이트 드라이버

500: 데이터 드라이버 510: 제1 데이터 구동칩

520: 제2 데이터 구동칩 600: 신호 제어부

611: 영상 신호 처리부 613: ACC부

615: 디더링부 621: 제어 신호 생성부

700: 계조 전압 발생부 800: 분주용 메모리

810: 제1 메모리 820: 제2 메모리

830: 제3 메모리

Claims

개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 상기 메모리를 이용하여 제1 비트와 상기 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부; 및

상기 제2 영상 신호에 대응하는 영상을 표시하는 표시 패널을 포함하되,

상기 제1 영상 신호의 비트 수에 따라서 상기 서브 메모리들 중 필요한 서브 메모리에 전력을 공급하는 표시 장치.
제1 항에 있어서,

상기 신호 처리부는 하나의 칩으로 구현된 표시 장치.
제1 항에 있어서,

상기 제1 비트는 (2i)비트이고, 상기 제2 비트는 2(i-j)비트인 표시 장치(단, i와 j는 자연수이고 i>j).
제3 항에 있어서,

상기 메모리는 상기 2(i-j)비트의 데이터를 저장할 수 있는 제1 서브 메모리와, 적어도 하나 이상의 다른 서브 메모리들을 포함하되,

상기 적어도 하나 이상의 다른 서브 메모리들은 (2j)비트의 데이터를 저장할 수 있는 표시 장치.
제1 항에 있어서,

상기 제1 비트는 k비트이고, 상기 제2 비트는 (k-2)비트이고,

상기 메모리는 k비트의 데이터를 저장할 수 있고, 상기 각 서브 메모리는 (k-2)비트의 데이터를 저장할 수 있는 표시 장치.
제5 항에 있어서,

상기 영상 신호 처리부는 상기 제1 영상 신호의 LSB(least significant bit)를 참조하여, 상기 서브 메모리들 중 어느 하나의 서브 메모리에 접근하여 독출한 데이터를 이용하여 상기 제2 영상 신호를 출력하는 표시 장치.
개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 상기 메모리를 이용하여 제1 비트와 상기 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부; 및

상기 제2 영상 신호에 대응하는 영상을 표시하는 표시 패널을 포함하되,

상기 제1 비트는 (2i)비트이고, 상기 제2 비트는 2(i-j)비트이고, 상기 메모리는 상기 2(i-j)비트의 데이터를 저장할 수 있는 제1 서브 메모리와, (2j)비트의 데이터를 저장할 수 있는 적어도 하나 이상의 다른 서브 메모리들을 포함하며,

상기 제1 영상 신호의 비트 수에 따라서 상기 서브 메모리들 중 필요한 서브 메모리에 전력을 공급하는 표시 장치(단, i와 j는 자연수이고 i>j).
제7 항에 있어서,

상기 신호 처리부는 하나의 칩으로 구현된 표시 장치.
제7 항에 있어서,

상기 신호 처리부에 상기 제2 비트의 제1 영상 신호가 입력되면,

상기 제1 서브 메모리에만 전력을 공급하여 상기 제1 서브 메모리를 이용하여 상기 제2 영상 신호를 출력하는 표시 장치.
제7 항에 있어서,

상기 적어도 하나 이상의 다른 서브 메모리들은 각 서브 메모리가 2비트의 데이터를 저장할 수 있는 표시 장치.
제7 항에 있어서,

상기 표시 패널은 매트릭스 형태로 배열된 픽셀들을 포함하되, 상기 픽셀들은 복수의 그룹들로 나누어지고,

상기 표시 장치는 각 데이터 구동칩이 상기 각 그룹에 영상 데이터 전압을 제공하는 복수의 데이터 구동칩들을 더 포함하고,

상기 메모리는 상기 매트릭스의 행 단위로 상기 픽셀들에 대응하는 상기 제1 영상 신호를 저장하는 표시 장치.
제11 항에 있어서,

상기 행 단위로 저장된 상기 제1 영상 신호를 독출하여 상기 각 데이터 구동칩에 상기 제2 영상신호를 전송하는 표시 장치.
개별적으로 전력을 공급할 수 있는 둘 이상의 서브 메모리들로 분리된 메모리와, 상기 메모리를 이용하여 제1 비트와 상기 제1 비트보다 작은 제2 비트의 제1 영상 신호로부터 제2 영상 신호를 출력하는 영상 신호 처리부를 포함하는 신호 처리부; 및

상기 제2 영상 신호에 대응하는 영상을 표시하는 표시 패널을 포함하되,

상기 제1 비트는 k비트이고, 상기 제2 비트는 (k-2)비트이고, 상기 메모리는 k비트의 데이터를 저장할 수 있고, 상기 각 서브 메모리는 (k-2)비트의 데이터를 저장할 수 있으며,

상기 제1 영상 신호의 비트 수에 따라서 상기 서브 메모리들 중 필요한 서브 메모리에 전력을 공급하는 표시 장치.
제13 항에 있어서,

상기 신호 처리부는 하나의 칩으로 구현된 표시 장치.
제13 항에 있어서,

상기 신호 처리부에 상기 제2 비트의 제1 영상 신호가 입력되면,

상기 서브 메모리들 중 하나의 서브 메모리에만 전력을 공급하고 상기 전력을 공급한 서브 메모리를 이용하여 상기 제2 영상 신호를 출력하는 표시 장치.
제13 항에 있어서,

상기 메모리에는 상기 제1 영상 신호의 감마 특성을 왜곡한 ACC(Accurate Color Capture) 변환 데이터가 룩업 테이블의 형태로 저장되고,

상기 영상 신호 처리부는 상기 메모리로부터 상기 제1 영상 신호에 대응하는 상기 ACC 변환 데이터를 독출하여 상기 제1 영상 신호의 비트수를 확장하는 표시 장치.
제16 항에 있어서,

상기 영상 신호 처리부는 상기 확장된 비트수를 상기 제1 영상 신호의 비트수로 축소하여 상기 제2 영상 신호를 출력하는 디더링부를 포함하는 표시 장치.
제13 항에 있어서,

상기 영상 신호 처리부는 상기 제1 영상 신호의 LSB(least significant bit) 를 참조하여, 상기 서브 메모리들 중 어느 하나의 서브 메모리에 접근하여 독출한 데이터를 이용하여 상기 제2 영상 신호를 출력하는 표시 장치.
제13 항에 있어서,

상기 영상 신호 처리부는 상기 각 서브 메모리에 접근하여 상기 각 서브 메모리로부터 데이터를 독출하고, 상기 제1 영상 신호의 LSB를 참조하여 상기 독출된 데이터들 중 어느 하나를 이용하여 상기 제2 영상 신호를 출력하는 표시 장치.
제19 항에 있어서,

상기 영상 신호 처리부는 상기 각 서브 메모리로부터 데이터를 독출하는 시간 동안 상기 제1 영상 신호의 LSB를 지연시키는 지연 로직을 포함하는 표시 장치.